CN1707949A - 半导体集成电路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 230000014509 gene expression Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000008054 signal transmission Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 244000287680 Garcinia dulcis Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
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Abstract
为了获得即使反相器数量增加时也不涉入负载晶体管占用的电路面积的增加的延迟电路，一种集成电路器件具有四个串联连接的反相器101和两个负载晶体管104、105，并且该集成电路器件配置为经由负载晶体管104供应将被所有反相器101消耗的VDD源电流，并经由另一个负载晶体管105供应将被所有反相器1010消耗的VSS源电流。
Description
技术领域
本发明涉及半导体集成电路，更具体地涉及希望用于延迟信号传输的延迟电路。
背景技术
在半导体集成电路中，使用延迟电路来有意地增加传输信号所需要的时间。
例如，在通过边沿-触发方案的同步设计方法设计的半导体集成电路中，延迟电路具体应用于脉冲锁存电路中提供的脉冲发生电路中。
图1是脉冲锁存电路的示意图。附图标记101表示电平触发类型的锁存电路；102表示组合电路。
将从相应的锁存电路101中输出的数据信号输入到组合电路102，并且将从组合电路102输出的数据信号输入到下一个锁存电路101。
附图标记103表示脉冲发生电路，并且将时钟信号151输入到脉冲发生电路103。从脉冲发生电路103输出脉冲信号152。将如此输出的脉冲信号152输入到各锁存电路101，从而触发各锁存电路101。
图2示出了时钟信号151的电压波形和脉冲信号152的电压波形。附图标记202表示作为给定周期方波的时钟信号151的电压波形。附图标记203表示作为与上述时钟信号151具有相同周期的方波波形的脉冲信号152的电压波形。方波波形203仅在非常短的时间段204处于高电压电平，并在剩余的时间段内处于低电压电平。
脉冲锁存电路用锁存器作为边沿触发类型的寄存器。因此，在通过触发锁存器已经完成了数据输出的时间点，脉冲锁存电路必须立即保持锁存器的输出。因此，脉冲波形的152的时间段204确定为使得锁存电路101仅对从锁存电路101已响应输入时直到输出信号已经结束改变的时间段保持开(open)。
图6是用于从时钟信号151产生脉冲信号152的脉冲发生电路的示意图。附图标记901表示向其输入时钟信号151的输入节点。附图标记902表示具有在延迟输入信号的相位的同时将输入信号输出的功能的延迟电路，且将时钟信号151输入到延迟电路902。附图标记903表示执行用于产生其宽度对应于两个输入信号之间的相位差的脉冲波的逻辑操作的逻辑电路。在输入到逻辑电路903的信号中，一个信号是时钟信号151，另一个信号是从延迟电路902输出的信号。
附图标记904表示输出脉冲信号152的输出节点。
此时，时间段204对应于由延迟电路902引入的相位滞后；也就是从将信号输入到延迟电路902时直到将该信号从同一电路输出的传输延迟值。
如上所述，延迟电路被使用在脉冲锁存电路中提供的脉冲发生电路中。
下面将描述上述延迟电路的传统示例。
图3是在JP-A-2-21910的权利要求1中所描述的延迟电路的示意图。附图标记300表示第一延迟电路。第一延迟电路300包括四个串联的反相器305，每个反相器包括Pch(P沟道)晶体管301、302和Nch(N沟道)晶体管303、304。在每个反相器305中，Pch晶体管302的漏极和Nch晶体管303的漏极连接到反相器305的输出端。Pch晶体管302的栅极电位和Nch晶体管303的栅极电位固定。Pch晶体管302的源极和漏极以及Nch晶体管303的源极和漏极导通。
另外，将Pch晶体管301的栅极和Nch晶体管304的栅极连接到各反相器305的输入端。
Pch晶体管302和Nch晶体管303充当增加在单级反相器305中的信号传输延迟的负载晶体管。其原因是Pch晶体管302和Nch晶体管303固定在导通状态下，因此，通过在各个晶体管302和303的源极和漏极间提供电阻性元件可以减小流过反相器的电流量。
但是，在第一延迟电路300中提供的反相器305的特征在于包含Pch晶体管302和Nch晶体管303。在每个反相器中提供有一对负载晶体管，因此包括在第一延迟电路300中的负载晶体管的面积与反相器305的数量成比例地增加。
发明内容
为了解决所述问题，本发明的半导体集成电路包括：
至少四个串联的反相电路；和
两个负载晶体管，其中
经由一个负载晶体管供应将被所有的反相电路消耗的VDD源电流，而经由另一个负载晶体管供应将被所有的反相器消耗的VSS源电流，并且反相电路具有作为输出反相信号的反相器的功能。
在上述的延迟电路中，所有的反相电路都连接到单个负载晶体管。因此，当与具有和延迟电路的反相器数量相等的反相器的第一延迟电路300相比时，负载晶体管占用的面积减小到四分之一，从而减小了面积。
此外，即使当反相电路的数量增加时，延迟电路中包括的负载晶体管的面积也没有增加。因此，可以以高于第二延迟电路300所取得的比例，减小包括以四级或更多级布置的反相电路的延迟电路中的负载晶体管面积。
经由单个负载晶体管供应所有反相电路的工作电流。因此，负载晶体管不允许量大于构成负载晶体管的晶体管的源极-漏极电流的电流流动。因此，在各个反相电路工作时所达到的总工作电流受负载晶体管的源极-漏极电流的限制。可以减小同时工作的多个反相电路的各个输出端的电流驱动容量。因此，可以增加每个反相电路级的信号传输延迟。因此，可以缩减整个延迟电路中所包含的反相电路的总数。此外，可以从第一延迟电路300的负载晶体管的面积来大大地减小负载晶体管的面积。
考虑到上面描述，与第一延迟电路的情况相比，可以大大地减小负载晶体管的面积。
附图说明
图1是脉冲锁存电路的示意图；
图2是时钟信号151的电压波形和脉冲信号152的电压波形；
图3是专利文献1的权利要求1中所描述的延迟电路的示意图；
图4是用于描述根据本发明的权利要求1的半导体集成电路、并且属于延迟电路的电路图；
图5是用于描述在权利要求7和8中所描述的半导体集成电路、并且属于脉冲锁存电路的电路图；
图6是用于从时钟信号151产生脉冲信号152的脉冲发生电路的示意图；以及
图7是用于描述在权利要求2到6中所限定的半导体集成电路、并且属于脉冲发生电路的电路图。
具体实施方式
下面将结合附图描述本发明的实施例。
图4是用于描述在本发明的权利要求1中限定的半导体集成电路、并且属于脉冲锁存电路中使用的延迟电路的电路图。附图标记400表示所提出的延迟电路。延迟电路400包括四个反相电路405、以及负载晶体管401和404。每个反相器405包括Pch晶体管402和Nch晶体管403。
在每个反相电路405中，Pch晶体管402的漏极和Nch晶体管403的漏极连接到反相电路405的输出端，而各个晶体管402、403的栅极连接到反相电路405的输入端。
负载晶体管401由Pch晶体管形成，而负载晶体管404由Nch晶体管形成。负载晶体管401的源极连接到VDD，而负载晶体管404的源极连接到VSS。负载晶体管401、404的栅极固定以使得各个负载晶体管的源极-漏极导通。
所有反相电路405中包括的Pch晶体管402的源极都连接到负载晶体管401的漏极。
所有反相电路405中包括的Nch晶体管403的源极都连接到负载晶体管404的漏极。
负载晶体管401和404在面积和几何形状方面与Pch晶体管302和Nch晶体管303相同。类似地，Pch晶体管402和Nch晶体管403在面积和几何形状上与Pch晶体管301和Nch晶体管304相同。
如上所述，所提出的延迟电路400中的所有反相电路405都连接到相同的负载晶体管401和404。因此，当与具有相同级数的反相器的第一延迟电路300相比较时，负载晶体管的数量可以减小到四分之一，而没有改变各个反相器的电流通道中存在的总阻抗量。因此，可以减小延迟电路的面积，而不改变各个反相器的电流驱动容量和信号传输延迟时间。
所提出的延迟电路400中包括的负载晶体管的面积不随着反相电路的数量的增加而增加。因此，在包括四级或更多级反相电路的延迟电路中，可以以比第二延迟电路300中达到的比例高的比例，减小负载晶体管的面积。
另外，在通过单个负载晶体管401或单个负载晶体管404之后，供应所有反相器的工作电流。负载晶体管401或404不能使量大于构成负载晶体管的晶体管的源极-漏极电流的电流通过。
因此，当各个反相器工作时流动的工作电流总量受负载晶体管的源极-漏极电流的限制。
例如，当将H信号输入到图4中所示的提出的延迟电路400时，第一级反相电路405的Nch晶体管403的栅极打开(open)。结果，第一级反相电路405输出通过使所输入的H信号反转而形成的L信号，第二级反相电路405接收该L信号。此时，第二级反相电路405中提供的Pch晶体管402的栅极打开。结果，第二级反相电路405输出通过使所输入的L信号反转而形成的H信号。第三和第四级的反相电路重复相似的信号传输。
在这种情况下，当第一和第三级的各个反相电路405中提供的Nch晶体管403的栅极打开时，Nch晶体管403经由负载晶体管404的公共漏极接收将消耗的电流。但是，从负载晶体管404的漏极端供应的电流总量不能超过构成负载晶体管404的晶体管的源极-漏极电流。因此，在除负载晶体管404的源极-漏极电流之外的供应到其它级Nch晶体管的电流量的影响下，削减了供应到各个Nch晶体管的源极的电流量。
供应到第一级反相电路405的电流量和供应到与第一级反相器405同时工作的第三级反相器405的电流量相互影响并被削减。
结果，当与结合第一延迟电路300所描述的相同级的反相器305相比较时，第一级反相电路405的电流驱动容量和第三级反相器405的电流驱动容量减小了，因此增加了每个反相器级的信号传输延迟时间。
相似地，供应到第二和第四级反相电路405的Pch晶体管402的最大电流总量受负载晶体管404的限制。因此，当与反相器305的电流驱动容量相比较时，同时工作的第二和第四级反相电路405的电流驱动容量减小了。结果，增加了每个反相器级的信号传输延迟。
如上所述，所提出的延迟电路400可以降低同时工作的多个反相器的各个输出端的电流驱动能力。因此，可以减小整个延迟电路中的反相电路的总数，且当与第一延迟电路300的负载电阻的面积相比时，可以减小负载电阻的面积。
反相电路405的数量是4或更多，任何数量的反相电路405都是可接受的。
反相电路405中包括的Pch晶体管402或Nch晶体管403的数量不限于1，而是可能多于1。在这种情况下，多个Pch晶体管402或Nch晶体管403经由晶体管的源极和漏极串联连接。
图7是用于描述在本发明的权利要求2到6中所限定的半导体集成电路的脉冲发生电路的电路图。附图标记701表示输入节点；702表示输出节点；而703表示逻辑电路。逻辑电路703由反相器和具有两个输入端的与(AND)电路形成。将从反相器输出的信号输入到与电路的一个输入端。将输入到输入节点的信号输入到与电路的另一个输入端。
附图标记705表示用于脉冲发生电路的延迟电路，且延迟电路705具有图4所示的提出的延迟电路400。将输入到输入节点的信号输入到图4所示的反相电路403中的第一级反相电路405。将从反相电路403中的最后一级反相电路输出的信号输入到逻辑电路703，进一步说，输入到逻辑电路703的反相器。
当将方波输入到输入节点701时，输出节点702可以输出一脉冲波形，该脉冲波形的电位电平改变与对应于波形通过延迟电路705时引入的传输延迟的时间相等的量。
为图7所示的电路提供了图4所示的提出的延迟电路400。因此，当与具有图3所示的第一延迟电路300的电路相比较时，该电路可以在具有更小的面积的同时产生脉冲波形。
也可以用与非(NAND)电路来代替图7所示的逻辑电路中的与电路。而且，可以省略图7所示的逻辑电路的反相器。
图5是用于描述在权利要求7或8中所限定的半导体集成电路、并且属于脉冲锁存电路的电路图。
附图标记801表示锁存电路。将脉冲信号和数据信号输入到每个锁存电路中，锁存电路响应脉冲信号的边沿而输出数据信号。附图标记802表示组合电路。每个组合电路从相应的锁存电路801接收数据信号，执行算术运算，并将数据信号输出到下一个锁存电路801。附图标记803表示用于脉冲锁存目的的脉冲发生电路，且脉冲发生电路803具有图7所示的脉冲发生电路，接收时钟信号，并输出脉冲信号。将如此输出的脉冲信号传输到每个锁存电路801，从而触发锁存电路801。因此，整个脉冲锁存电路充当边沿触发类型的同步电路。
附图标记803表示图7所示的脉冲发生电路，且脉冲发生电路803具有图4所示的提出的延迟电路400。因此，当与包括替代图4所示的延迟电路的图3所示的第一延迟电路300的电路相比较时，可以以更小的面积实施边沿触发类型的同步电路。
从一个脉冲发生电路输出的脉冲信号可以连接到单个锁存电路。
可替换地，从一个脉冲发生电路输出的脉冲信号可以连接到多个锁存电路。
本发明的半导体集成电路产生了减小延迟电路面积的效果，并且在集成电路布图设计期间作为削减芯片面积的技术是有用的。
Claims (8)
1.一种半导体集成电路，包括：
至少4个反相电路，每个反相电路都包括第一电源端、第二电源端、输入端、输出端；
第一和第二负载晶体管，其栅极端固定以便导通；其中
一个反相电路的输入端和另一个反相电路的输出端分别连接，使得每个反相电路串联连接；并且
所有反相电路的第一电源端都连接到第一负载晶体管的漏极；而所有反相电路的第二电源端都连接到第二负载晶体管的漏极。
2.一种半导体集成电路，包括：
权利要求1中所限定的半导体集成电路；以及
逻辑电路，其接收对该半导体集成电路的输入和来自该半导体集成电路的输出作为输入。
3.如权利要求2所述的半导体集成电路，其中该逻辑电路是与非电路，且提供了奇数个反相电路。
4.如权利要求2所述的半导体集成电路，其中该逻辑电路是与电路，且提供了奇数个反相电路。
5.如权利要求2所述的半导体集成电路，其中该逻辑电路包括：反相器电路，用于使来自该半导体集成电路的输出反相；以及与非电路，接收对该半导体集成电路的输入和来自该反相器电路的输出作为输入；并且其中
提供了偶数个反相电路。
6.如权利要求2所述的半导体集成电路，其中该逻辑电路包括：反相器电路，用于使来自该半导体集成电路的输出反相；以及与电路，接收对该半导体集成电路的输入和来自该反相器电路的输出，作为输入；并且其中
提供了偶数个反相电路。
7.一种半导体集成电路，包括：
如权利要求6所述的半导体集成电路；以及
至少一个按该半导体集成电路的输出定时工作的锁存电路。
8.如权利要求7所述的半导体集成电路，其中将时钟信号输入到该半导体集成电路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004168258A JP2005348296A (ja) | 2004-06-07 | 2004-06-07 | 半導体集積回路 |
| JP168258/04 | 2004-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1707949A true CN1707949A (zh) | 2005-12-14 |
Family
ID=35479978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2005100764035A Pending CN1707949A (zh) | 2004-06-07 | 2005-06-07 | 半导体集成电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050280442A1 (zh) |
| JP (1) | JP2005348296A (zh) |
| CN (1) | CN1707949A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102074271A (zh) * | 2010-10-11 | 2011-05-25 | 西安电子科技大学 | 一种电流熔断型多晶熔丝电路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100915811B1 (ko) | 2006-12-07 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 |
| KR100815179B1 (ko) | 2006-12-27 | 2008-03-19 | 주식회사 하이닉스반도체 | 변화하는 지연값을 가지는 메모리장치. |
| KR101013442B1 (ko) | 2007-04-13 | 2011-02-14 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 |
| KR100893577B1 (ko) | 2007-06-26 | 2009-04-17 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| KR100948076B1 (ko) | 2008-04-14 | 2010-03-16 | 주식회사 하이닉스반도체 | 지연회로 및 이를 포함하는 반도체 메모리장치 |
| KR101080199B1 (ko) | 2008-12-24 | 2011-11-07 | 주식회사 하이닉스반도체 | 지연 회로 |
| KR101097441B1 (ko) | 2009-12-29 | 2011-12-23 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
| JP6223198B2 (ja) * | 2013-01-24 | 2017-11-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402388B1 (ko) * | 2001-09-24 | 2003-10-17 | 삼성전자주식회사 | 칩선택 출력 시간이 단축된 반도체 메모리 장치 |
-
2004
- 2004-06-07 JP JP2004168258A patent/JP2005348296A/ja active Pending
-
2005
- 2005-06-07 CN CNA2005100764035A patent/CN1707949A/zh active Pending
- 2005-06-07 US US11/146,290 patent/US20050280442A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102074271A (zh) * | 2010-10-11 | 2011-05-25 | 西安电子科技大学 | 一种电流熔断型多晶熔丝电路 |
| CN102074271B (zh) * | 2010-10-11 | 2013-10-23 | 西安电子科技大学 | 一种电流熔断型多晶熔丝电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050280442A1 (en) | 2005-12-22 |
| JP2005348296A (ja) | 2005-12-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |