CN108494386B - 一种基于FinFET的主从触发器 - Google Patents

Abstract

本发明公开了一种基于FinFET的主从触发器，包括输入电路、主锁存器和从锁存器，输入电路包括第一反相器、第二反相器和第三反相器，主锁存器包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第四反相器；从锁存器包括第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第五反相器和第六反相器；优点是在具有正确的工作逻辑的基础上，电路结构简单，采用数量较少的晶体管来实现触发器功能，在工作状态时，其工作电流主要由主锁存器中的电流和从锁存器中的电流组成，主锁存器和从锁存器交替工作，在不影响电路性能的情况下，电路面积、功耗和功耗延时积均较小。

Description

一种基于FinFET的主从触发器

技术领域

本发明涉及一种主从触发器，尤其是涉及一种基于FinFET的主从触发器。

背景技术

在数字电子技术领域，时序逻辑电路由存储电路和组合逻辑构成，存储部件用于保持时序逻辑电路的逻辑状态。触发器作为一种存储电路，属于数字电路较为基础的电路之一，在数字电路系统中起着重要作用。

随着VISL技术的不断进步，在对运行速度要求不高的数字电路系统中，其功耗要求不断提高，对触发器性能的要求也更加苛刻，要求触发器应该同时具有低功耗和低功耗延时积。触发器的功耗、功耗延时积以及面积等的性能将直接影响到整个低速数字电路系统的整体性能。当前，在低速数字电路系统使用广泛的传统的钟控D触发器的电路图如图1所示，该钟控D触发器包括输入电路、主锁存器和从锁存器，其中输入电路由三个反相器构成，用于接入输入信号和时钟控制信号，主锁存器和从锁存器分别由四个二输入与非门组成。该钟控D触发器中，主锁存器和从锁存器中每个二输入与非门的内部结构中都至少包括四个鳍式场效晶体管(FinFET管，Fin Field-Effect Transistor)，每个二输入与非门中包含的鳍式场效晶体管都处于共栅(Common Multi-Gate)工作模式下，由此，虽然该钟控D触发器整体结构较为简单，但是其整体结构中所消耗的FinFET管数量较多，面积较大，会有较大的功耗产生，功耗延时积也较大，这不利于低功耗电路的设计。

发明内容

本发明所要解决的技术问题是提供一种面积较小，功耗较低，且功耗延时积较小的基于FinFET的主从触发器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET的主从触发器，包括输入电路、主锁存器和从锁存器，所述的输入电路包括第一反相器、第二反相器和第三反相器，所述的第一反相器的输入端为所述的输入电路的时钟输入端，用于接入时钟控制信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接且其连接端为所述的输入电路的反相时钟输出端，所述的第二反相器的输出端为所述的输入电路的时钟输出端，所述的第三反相器的输入端为所述的主从触发器的数据输入端，所述的第三反相器的输出端为所述的输入电路的数据输出端，所述的主锁存器包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第四反相器；所述的第一FinFET管和所述的第三FinFET管均为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管均为N型FinFET管，所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1；所述的第一FinFET管的前栅、所述的第一FinFET管的背栅和所述的第四FinFET管的背栅连接且其连接端为所述的主锁存器的时钟输入端，所述的主锁存器的时钟输入端和所述的输入电路的时钟输出端连接，所述的第一FinFET管的源极和所述的第二FinFET管的前栅连接且其连接端为所述的主锁存器的数据输入端，所述的主锁存器的数据输入端和所述的输入电路的数据输出端连接，所述的第二FinFET管的背栅为所述的主锁存器的反相时钟输入端，所述的主锁存器的反相时钟输入端和所述的输入电路的反相时钟输出端连接，所述的第一FinFET管的漏极、所述的第四反相器的输入端、所述的第三FinFET管的漏极和所述的第四FinFET管的漏极连接，所述的第二FinFET管的漏极、所述的第四反相器的输出端、所述的第三FinFET管的前栅、所述的第三FinFET管的背栅和所述的第四FinFET管的前栅连接连接且其连接端为所述的主锁存器的数据输出端，所述的第三FinFET管的源极接入电源，所述的第二FinFET管的源极和所述的第四FinFET管的源极均接地；所述的从锁存器包括第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第五反相器和第六反相器；所述的第五FinFET管和所述的第七FinFET管均为P型FinFET管，所述的第六FinFET管和所述的第八FinFET管均为N型FinFET管，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1；所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第八FinFET管的背栅连接且其连接端为所述的从锁存器的反相时钟输入端，所述的从锁存器的反相时钟输入端和所述的输入电路的反相时钟输出端连接，所述的第五FinFET管的源极和所述的第六FinFET管的前栅连接且其连接端为所述的从锁存器的数据输入端，所述的从锁存器的数据输入端和所述的主锁存器的数据输出端连接，所述的第六FinFET管的背栅为所述的从锁存器的时钟输入端，所述的从锁存器的时钟输入端和所述的输入电路的时钟输出端连接，所述的第五FinFET管的漏极、所述的第五反相器的输入端、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接，所述的第六FinFET管的漏极、所述的第五反相器的输出端、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的前栅和所述的第六反相器的输入端连接且其连接端为所述的从锁存器的反相数据输出端，所述的第六反相器的输出端为所述的从锁存器的数据输出端，所述的第七FinFET管的源极接入电源，所述的第六FinFET管的源极和所述的第八FinFET管的源极均接地。

所述的第一反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管，所述的第九FinFET管鳍的数量为2，所述的第十FinFET管鳍的数量为1；所述的第九FinFET管的源极接入电源，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十FinFET管的前栅和所述的第十FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第十FinFET管的源极接地，所述的第二反相器、所述的第三反相器、所述的第四反相器、所述的第五反相器和所述的第六反相器的电路结构均与所述的第一反相器相同。

与现有技术相比，本发明的优点在于通过输入电路中的第一反相器和第二反相器构成时钟控制模块，第三反相器作为数据输入器，第四反相器、第一FinFET管、第二FinFET管、第三FinFET管和第四FinFET管构成主锁存器，第五反相器、第五FinFET管、第六FinFET管、第七FinFET管和第八FinFET管构成从锁存器；主锁存器的工作状态由外部时钟信号CLK控制，当CLK＝0时，输入数据D经第三反相器和第一FinFET管写入主锁存器，同时第二FinFET管工作，在主锁存器的数据输出端处对写入主锁存器的输入数据D进行修正，以补偿第一FinFET管的传输阈值损失，且第三FinFET管、第四FinFET管和第四反相器组合成反相器环，使得主锁存器的数据输出端f₁能够保持数据D，而第五FinFET管和第六FinFET管截止切断了主锁存器的数据输出端和从锁存器的数据输入端之间的联系，从锁存器的数据输出端的触发信号Q保持，从锁存器的工作状态由反向时钟信号CLKb控制，当CLKb＝0时，第一FinFET管和第二FinFET管断开，主锁存器处于高阻抗状态，外部输入数据D截止，此时从锁存器中的第五FinFET管和第六FinFET管工作，主锁存器的数据输出端f₁将存储的数据D传入从锁存器并通过第六反相器输出到从锁存器的数据输出端，实现数据的输出，本发明的基于FinFET器件的主从触发器对时钟重叠是不敏感的，在工作状态时，其工作电流主要由主锁存器中的电流和从锁存器中的电流组成；当CLK＝1时，主锁存器不工作，从锁存器将数据输出，此时整个电路的工作电流即为从锁存器的电流，当CLK＝0时，主锁存器工作，从锁存器不工作，此时整个电路的工作电流即为主锁存器的电流，由此本发明的主从触发器在具有正确的工作逻辑的基础上，电路结构简单，采用数量较少的晶体管来实现触发器功能，并且主锁存器和从锁存器交替工作，在不影响电路性能的情况下，电路面积、功耗和功耗延时积均较小。

附图说明

图1为传统的主从触发器的电路图；

图2为本发明的基于FinFET的主从触发器的电路图；

图3(a)为本发明的基于FinFET的主从触发器的第一反相器的电路图；

图3(b)为本发明的基于FinFET的主从触发器的第一反相器的符号图；

图4为标准电压(1V)下，本发明的基于FinFET的主从触发器在BSIMIMG标准工艺下的仿真波形图；

图5为超阈值电压(0.8V)下，本发明的基于FinFET的主从触发器在BSIMIMG标准工艺下的仿真波形图如。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于FinFET的主从触发器，包括输入电路、主锁存器和从锁存器，输入电路包括第一反相器F1、第二反相器F2和第三反相器F3，第一反相器F1的输入端为输入电路的时钟输入端，用于接入时钟控制信号CLK，第一反相器F1的输出端和第二反相器F2的输入端连接且其连接端为输入电路的反相时钟输出端，用于输出时钟控制信号CLK的反相信号CLKb，第二反相器F2的输出端为输入电路的时钟输出端，第三反相器F3的输入端为主从触发器的数据输入端，用于接入外部数据D，第三反相器F3的输出端为输入电路的数据输出端，主锁存器包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4和第四反相器F4；第一FinFET管M1和第三FinFET管M3均为P型FinFET管，第二FinFET管M2和第四FinFET管M4均为N型FinFET管，第一FinFET管M1鳍的数量为1，第二FinFET管M2鳍的数量为1，第三FinFET管M3鳍的数量为1，第四FinFET管M4鳍的数量为1；第一FinFET管M1的前栅、第一FinFET管M1的背栅和第四FinFET管M4的背栅连接且其连接端为主锁存器的时钟输入端，主锁存器的时钟输入端和输入电路的时钟输出端连接，第一FinFET管M1的源极和第二FinFET管M2的前栅连接且其连接端为主锁存器的数据输入端，主锁存器的数据输入端和输入电路的数据输出端连接，第二FinFET管M2的背栅为主锁存器的反相时钟输入端，主锁存器的反相时钟输入端和输入电路的反相时钟输出端连接，第一FinFET管M1的漏极、第四反相器F4的输入端、第三FinFET管M3的漏极和第四FinFET管M4的漏极连接，第二FinFET管M2的漏极、第四反相器F4的输出端、第三FinFET管M3的前栅、第三FinFET管M3的背栅和第四FinFET管M4的前栅连接连接且其连接端为主锁存器的数据输出端，第三FinFET管M3的源极接入电源VDD，第二FinFET管M2的源极和第四FinFET管M4的源极均接地；从锁存器包括第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第五反相器F5和第六反相器F6；第五FinFET管M5和第七FinFET管M7均为P型FinFET管，第六FinFET管M6和第八FinFET管M8均为N型FinFET管，第五FinFET管M5鳍的数量为1，第六FinFET管M6鳍的数量为1，第七FinFET管M7鳍的数量为1，第八FinFET管M8鳍的数量为1；第五FinFET管M5的前栅、第五FinFET管M5的背栅、第八FinFET管M8的背栅连接且其连接端为从锁存器的反相时钟输入端，从锁存器的反相时钟输入端和输入电路的反相时钟输出端连接，第五FinFET管M5的源极和第六FinFET管M6的前栅连接且其连接端为从锁存器的数据输入端，从锁存器的数据输入端和主锁存器的数据输出端连接，第六FinFET管M6的背栅为从锁存器的时钟输入端，从锁存器的时钟输入端和输入电路的时钟输出端连接，第五FinFET管M5的漏极、第五反相器F5的输入端、第七FinFET管M7的漏极和第八FinFET管M8的漏极连接，第六FinFET管M6的漏极、第五反相器F5的输出端、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第六反相器F6的输入端连接且其连接端为从锁存器的反相数据输出端，输出反相触发信号Q，第六反相器F6的输出端为从锁存器的数据输出端，输出触发信号Q，第七FinFET管M7的源极接入电源VDD，第六FinFET管M6的源极和第八FinFET管M8的源极均接地。

实施例二：本实施例与实施例一基本相同，区别仅在于本实施例中，第一反相器F1包括第九FinFET管M9和第十FinFET管M10，第九FinFET管M9为P型FinFET管，第十FinFET管M10为N型FinFET管，第九FinFET管M9鳍的数量为2，第十FinFET管M10鳍的数量为1；第九FinFET管M9的源极接入电源VDD，第九FinFET管M9的前栅、第九FinFET管M9的背栅、第十FinFET管M10的前栅和第十FinFET管M10的背栅连接且其连接端为第一反相器F1的输入端，第九FinFET管M9的漏极和第十FinFET管M10的漏极连接且其连接端为第一反相器F1的输出端，第十FinFET管M10的源极接地，第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5和第六反相器F6的电路结构均与第一反相器F1相同。第一反相器F1的电路图如图3(a)所示，符号图如图3(b)所示。

为了验证本发明的基于FinFET的主从触发器的优益性，在BSIMIMG标准工艺下，电路的输入频率为100MHz、400MHz、800MHz和1GHz的条件下,使用电路仿真工具HSPICE对本发明的基于FinFET的主从触发器和图1所示的传统的主从触发器两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压VDD为1V，传统的主从触发器中反相器均采用两个FinFET管实现，二输入与非门采用四个FinFET管实现。标准电压(1V)下，本发明的基于FinFET的主从触发器在BSIMIMG标准工艺下的仿真波形图如图4所示；超阈值电压(0.8V)下，本发明的基于FinFET的主从触发器在BSIMIMG标准工艺下的仿真波形图如图5所示。分析图4和图5可知，本发明的基于FinFET的主从触发器具有正确的工作逻辑。

表1为在BSIMIMG标准工艺下，输入频率为100MHz时，本发明的基于FinFET的主从触发器和传统的主从触发器两种电路的性能比较结果。

表1

分析表1中可知：本发明的基于FinFET的主从触发器和传统的主从触发器相比，虽然延时增大了19.34％，但是晶体管数量减少18个，总功耗降低21.63％，功耗延时积降低了6.47％，整体性能得到显著提升。

表2为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET的主从触发器和传统的主从触发器两种电路的性能比较结果。

表2

分析表2中可知：本发明的基于FinFET的主从触发器和传统的主从触发器相比，虽然延时增大20.32％，但是晶体管数量减少18个总功耗降低23.80％，功耗延时积降低了8.32％，整体性能得到显著提升。

表3为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET的主从触发器和传统的主从触发器两种电路的性能比较结果。

表3

分析表3中可知：：本发明的基于FinFET的主从触发器和传统的主从触发器相比，虽然延时增大19.85％，晶体管数量减少18个，总功耗降低25.68％，功耗延时积降低了10.93％，整体性能得到显著提升。

表4为在BSIMIMG标准工艺下，输入频率为1G时，本发明的基于FinFET的主从触发器和传统的主从触发器两种电路的性能比较结果。

表4

分析表4中可知：：本发明的基于FinFET的主从触发器和传统的主从触发器相比，虽然延时增大19.28％，晶体管数量减少18个，总功耗降低26.35％，功耗延时积降低了12.15％，整体性能得到显著提升。

综上所述，在不影响电路性能的前提下，本发明的基于FinFET的主从触发器和传统的主从触发器相比，晶体管的数量减少了，功耗和功耗延时积得到了较大的优化。

Claims (2)

1.一种基于FinFET的主从触发器，包括输入电路、主锁存器和从锁存器，所述的输入电路包括第一反相器、第二反相器和第三反相器，所述的第一反相器的输入端为所述的输入电路的时钟输入端，用于接入时钟控制信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接且其连接端为所述的输入电路的反相时钟输出端，所述的第二反相器的输出端为所述的输入电路的时钟输出端，所述的第三反相器的输入端为所述的主从触发器的数据输入端，所述的第三反相器的输出端为所述的输入电路的数据输出端，其特征在于所述的主锁存器包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管和第四反相器；所述的第一FinFET管和所述的第三FinFET管均为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管均为N型FinFET管，所述的第一FinFET管鳍的数量为1，所述的第二FinFET管鳍的数量为1，所述的第三FinFET管鳍的数量为1，所述的第四FinFET管鳍的数量为1；所述的第一FinFET管的前栅、所述的第一FinFET管的背栅和所述的第四FinFET管的背栅连接且其连接端为所述的主锁存器的时钟输入端，所述的主锁存器的时钟输入端和所述的输入电路的时钟输出端连接，所述的第一FinFET管的源极和所述的第二FinFET管的前栅连接且其连接端为所述的主锁存器的数据输入端，所述的主锁存器的数据输入端和所述的输入电路的数据输出端连接，所述的第二FinFET管的背栅为所述的主锁存器的反相时钟输入端，所述的主锁存器的反相时钟输入端和所述的输入电路的反相时钟输出端连接，所述的第一FinFET管的漏极、所述的第四反相器的输入端、所述的第三FinFET管的漏极和所述的第四FinFET管的漏极连接，所述的第二FinFET管的漏极、所述的第四反相器的输出端、所述的第三FinFET管的前栅、所述的第三FinFET管的背栅和所述的第四FinFET管的前栅连接且其连接端为所述的主锁存器的数据输出端，所述的第三FinFET管的源极接入电源，所述的第二FinFET管的源极和所述的第四FinFET管的源极均接地；

所述的从锁存器包括第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第五反相器和第六反相器；所述的第五FinFET管和所述的第七FinFET管均为P型FinFET管，所述的第六FinFET管和所述的第八FinFET管均为N型FinFET管，所述的第五FinFET管鳍的数量为1，所述的第六FinFET管鳍的数量为1，所述的第七FinFET管鳍的数量为1，所述的第八FinFET管鳍的数量为1；所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第八FinFET管的背栅连接且其连接端为所述的从锁存器的反相时钟输入端，所述的从锁存器的反相时钟输入端和所述的输入电路的反相时钟输出端连接，所述的第五FinFET管的源极和所述的第六FinFET管的前栅连接且其连接端为所述的从锁存器的数据输入端，所述的从锁存器的数据输入端和所述的主锁存器的数据输出端连接，所述的第六FinFET管的背栅为所述的从锁存器的时钟输入端，所述的从锁存器的时钟输入端和所述的输入电路的时钟输出端连接，所述的第五FinFET管的漏极、所述的第五反相器的输入端、所述的第七FinFET管的漏极和所述的第八FinFET管的漏极连接，所述的第六FinFET管的漏极、所述的第五反相器的输出端、所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的前栅和所述的第六反相器的输入端连接且其连接端为所述的从锁存器的反相数据输出端，所述的第六反相器的输出端为所述的从锁存器的数据输出端，所述的第七FinFET管的源极接入电源，所述的第六FinFET管的源极和所述的第八FinFET管的源极均接地。

2.根据权利要求1所述的一种基于FinFET的主从触发器，其特征在于所述的第一反相器包括第九FinFET管和第十FinFET管，所述的第九FinFET管为P型FinFET管，所述的第十FinFET管为N型FinFET管，所述的第九FinFET管鳍的数量为2，所述的第十FinFET管鳍的数量为1；所述的第九FinFET管的源极接入电源，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十FinFET管的前栅和所述的第十FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第九FinFET管的漏极和所述的第十FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第十FinFET管的源极接地，所述的第二反相器、所述的第三反相器、所述的第四反相器、所述的第五反相器和所述的第六反相器的电路结构均与所述的第一反相器相同。

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