KR101013442B1 - 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 - Google Patents
반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 Download PDFInfo
- Publication number
- KR101013442B1 KR101013442B1 KR1020070036334A KR20070036334A KR101013442B1 KR 101013442 B1 KR101013442 B1 KR 101013442B1 KR 1020070036334 A KR1020070036334 A KR 1020070036334A KR 20070036334 A KR20070036334 A KR 20070036334A KR 101013442 B1 KR101013442 B1 KR 101013442B1
- Authority
- KR
- South Korea
- Prior art keywords
- noise
- noise region
- signal
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명의 반도체 집적 회로의 전압 측정 장치는, 제 1 노이즈 영역에서 기준 클럭을 지연시키는 제 1 지연 수단; 제 2 노이즈 영역에서 상기 기준 클럭을 지연시키는 제 2 지연 수단; 및 상기 제 1 지연 수단과 상기 제 2 지연 수단으로부터 전달되는 신호로부터 각 노이즈 영역의 전압차를 분석하는 분석 수단;을 포함하며, 상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역은 반도체 집적 회로 내부의 공간을 분할한 영역으로서, 상기 제 1 노이즈 영역은 상기 제 2 노이즈 영역에 비해 전원전압의 공급 경로를 짧게 함에 따라 노이즈에 적게 노출되는 영역인 것을 특징으로 한다.
반도체 집적 회로, 전압 측정, 노이즈
Description
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 전압 측정 장치의 구성을 나타낸 블록도,
도 2a 및 도 2b는 도 1에 도시한 전압 측정 장치를 포함하는 전압 측정 시스템의 구성을 나타낸 도면,
도 3은 도 1에 도시한 분석 수단의 상세 구성도,
도 4는 도 1에 도시한 전압 측정 장치의 동작을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
5 : 제 1 노이즈 영역 6 : 제 2 노이즈 영역
10 : 클럭 생성 수단 20 : 제 1 지연 수단
30 : 제 2 지연 수단 40 : 분석 수단
본 발명은 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압 측정 시스템에 관한 것으로, 보다 상세하게는 노이즈(Noise)에 의한 전압 변동을 측정 가능하게 하는 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압 측정 시스템에 관한 것이다.
반도체 집적 회로가 고집적화 구현되어 감에 따라, 칩 내부에 구비되는 각종 소자들과 라인들은 노이즈의 영향을 받는다. 반도체 집적 회로 내부의 각 영역에 공급되는 외부 공급전원 또한 노이즈의 영향으로 그 레벨 변동을 겪게 된다. 그러나 일반적으로는 노이즈에 의한 전압 변동을 측정하는 기술에 대한 개발이 활발히 이루어지지 않았다. 이는 현재까지는 노이즈가 발생하여도 그 영향이 그다지 크지 않았기 때문이다. 그러나 반도체 집적 회로는 점점 더 고속화, 고집적화, 저전력화 되어 가고 있고, 이에 따라 노이즈에 의한 전압 변동량은 더 치명적인 결과를 초래하고 있다.
종래에는 전압 변동을 측정할 필요가 발생하면, 컨버터(Converter)를 구비하여 전원 공급 라인으로부터 공급되는 전원을 디지털 코드로 변환하는 기술을 사용하기도 하였다. 그러나 이와 같은 기술의 구현을 위해서는, 컨버터의 구동 전원이 측정하고자 하는 전원보다 더 높은 레벨이어야만 한다는 제약이 따르게 된다. 이를 구현하기 위해 측정하고자 하는 전원의 레벨을 레벨 쉬프터를 이용하여 하강시키기도 하지만 이와 같은 기술은 신호의 왜곡을 초래한다는 측면에서 궁극적인 대안이 되기 힘들었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 노이즈에 의 한 전압 변동을 측정 가능하게 하는 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압 측정 시스템을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로의 전압 측정 장치는, 제 1 노이즈 영역에서 기준 클럭을 지연시키는 제 1 지연 수단; 제 2 노이즈 영역에서 상기 기준 클럭을 지연시키는 제 2 지연 수단; 및 상기 제 1 지연 수단과 상기 제 2 지연 수단으로부터 전달되는 신호로부터 각 노이즈 영역의 전압차를 분석하는 분석 수단;을 포함하며, 상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역은 반도체 집적 회로 내부의 공간을 분할한 영역으로서, 상기 제 1 노이즈 영역은 상기 제 2 노이즈 영역에 비해 전원전압의 공급 경로를 짧게 함에 따라 노이즈에 적게 노출되는 영역인 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 전압 측정 시스템은, 반도체 집적 회로에 외부 공급전원을 공급하는 전원 공급 장치; 상기 반도체 집적 회로가 배치되는 마더 보드; 및 상기 외부 공급전원이 노이즈의 영향을 받는 정도가 차별화된 복수 개의 노이즈 영역을 구비하고, 상기 각 노이즈 영역에서 기준 클럭을 지연시킨 후 지연된 각 클럭의 위상차를 판별하는 상기 반도체 집적 회로;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 일 실시예에 따른 반도체 집적 회로의 전압 측정 방법은, a) 제 1 노이즈 영역과 제 2 노이즈 영역에서 각각 기준 클럭을 지연시켜 제 1 지연 클럭과 제 2 지연 클럭을 생성하는 단계; b) 상기 제 1 지연 클럭과 상기 제 2 지연 클럭의 위상을 비교하는 단계; 및 c) 상기 b) 단계의 결과를 디지털 코드의 분석 신호로서 변환하는 단계;를 포함하며, 상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역은 반도체 집적 회로 내부의 공간을 분할한 영역으로서, 상기 제 1 노이즈 영역은 상기 제 2 노이즈 영역에 비해 전원전압의 공급 경로를 짧게 함에 따라 노이즈에 적게 노출되는 영역인 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 전압 측정 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 전압 측정 장치는, 외부 클럭(clk_ext)으로부터 기준 클럭(clk_ref)을 생성하는 클럭 생성 수단(10), 제 1 노이즈 영역에서 기준 클럭(clk_ref)을 지연시켜 제 1 지연 클럭(clk_dly1)을 출력하는 제 1 지연 수단(20), 제 2 노이즈 영역에서 상기 기준 클럭(clk_ref)을 지연시켜 제 2 지연 클럭(clk_dly2)을 출력하는 제 2 지연 수단(30) 및 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클럭(clk_dly2)의 위상차로부터 각 노이즈 영역의 전압차를 분석하여 분석 신호(anly)를 출력하는 분석 수단(40)을 포함한다.
여기에서 상기 클럭 생성 수단(10)은 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로와 같이, 외부 클럭(clk_ext)에 대해 소정 시간 위상이 앞서는 기준 클럭(clk_ref)을 생성하기 위한 회로로서 구현된다.
상기 제 1 노이즈 영역은 외부 공급전원의 공급 경로를 최소화하여 내부의 각 소자에 의한 전원전압의 전압 강하 및 커플링(Coupling) 노이즈를 최소화한 영역이다. 그리고 상기 제 2 노이즈 영역은 노이즈에 의한 전압 변동을 측정하고자 하는 영역이다. 물론, 상기 제 1 노이즈 영역에서도 전원전압의 레벨은 변동을 겪는다. 그러나 상기 제 1 노이즈 영역의 전원전압을 기준으로, 상기 제 2 노이즈 영 역의 전원 변동을 상대적으로 파악할 수 있다. 이하, 상기 제 1 노이즈 영역의 전원전압을 제 1 전원이라 부르고, 상기 제 2 노이즈 영역의 전원전압을 제 2 전원이라 부르기로 한다.
상기 제 2 전원의 레벨이 변동되어 상기 제 1 전원의 레벨과 차이가 발생하면, 상기 제 1 지연 수단(20)으로부터 출력되는 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 수단(30)으로부터 출력되는 상기 제 2 지연 클럭(clk_dly2)의 위상 또한 차이가 나게 된다. 상기 분석 수단(40)은 이와 같은 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클럭(clk_dly2)의 위상차를 감지하여 디지털 코드화한 상기 분석 신호(anly)를 출력한다.
이러한 과정을 통해 생성되는 상기 분석 신호(anly)는 상기 반도체 집적 회로에 구비되는 데이터 출력 버퍼를 이용하여 실험자에게 전달될 수 있다. 또한 웨이퍼(Wafer) 상태에서 측정시, 임의의 측정점을 배치하여 실험자가 상기 분석 신호(anly)를 읽을 수도 있다. 실험자는 상기 분석 신호(anly)가 갖는 코드값을 해석하여 상기 제 1 전원에 대한 상기 제 2 전원의 변동량을 분석할 수 있다.
상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역에 대한 설명은 이하의 도 2a 및 도 2b를 통해서 실시하기로 한다.
도 2a 및 도 2b는 도 1에 도시한 전압 측정 장치를 포함하는 전압 측정 시스템의 구성을 나타낸 도면이다.
도 2a를 보면, 반도체 집적 회로(4), 상기 반도체 집적 회로(4)에 외부 공급전원(VDD)을 공급하는 전원 공급 장치(1), 상기 반도체 집적 회로(4)가 위치하는 마더 보드(Mother Board)(2), 상기 외부 공급전원(VDD)의 노이즈를 여과하는 노이즈 필터(3), 제 1 노이즈 영역(5), 제 2 노이즈 영역(6) 및 상기 제 1 노이즈 영역(5)과 상기 제 2 노이즈 영역(6) 사이에 구비되는 절연 영역(7)이 각각 배치된다.
이 경우, 상기 제 1 지연 수단(20)은 상기 제 1 노이즈 영역(5)에 배치되고, 상기 제 2 지연 수단(30)은 상기 제 2 노이즈 영역(6), 즉 반도체 집적 회로(4) 내에서 전압을 측정하고자 하는 위치에 배치된다. 바람직하게는, 상기 클럭 생성 수단(10) 및 상기 분석 수단(40)은 상기 제 1 노이즈 영역(5)에 배치된다.
이처럼, 상기 제 1 노이즈 영역(5)과 상기 제 2 노이즈 영역(6)에 노이즈가 여과된 외부 공급전원(VDD)을 공급하되, 상기 제 1 노이즈 영역(5)과 상기 제 2 노이즈 영역(6) 사이를 절연하면, 상기 제 1 노이즈 영역(5)은 전력을 소비하고 노이즈를 유발하는 소자가 적게 구비되므로, 상기 제 1 전원은 노이즈의 영향을 적게 받는다.
도 2b를 보면, 반도체 집적 회로(4), 상기 반도체 집적 회로(4)에 외부 공급전원(VDD)을 공급하는 전원 공급 장치(1), 상기 반도체 집적 회로(4)가 위치하는 마더 보드(Mother Board)(2), 상기 외부 공급전원(VDD)의 노이즈를 여과하는 노이즈 필터(3), 제 1 노이즈 영역(5), 제 2 노이즈 영역(6) 및 여과된 상기 외부 공급전원(VDD)의 레벨을 제어하여 상기 제 1 노이즈 영역(5)에 공급하는 레귤레이터(8)가 각각 배치된다.
이 경우에도 마찬가지로, 상기 제 1 지연 수단(20)은 상기 제 1 노이즈 영 역(5)에 배치되고, 상기 제 2 지연 수단(30)은 상기 제 2 노이즈 영역(6), 즉 반도체 집적 회로(4) 내에서 전압을 측정하고자 하는 위치에 배치된다. 또한, 상기 클럭 생성 수단(10) 및 상기 분석 수단(40)은 상기 제 1 노이즈 영역(5)에 배치되는 것이 바람직하다.
이처럼, 상기 제 1 노이즈 영역(5)과 상기 제 2 노이즈 영역(6)에 노이즈가 여과된 외부 공급전원(VDD)을 공급하되, 상기 제 1 노이즈 영역(5)에 공급되는 상기 외부 공급전원(VDD)의 레벨을 보다 정밀하게 제어하면, 상기 제 1 전원은 노이즈의 영향을 적게 받는다.
도 3은 도 1에 도시한 분석 수단의 상세 구성도이다.
도시한 바와 같이, 상기 분석 수단(40)은 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클럭(clk_dly2)의 위상을 비교하여 위상 비교 신호(phcmp)를 출력하는 위상 비교부(410), 리셋 신호(rst)의 디스에이블시 상기 위상 비교 신호(phcmp)로부터 전하를 충전하는 저장부(420) 및 상기 저장부(420)에 저장된 전하를 디지털 코드 신호로 변환하여 상기 분석 신호(anly)를 출력하는 변환부(430)를 포함한다.
상기 위상 비교 신호(phcmp)는 상기 제 2 전원이 상기 제 1 전원보다 높을 때 토글(Toggle)하는 업 신호(phcmp_up)와 다운(phcmp_dn) 신호로서 구현되며, 상기 업 신호(phcmp_up)와 상기 다운 신호(phcmp_dn)는 상기 제 2 전원과 상기 제 1 전원의 전위차가 클수록 더 넓은 펄스 폭을 갖는다. 이는 상기 제 2 전원과 상기 제 1 전원의 전위차가 클수록 상기 제 1 지연 클럭(clk_dly1)과 상기 제 2 지연 클 럭(clk_dly2)의 위상차가 크게 발생하고, 상기 위상 비교부(410)는 이러한 위상차를 감지하여 상기 위상 비교 신호(phcmp)를 생성하기 때문이다.
상기 저장부(420)는 상기 업 신호(phcmp_up)의 입력단과 제 1 노드(N1) 사이에 구비되어 상기 다운 신호(phcmp_dn)의 제어에 의해 동작하는 제 1 스위치(SW1), 상기 제 1 노드(N1)와 상기 변환부(430) 사이에 구비되어 상기 다운 신호(phcmp_dn)의 제어에 의해 동작하는 제 2 스위치(SW2), 상기 제 1 노드(N1)와 접지단 사이에 구비되는 캐패시터(CAP) 및 상기 제 1 노드(N1)와 상기 접지단 사이에 구비되어 리셋 신호(rst)의 제어에 의해 동작하는 제 3 스위치(SW3)를 포함한다.
상기 다운 신호(phcmp_dn)의 디스에이블시에는 상기 제 1 스위치(SW1)가 단락되고 상기 제 2 스위치(SW2)가 개방된다. 반면에, 상기 다운 신호(phcmp_dn)의 인에이블시에는 상기 제 1 스위치(SW1)가 개방되고 상기 제 2 스위치(SW2)가 단락된다. 이에 따라, 상기 업 신호(phcmp_up)가 인에이블 되면, 상기 캐패시터(CAP)에 전하가 충전되고, 상기 다운 신호(phcmp_dn)가 인에이블 되면, 상기 캐패시터(CAP)에 충전된 전하가 상기 변환부(430)에 전달된다.
상기 변환부(430)는 상기 저장부(420)에 충전된 전하를 디지털 코드로 변환하며, 변환 동작이 완료되면 상기 리셋 신호(rst)를 인에이블 시킨다. 이에 따라, 상기 저장부(420)의 상기 제 3 스위치(SW3)가 단락되며, 상기 캐패시터(CAP)에 충전된 전하가 리셋된다.
도 4는 도 1에 도시한 전압 측정 장치의 동작을 설명하기 위한 도면이다.
도면에는 상기 제 1 전원과 상기 제 2 전원의 전위차, 상기 제 1 지연 클 럭(clk_dly1), 상기 위상 비교 신호(phcmp)의 파형 및 상기 저장부(420)에 저장되는 전하량이 도시되어 있다.
도시한 것과 같이, 상기 제 2 전원의 레벨이 상기 제 1 전원의 레벨에 비해 높을수록 상기 업 신호(up)의 펄스 폭이 더 넓어지며, 반대로 상기 제 1 전원의 레벨이 상기 제 2 전원의 레벨에 비해 높을수록 상기 다운 신호(down)의 펄스 폭이 더 넓어지게 된다. 상기 저장부(420)에 저장되는 전하의 양은 상기 업 신호(up)의 폭이 넓을수록 증가한다는 것을 확인할 수 있다.
상술한 바와 같이, 본 발명의 반도체 집적 회로의 전압 측정 장치는 노이즈 영역에서 구동되는 지연 수단과 노이즈가 최소화된 영역에서 구동되는 지연 수단을 각각 구비하고, 각각의 출력 클럭의 위상차를 분석함으로써 노이즈에 의한 전압 변동량을 측정할 수 있다. 따라서, 고속화, 고집적화 및 저전력화 구현되는 반도체 집적 회로 내에서 발생하는 노이즈 현상에 대해 보다 능동적인 대처가 가능하게 된다. 본 발명의 반도체 집적 회로의 전압 측정 장치를 포함하는 전압 측정 시스템은, 컴퓨터 기기나 이동통신 단말 등의 기기에 구비되어 노이즈에 의한 전원 변동을 감소시키기 위한 목적으로 활용될 수 있을 것이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압 측정 시스템은, 노이즈에 의한 전압 변동을 측정하는 효과가 있다.
Claims (20)
- 제 1 노이즈 영역에서 기준 클럭을 지연시키는 제 1 지연 수단;제 2 노이즈 영역에서 상기 기준 클럭을 지연시키는 제 2 지연 수단; 및상기 제 1 지연 수단과 상기 제 2 지연 수단으로부터 전달되는 신호로부터 각 노이즈 영역의 전압차를 분석하는 분석 수단;을 포함하며,상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역은 반도체 집적 회로 내부의 공간을 분할한 영역으로서, 상기 제 1 노이즈 영역은 상기 제 2 노이즈 영역에 비해 전원전압의 공급 경로를 짧게 함에 따라 노이즈에 적게 노출되는 영역인 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 제 1 항에 있어서,상기 제 1 지연 수단과 상기 제 2 지연 수단은 동일한 전원전압을 인가 받는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 제 1 항에 있어서,상기 분석 수단은,상기 제 1 지연 수단의 출력 클럭과 상기 제 2 지연 수단의 출력 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교부;리셋 신호의 디스에이블시 상기 위상 비교 신호로부터 전하를 충전하는 저장부; 및상기 저장부에 저장된 전하를 디지털 코드 신호로 변환하는 변환부;를 포함하는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 제 3 항에 있어서,상기 위상 비교부는 상기 위상 비교 신호를 토글하는 형태의 업 신호와 다운 신호로서 구현하며, 상기 제 1 지연 수단의 구동 전원에 비해 상기 제 2 지연 수단의 구동 전원의 레벨이 높을수록 상기 업 신호의 펄스 폭을 넓히고, 상기 제 2 지연 수단의 구동 전원에 비해 상기 제 1 지연 수단의 구동 전원의 레벨이 높을수록 상기 다운 신호의 펄스 폭을 넓히는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 제 3 항에 있어서,상기 변환부는 변환 동작이 완료되면 상기 리셋 신호를 인에이블 시켜 상기 저장부에 저장된 전하가 리셋되도록 하는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 제 1 항에 있어서,외부 클럭으로부터 상기 기준 클럭을 생성하는 클럭 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 제 6 항에 있어서,상기 클럭 생성 수단은 DLL(Delayed Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로인 것을 특징으로 하는 반도체 집적 회로의 전압 측정 장치.
- 반도체 집적 회로에 외부 공급전원을 공급하는 전원 공급 장치;상기 반도체 집적 회로가 배치되는 마더 보드; 및상기 외부 공급전원이 노이즈의 영향을 받는 정도가 차별화된 복수 개의 노이즈 영역을 구비하고, 상기 각 노이즈 영역에서 기준 클럭을 지연시킨 후 지연된 각 클럭의 위상차를 판별하는 상기 반도체 집적 회로;을 포함하는 것을 특징으로 하는 전압 측정 시스템.
- 제 8 항에 있어서,상기 반도체 집적 회로는, 상기 각각의 노이즈 영역 사이에 절연 영역을 더 구비하는 것을 특징으로 하는 전압 측정 시스템.
- 제 8 항에 있어서,상기 반도체 집적 회로의 상기 복수 개의 노이즈 영역 중 어느 하나의 노이즈 영역의 전원 공급단에 레귤레이터를 더 구비하는 것을 특징으로 하는 전압 측정 시스템.
- 제 8 항에 있어서,상기 반도체 집적 회로는 상기 복수 개의 노이즈 영역에서 지연된 각각의 클럭의 위상차를 판별하여 디지털 코드 신호로서 출력하는 분석 수단을 포함하는 것을 특징으로 하는 전압 측정 시스템.
- 제 11 항에 있어서,상기 분석 수단은,상기 복수 개의 노이즈 영역에 각각 구비된 지연 수단의 출력 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교부;리셋 신호의 디스에이블시 상기 위상 비교 신호로부터 전하를 충전하는 저장부; 및상기 저장부에 저장된 전하를 디지털 코드 신호로 변환하는 변환부;를 포함하는 것을 특징으로 하는 전압 측정 시스템.
- 제 8 항에 있어서,상기 반도체 집적 회로는, 외부 클럭으로부터 상기 기준 클럭을 생성하는 클럭 생성 수단을 추가로 포함하는 것을 특징으로 하는 전압 측정 시스템.
- 제 13 항에 있어서,상기 클럭 생성 수단은 DLL(Delayed Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로인 것을 특징으로 하는 전압 측정 시스템.
- a) 제 1 노이즈 영역과 제 2 노이즈 영역에서 각각 기준 클럭을 지연시켜 제 1 지연 클럭과 제 2 지연 클럭을 생성하는 단계;b) 상기 제 1 지연 클럭과 상기 제 2 지연 클럭의 위상을 비교하는 단계; 및c) 상기 b) 단계의 결과를 디지털 코드의 분석 신호로서 변환하는 단계;를 포함하며,상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역은 반도체 집적 회로 내부의 공간을 분할한 영역으로서, 상기 제 1 노이즈 영역은 상기 제 2 노이즈 영역에 비해 전원전압의 공급 경로를 짧게 함에 따라 노이즈에 적게 노출되는 영역인 것을 특징으로 하는 반도체 집적 회로의 전압 측정 방법.
- 제 15 항에 있어서,상기 a) 단계에서 상기 제 1 노이즈 영역과 상기 제 2 노이즈 영역은 동일한 전원전압을 인가 받는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 방법.
- 제 15 항에 있어서,상기 b) 단계는,리셋 신호의 디스에이블시 상기 위상 비교 신호로부터 전하를 충전하는 것을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 방법.
- 제 15 항에 있어서,상기 b) 단계는 상기 위상 비교 신호를 토글하는 형태의 업 신호와 다운 신호로서 구현하며, 상기 제 1 노이즈 영역의 전원에 비해 상기 제 2 노이즈 영역의 전원의 레벨이 높을수록 상기 업 신호의 펄스 폭을 넓히고, 상기 제 2 노이즈 영역의 전원에 비해 상기 제 1 노이즈 영역의 전원의 레벨이 높을수록 상기 다운 신호의 펄스 폭을 넓히는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 방법.
- 제 17 항에 있어서,상기 c) 단계는 변환 동작이 완료되면 상기 리셋 신호를 인에이블 시켜 상기 위상 비교 신호로부터 충전된 전하가 리셋되도록 하는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 방법.
- 제 15 항에 있어서,상기 a) 단계의 앞에,외부 클럭에 비해 소정 시간 위상이 앞서는 상기 기준 클럭을 생성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로의 전압 측정 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070036334A KR101013442B1 (ko) | 2007-04-13 | 2007-04-13 | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 |
| US11/961,988 US8013593B2 (en) | 2007-04-13 | 2007-12-20 | Voltage measuring apparatus for semiconductor integrated circuit and voltage measuring system having the same |
| US13/204,594 US20110285419A1 (en) | 2007-04-13 | 2011-08-05 | Semiconductor integrated circuit for generating clock signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070036334A KR101013442B1 (ko) | 2007-04-13 | 2007-04-13 | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080092684A KR20080092684A (ko) | 2008-10-16 |
| KR101013442B1 true KR101013442B1 (ko) | 2011-02-14 |
Family
ID=39853157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070036334A Active KR101013442B1 (ko) | 2007-04-13 | 2007-04-13 | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8013593B2 (ko) |
| KR (1) | KR101013442B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4725418B2 (ja) * | 2006-05-31 | 2011-07-13 | 株式会社デンソー | 時間計測回路 |
| EP2901235B1 (en) | 2012-09-25 | 2020-05-27 | Intel Corporation | Digitally phase locked low dropout regulator |
| US10161967B2 (en) | 2016-01-09 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | On-chip oscilloscope |
| KR102735222B1 (ko) * | 2020-01-30 | 2024-11-27 | 삼성전자주식회사 | 구동 전압 감지 회로, 이를 포함하는 전자 장치 및 전자 시스템 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53109481A (en) | 1977-03-07 | 1978-09-25 | Nippon Telegr & Teleph Corp <Ntt> | Test method for semiconductor circuit |
| JPS60177277A (ja) | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 集積回路の特性試験方法 |
| JPH03172774A (ja) * | 1989-11-30 | 1991-07-26 | Nec Corp | 波形測定装置 |
| JPH07260855A (ja) * | 1994-03-24 | 1995-10-13 | Hitachi Ltd | 雑音計測方法と装置およびこれを用いる雑音低減方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718118B2 (ja) | 1988-12-13 | 1998-02-25 | ソニー株式会社 | 可変遅延装置 |
| JPH1010179A (ja) * | 1996-06-27 | 1998-01-16 | Toshiba Corp | 遅延素子試験装置および試験機能を有する集積回路 |
| JP3501620B2 (ja) * | 1997-05-26 | 2004-03-02 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| DE10035169A1 (de) * | 2000-07-19 | 2002-02-07 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen von Setup-Zeit und Hold-Zeit von Signalen einer Schaltung mit getakteter Datenübertragung |
| JP3798713B2 (ja) * | 2002-03-11 | 2006-07-19 | 株式会社東芝 | 半導体集積回路装置及びそのテスト方法 |
| JP3866594B2 (ja) | 2002-03-15 | 2007-01-10 | Ｎｅｃエレクトロニクス株式会社 | 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法 |
| WO2004086622A1 (ja) * | 2003-03-25 | 2004-10-07 | Fujitsu Limited | 遅延回路、および遅延回路の制御方法 |
| JP2005348296A (ja) | 2004-06-07 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US6995554B2 (en) * | 2004-06-16 | 2006-02-07 | Agilent Technologies, Inc. | Delay-locked loop and a method of testing a delay-locked loop |
| US7365548B2 (en) * | 2005-06-16 | 2008-04-29 | Broadcom Corporation | System and method for measuring on-chip supply noise |
| JP4542975B2 (ja) * | 2005-09-27 | 2010-09-15 | 株式会社アドバンテスト | 電子デバイス、負荷変動補償回路、電源装置、及び試験装置 |
| JP4468298B2 (ja) * | 2005-12-28 | 2010-05-26 | 富士通株式会社 | 適応的遅延調整を有する位相補間器 |
| JP4769675B2 (ja) * | 2006-09-25 | 2011-09-07 | 富士通株式会社 | 電源ノイズ測定装置，集積回路，および半導体装置 |
-
2007
- 2007-04-13 KR KR1020070036334A patent/KR101013442B1/ko active Active
- 2007-12-20 US US11/961,988 patent/US8013593B2/en not_active Expired - Fee Related
-
2011
- 2011-08-05 US US13/204,594 patent/US20110285419A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53109481A (en) | 1977-03-07 | 1978-09-25 | Nippon Telegr & Teleph Corp <Ntt> | Test method for semiconductor circuit |
| JPS60177277A (ja) | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 集積回路の特性試験方法 |
| JPH03172774A (ja) * | 1989-11-30 | 1991-07-26 | Nec Corp | 波形測定装置 |
| JPH07260855A (ja) * | 1994-03-24 | 1995-10-13 | Hitachi Ltd | 雑音計測方法と装置およびこれを用いる雑音低減方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110285419A1 (en) | 2011-11-24 |
| KR20080092684A (ko) | 2008-10-16 |
| US20080252353A1 (en) | 2008-10-16 |
| US8013593B2 (en) | 2011-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4850473B2 (ja) | デジタル位相検出器 | |
| TWI444636B (zh) | 內建抖動測試功能之時脈與資料回復電路及其方法 | |
| EP2286256B1 (en) | Dll for period jitter measurement | |
| US10295580B2 (en) | On-chip measurement for phase-locked loop | |
| EP3091664A1 (en) | Time-interleaved analog-to-digital converter | |
| US20070096785A1 (en) | DLL circuit and test method thereof | |
| US20220260634A1 (en) | Built-in self test circuit for measuring phase noise of a phase locked loop | |
| CN110535453B (zh) | 占空比补偿装置 | |
| JP2008079274A (ja) | 周波数比較器、周波数合成器及び関連方法 | |
| JP4944373B2 (ja) | 遅延固定ループ回路 | |
| US9584136B1 (en) | Method and apparatus for synchronization | |
| KR101013442B1 (ko) | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 | |
| KR20190075399A (ko) | 디지털 측정 회로 및 이를 이용한 메모리 시스템 | |
| JP5291703B2 (ja) | 電源安定化回路、電子デバイス、および、試験装置 | |
| US6304119B1 (en) | Timing generating apparatus with self-calibrating capability | |
| US8395946B2 (en) | Data access apparatus and associated method for accessing data using internally generated clocks | |
| JP3813435B2 (ja) | 同期遅延制御回路 | |
| TWI736270B (zh) | 延遲鎖定迴路以及組態延遲胞的泵電流比率的方法 | |
| Cheng et al. | Built-in jitter measurement circuit with calibration techniques for a 3-GHz clock generator | |
| US7352190B1 (en) | Calibration apparatus, calibration method, and testing apparatus | |
| KR20110094768A (ko) | 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템 | |
| KR102695012B1 (ko) | 반도체 장치를 테스트하기 위한 클럭 변환 방법 및 이를 포함하는 클럭 변환기 및 테스트 시스템 | |
| Jiang et al. | A 2.5-GHz built-in jitter measurement system in a serial-link transceiver | |
| US8299830B2 (en) | Semiconductor device | |
| JP4979003B2 (ja) | Ｃｄｒ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070413 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20080528 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20081128 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20090526 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20081128 Comment text: Notification of reason for refusal Patent event code: PE06011S01I Patent event date: 20080528 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| J201 | Request for trial against refusal decision | ||
| PJ0201 | Trial against decision of rejection |
Patent event date: 20090626 Comment text: Request for Trial against Decision on Refusal Patent event code: PJ02012R01D Patent event date: 20090526 Comment text: Decision to Refuse Application Patent event code: PJ02011S01I Appeal kind category: Appeal against decision to decline refusal Decision date: 20101126 Appeal identifier: 2009101005904 Request date: 20090626 |
|
| PJ1301 | Trial decision |
Patent event code: PJ13011S01D Patent event date: 20101126 Comment text: Trial Decision on Objection to Decision on Refusal Appeal kind category: Appeal against decision to decline refusal Request date: 20090626 Decision date: 20101126 Appeal identifier: 2009101005904 |
|
| PS0901 | Examination by remand of revocation | ||
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| PS0701 | Decision of registration after remand of revocation |
Patent event date: 20101220 Patent event code: PS07012S01D Comment text: Decision to Grant Registration Patent event date: 20101126 Patent event code: PS07011S01I Comment text: Notice of Trial Decision (Remand of Revocation) |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20110131 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20110201 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee |