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KR101097441B1 - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

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KR101097441B1
KR101097441B1 KR1020090132765A KR20090132765A KR101097441B1 KR 101097441 B1 KR101097441 B1 KR 101097441B1 KR 1020090132765 A KR1020090132765 A KR 1020090132765A KR 20090132765 A KR20090132765 A KR 20090132765A KR 101097441 B1 KR101097441 B1 KR 101097441B1
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Abstract

반도체 집적회로는 기준 클럭이 통과하는 제1 노드, 제1 노드와 전기적으로 연결된 지연소자를 구비하는 조정부, 지연 소자를 제어하는 보정부를 구비한다.
기준전압, 비교전압, 공정 변수

Description

반도체 집적회로 {Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로써, 특히 신호 지연량을 제어 할 수 있는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적 회로에서 데이타 입출력 시의 데이타 전달속도는 주변 환경조건 및 공정조건의 변화에 민감하게 반응하기 때문에, 설계상의 큰 애로사항으로 작용하는 동시에 소자 성능상으로도 많은 문제를 유발하는 부분이라고 할 수 있다.
이같은 현상은 전달속도에 대해 상반되는 파라미터가 존재하기 때문인데, 예를들어 DRAM 또는 SRAM 규격의 액세스 시간(tAC)과 데이타 보유시간(tOH)이 있다.
상기한 액세스 시간(tAC)은 클럭으로부터 데이타가 나와야 하는 시간이 되며, 상기 데이타 보유시간(tOH)은 클럭으로부터 데이타가 유지되어야 하는 시간이 된다.
액세스 시간(tAC)을 만족시키기 위해서는 데이타 전달속도가 가능한 고속이 되어야 하고, 반대로 데이타 보유시간(tOH)을 만족시키기 위해서는 데이타 전달속도가 어느 정도의 저속을 유지하여야 하기 때문에 두 파라미터는 상반된 특성을 가 지고 있어 적절한 마진을 확보하는데 어려움이 있다.
게다가 공정조건이 일부 변경되거나 공정 진행 중 공정변수에 의해 의도하지 않은 특성변화가 발생한 경우, 액세스 시간(tAC) 및 데이타 보유시간(tOH)이 변경되면서 스펙을 벗어나 페일(Fail)을 유발하게 된다.
이하 도1의 Timing Diagram을 통해 종래기술의 문제점을 파악할 수 있다. A특성의 공정조건에 따랐을 경우 액세스 시간(tAC)은 액세스 시간(tAC) 스펙시간 (tAC spec)보다 짧고, 데이타 보유시간(tOH)은 데이타 보유시간(tOH) 스펙시간(tOH spec)보다 길어서 액세스 시간(tAC) 및 데이타 보유시간(tOH) 조건을 만족시킨다.
하지만, 공정조건이 일부 변경되거나 공정변수에 의해 의도하지 않은 특성변화가 발생하여 모스 트랜지스터의 동작특성이 변경된 경우, 데이터의 입출력 시간이 B특성이 된 경우에는 데이타 보유시간(tOH)이 스펙에서 제시된 시간만큼 유지되지 못하고 짧아져 페일(Fail)을 유발하게 된다. 또한, 데이터의 입출력 시간이 C특성이 된 경우에는 액세스 시간(tAC)이 스펙에서 제시된 시간보다 빨리 완료되지 못하고 길어져 페일(Fail)을 유발하게 된다.
이러한 환경 조건 및 공정조건의 변화에 대응하는 종래의 해결방법은 도2에서 설명한다. 데이터 입출력 신호 지연량을 조절하기 위하여 기본 공정 조건 값에 따른 기본 지연량을 설정하고, 이 값에 맞춘 용량성 커패시터(MN1, MN2, MP1, MP2)를 회로에 연결한다. 용량성 커패시터(MN1, MN2, MP1, MP2)는 각각 MN1, MP1은 턴온(Turn on)상태로 설정하고, MN2,MP2는 턴오프(Turn off) 상태로 설정한다. 만약 공정조건이 변경되거나, 의도하지 않는 공정변수로 인해 모스 트랜지스터의 동작특 성이 변경되어 데이터 입출력 시의 데이타 전달속도가 변경된 경우는 FIB(Focus Ion Beam)에 의한 메탈 리비젼(Metal Revision)을 통해 용량성 커패시터(MN1, MN2, MP1, MP2)를 추가로 회로에 연결하거나 차단하여 전체 지연량을 재조정한다.
그러나, FIB 에 의한 메탈 리비젼(Metal Revision) 과정은 사용할 수 있는 횟수가 제한되어 공정조건의 변화 또는 공정변수로 인한 변화에 세밀하게 대응하기 어렵다. 또한 메탈 리비젼(Metal Revision) 과정은 공정에 시간이 많이 소요되어 스루풋(Throughput)을 떨어뜨리고, 비용이 많이 소요되어 경제적인 면에서도 불리한 점이 많다.
본 발명의 일실시예는 입력신호가 통과하는 제1 노드, 상기 제1 노드와 전기적으로 연결된 하나 또는 그 이상의 지연소자를 포함하는 조절부, 상기 지연소자의 활성화 여부를 제어하는 제어신호를 발생하기 위한 보정부를 구비하는 반도체 집적회로를 제공한다.
이하, 첨부한 도면에 따라 본 발명의 실시예를 설명하고자 한다.
도3은 본 발명의 일 실시예에 따른 반도체 집적회로(300)이다.
반도체 집적회로(300)는 CLK_IN에서 CLK_OUT으로 신호가 통과하는 제1 노드(Node1), 제1 노드(Node1)에 전기적으로 연결된 지연소자(330)를 구비하는 조절부(310), 지연소자(330)의 활성화 여부를 제어하는 제어신호(Ctrl)를 발행하는 보정부(320)를 구비할 수 있다.
보정부(320)는 반도체 집적회로에서 공정조건이 일부 변경되거나 공정변수에 의해 의도하지 않은 특성변화가 발생하여 초기에 설계한 신호전달 속도와 실제 신호전달 속도가 상이한 경우 이를 자동으로 감지하여 보정하는 제어신호(Ctrl)를 발생한다. 제어신호(Ctrl)는 지연소자(330)에 직접 입력될 수도 있고, 조절부(310)가 구비하는 다른 전기소자(미도시)를 경유하여 지연소자(330)에 입력될 수 있다.
지연소자(330)는 제어신호(Ctrl)에 응답하여 활성화 또는 비활성화 되고, 지연소자(330)이 활성화된 경우는 제1 노드(Node1)의 신호전달 속도를 감소시키고, 지연소자(330)이 비활성화된 경우는 제1 노드(Node1)의 신호전달 속도에 영향을 주지 않는다. 일례로 초기에 설계한 신호전달 속도보다 실제의 신호전달 속도가 빠른경우, 지연소자(330)을 활성화 시켜 신호전달 속도를 감소시킬 수 있을 것이다.
도4는 보정부(320)에 대한 블록구성도이다.
보정부(320)는 제1 내지 제N 기준전압(Vref1,···, Vrefn)과, 제1 내지 제N 비교전압(Vcomp1, ···, Vcompn)를 발생하는 전압발생부(3210)와, 전압발생부(3210)에서 발생한 기준전압과 비교전압을 비교하여 제어신호 제어신호(Ctrl)를 출력하는 비교부(3310)을 구비할 수 있다.
전압발생부(3210)의 기준전압과 비교전압은 한 개만 생성될 수도 있고, 복수가 생성될 수도 있다. 비교부(3310) 내부에는 복수의 비교회로가 있을 수 있고, 각각의 비교회로는 기준전압과 비교전압을 입력받아 비교한 후, 각각 제어신호(Ctrl)를 발생시킬 수 있다.
도5는 전압발생부(3210)에 대한 블록구성도이다.
전압발생부(3210)은 제1 내지 제N 기준전압(Vref1, ···, Vrefn)를 발생하는 기준전압 발생부(3215)와 제1 내지 제N 비교전압(Vcomp1, ···, Vcompn)를 발생하는 비교전압 발생부(3216)를 구비할 수 있다. 기준전압 발생부(3215)에서 기준전압은 한 개만 생성될 수도 있고, 복수가 생성될 수도 있다. 비교전압 발생부(3216)에서 비교전압은 한 개만 생성될 수도 있고, 복수가 생성될 수도 있다.
도6a, 도6B는 비교전압 발생부(3216)의 상세회로도 이다.
도6a는 SP1의 소정의 전원전압에서 문턱전압만큼 낮은 전압을 검출하는 비교 전압 발생부(3216)이다. 접지노드(Ns)는 저항 R1을 통해 제2 노드(Node2)와 연결되어 있고, 접지노드(Ns)에 의해 제2 노드(Node2)의 전압은 하강한다. 제2 노드(Node2)의 전압이 하강하여 SP1의 문턱전압에 이르르면 PMOS 트랜지스터 SP1이 턴온(Turn on)된다. SP1이 턴온(Turn on)되면 전압공급노드(Nv)를 통해 소정의 전원전압이 제1 노드(Node2)에 인가되어 제2 노드(Node2)의 전압을 상승시킨다. 제2 노드(Node2)의 전압이 상승하여 SP1의 문턱전압에 이르르면 SP1이 턴오프(Turn off)된다. 이 과정을 통해 제2 노드(Node2)의 전압은 SP1의 게이트단과 소스단의 전압차, 즉, 전압공급노드(Nv)를 통해 공급된 소정의 전원전압에서 SP1의 문턱전압만큼 낮은 전압에 맞추어 진다. SP1은 공정조건을 일부 변경하여 의도적으로 문턱전압을 조절할 수도 있고, 공정 진행 중 공정변수에 의해 의도하지 않은 특성변화가 있는 경우 이에따른 다양한 문턱전압을 가질 수 있다.
도6b는 SN1의 문턱전압을 검출하는 비교전압 발생부(3216)이다. 전압공급노드(Nv)는 저항 R2를 통해 제2 노드(Node2)와 연결되어 있고, 전압공급노드(Nv)가 소정의 전원전압을 공급하여 제2 노드(Node2)의 전압은 상승한다. 제2 노드(Node2)의 전압이 상승하여 SN1의 문턱전압에 이르르면 NMOS 트랜지스터 SN1이 턴온(Turn on)된다. SN1이 턴온(Turn on)되면 접지노드(Ns)와 제2 노드(Node2)가 전기적으로 연결되어 제2 노드(Node2)의 전압을 하강시킨다. 제2 노드(Node2)의 전압이 하강하여 SN1의 문턱전압에 이르르면 SN1이 턴오프(Turn off)된다. 이 과정을 통해 제2 노드(Node2)의 전압은 SN1의 게이트단과 소스단의 전압차, 즉, 접지노드(Ns) 보다 SN1의 문턱전압만큼 높은 전압, SN1의 문턱전압에 맞추어 진다. SN1은 공정조건을 일부 변경하여 의도적으로 문턱전압을 조절할 수도 있고, 공정 진행 중 공정변수에 의해 의도하지 않은 특성변화가 있는 경우 이에따른 다양한 문턱전압을 가질 수 있다.
도7a, 도7b, 도7c는 지연소자(330)의 제1 구현예이다.
지연소자(330)는 PMOS 트랜지스터 MP1, NMOS 트랜지스터 MN1, 캐패시터 MC1을 구비할 수 있고, 각각의 지연소자(330)은 제어신호 제어신호(Ctrl)의 로직레벨에 의해 활성화 또는 비활성화 되어 지연소자(330)와 전기적으로 연결된 제1 노드(Node1)의 신호 전달 속도를 조절할 수 있다.
MP1, MN1은 지연소자의 제1 구현예에서 용량성 캐패시터로 동작하여, 제어신호(340)의 로직레벨이 문턱전압값에 도달하는 경우 활성화된다. MP1, MN1은 소스/드레인단이 모두 제1 노드(Node1)과 전기적으로 연결되어 있으므로, 게이트단에 입력되는 제어신호(Ctrl)가 MP1 또는 MN1을 활성화 시키면 캐패시터로 동작한다. MP1, MN1이 캐패시터로 동작하는 경우, 제1 노드(Node1)의 신호 전달 속도를 감소시킨다. 한편, MP1 또는 MN1이 비활성화 되면, MP1 또는 MN1은 용량성 캐패시터로 동작하지 않아, 제1 노드(Node1)의 신호 전달 속도에 영향을 미치지 않는다. MP1을 제어함으로써, PMOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있고, MN1을 제어함으로써, NMOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있다.
MC1은 지연소자의 제1 구현예에서 캐패시터 C1과 인에이블 트랜지스터 N1을 구비할 수 있다. N1은 제어신호(Ctrl)에 의해 활성화 또는 비활성화 된다. N1이 활 성화 되는 경우 MC1은 제1 노드(Node1)과 전기적으로 연결된 캐패시터가 되어, 제1 노드(Node1)의 신호전달 속도를 감소 시킨다. 한편, N1이 비활성화 되는 경우 MC1은 제1 노드(Node1)와 전기적으로 분리되어, 제1 노드(Node1)의 신호 전달 속도에 영향을 미치지 않는다.
도8은 지연소자(330)의 제2 구현예이다.
지연소자(330)는 PMOS 트랜지스터 MP1, MP2를 구비할 수 있다.
MP1, MP2의 소스/드레인단은 제1 노드(Node1)에 전기적으로 연결되어 있고, 게이트단은 제어신호 제어신호(Ctrl)를 입력받아 온/오프 된다.
MP1, MP2는 제어신호(Ctrl)의 로직레벨에 의해 각각 활성화 또는 비활성화 되어 지연소자(330)와 전기적으로 연결된 제1 노드(Node1)의 신호 전달 속도를 조절할 수 있다. MP1 또는 MP2가 활성화 되는 경우, 용량성 캐패시터로 동작하여 제1 노드(Node1)의 신호 전달 속도를 감소시킨다. 한편, MP1 또는 MP2가 비활성화 되면, MP1 또는 MP2는 용량성 캐패시터로 동작하지 않아, 제1 노드(Node1)의 신호 전달 속도에 영향을 미치지 않는다. 이 때 MP1, MP2 각각 입력되는 제어신호(Ctrl)는 독립적으로 인가되는 2개의 신호이다.
지연소자(330)의 제2 구현예에서 MP1, MP2는 설계시 의도한 신호 전달 속도일 때, MP1에 입력되는 제1 제어신호(Ctrl1)는 MP1을 활성화, MP2에 입력되는 제2 제어신호(Ctrl2)는 MP2를 비활성화 되도록 설정할 수 있다.
공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 PMOS트랜지스터의 동작특성이 변경되어, 신호 전달 속도가 빨라 진경우, MP2에 입력되는 제2 제어신호(Ctrl2)가 MP2를 활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 늘림으로써, 신호 전달 속도를 감소시킨다. 한편, 공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 신호 전달 속도가 느려진 경우, MP1에 입력되는 제1 제어신호(Ctrl1)가 MP1을 비활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 줄임으로써, 신호 전달 속도를 증가 시킨다. MP1, MP2를 제어함으로써, PMOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있다.
전술한 지연소자(330)의 제2 구현예에서, PMOS 트랜지스터는 3개 이상을 구비하여, 신호전달 속도를 각 스텝별로 정밀제어 하는 것이 가능하다. 또한, 전술한 지연소자(330)의 제2 구현예에서, NMOS 트랜지스터를 구비하도록 설계하여, NMOS 트랜지스터의 특성변화에 의한 신호 전달 속도에 대응하도록 할 수 있다.
도9는 지연소자(330)의 제3 구현예이다.
지연소자는(330)은 PMOS 트랜지스터 MP1, NMOS 트랜지스터 MN1을 구비할 수 있다.
MP1, MN1의 소스/드레인단은 제1 노드(Node1)에 전기적으로 연결되어 있고, 게이트단은 제어신호(Ctrl)를 입력받아 온/오프 된다.
MP1, MN1는 제어신호(Ctrl)의 로직레벨에 의해 각각 활성화 또는 비활성화 되어 지연소자(330)와 전기적으로 연결된 제1 노드(Node1)의 신호 전달 속도를 조절할 수 있다. MP1 또는 MN1이 활성화 되는 경우, 용량성 캐패시터로 동작하여 제1 노드(Node1)의 신호 전달 속도를 감소시킨다. 한편, MP1 또는 MN1이 비활성화 되면, MP1 또는 MN1는 용량성 캐패시터로 동작하지 않아, 제1 노드(Node1)의 신호 전달 속도에 영향을 미치지 않는다.
지연소자(330)의 제2 구현예에서 MP1, MN1는 설계시 의도한 신호 전달 속도일 때, MP1에 입력되는 제1 제어신호(Ctrl1)는 MP1을 비활성화, MN1에 입력되는 제2 제어신호(Ctrl2)는 MN1를 활성화 되도록 설정할 수 있다.
공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 PMOS 트랜지스터의 동작특성이 변경되어, 신호 전달 속도가 빨라진경우, MP1에 입력되는 제1 제어신호(Ctrl1)가 MP1을 활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 늘림으로써, 신호 전달 속도를 감소시킨다. 한편, 공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 NMOS 트랜지스터의 동작특성이 변경되어, 신호 전달 속도가 느려진경우, MN1에 입력되는 제2 제어신호(Ctrl2)가 MN1을 비활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 줄임으로써, 신호 전달 속도를 증가 시킨다. MP1, MN1를 제어함으로써, PMOS 트랜지스터 또는 NMOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있다.
도10은 지연소자(330)의 제4 구현예이다.
지연소자(330)는 PMOS 트랜지스터 MP1, MP2, NMOS 트랜지스터 MN1, MN2를 구비할 수 있다.
MP1, MP2, MN1 및 MN2의 소스/드레인단은 제1 노드(Node1)에 전기적으로 연 결되어 있고, 게이트단은 제어신호(Ctrl)를 입력받아 온/오프 된다. 이 때, MP1, MP2, MN1 및 MN2에 인가되는 Ct기은 독립적으로 인가되는 4개의 신호 일 수 있다.
MP1, MP2, MN1 및 MN2는 제어신호(340)의 로직레벨에 의해 각각 활성화 또는 비활성화 되어 지연소자(330)와 전기적으로 연결된 제1 노드(Node1)의 신호 전달 속도를 조절할 수 있다. MP1 또는 MP2 또는 MN1 또는 MN2가 활성화 되는 경우, 용량성 캐패시터로 동작하여 제1 노드(Node1)의 신호 전달 속도를 감소시킨다. 한편, MP1 또는 MP2 또는 MN1 또는 MN2 비활성화 되면, MP1 또는 MP2 또는 MN1 또는 MN2는 용량성 캐패시터로 동작하지 않아, 제1 노드(Node1)의 신호 전달 속도에 영향을 미치지 않는다.
지연소자(330)의 제4 구현예에서 MP1, MP2, MN1 및 MN2는 설계시 의도한 신호 전달 속도일 때, MP1, MN1에 입력되는 제1 제어신호(Ctrl1), 제2 제어신호(Ctrl2)는 MP1, MN1을 활성화, MP2, MN2에 입력되는 제3 제어신호(Ctrl3), 제4 제어신호(Ctrl4)는 MP2, MN2를 비활성화 되도록 설정할 수 있다.
공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 PMOS트랜지스터의 동작특성이 변경되어, 신호 전달 속도가 빨라진경우, MP2에 입력되는 제3 제어신호(Ctrl3)가 MP2를 활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 늘림으로써, 신호 전달 속도를 감소시킨다. 한편, 공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 신호 전달 속도가 느려진 경우, MP1에 입력되는 제1 제어신호(Ctrl1)가 MP1을 비활성화 시켜, 제1 노드(Node1)에 전기적으로 연 결된 용량성 캐패시터의 수를 줄임으로써, 신호 전달 속도를 증가 시킨다.
공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 NMOS트랜지스터의 동작특성이 변경되어, 신호 전달 속도가 빨라진경우, MN2에 입력되는 제4 제어신호(Ctrl4)가 MN2를 활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 늘림으로써, 신호 전달 속도를 감소시킨다. 한편, 공정조건을 일부 변경하거나, 공정 진행 중 공정변수 의해 의도하지 않은 특성변화가 발생하여 신호 전달 속도가 느려진 경우, MN1에 입력되는 제2 제어신호(Ctrl2)가 MN1을 비활성화 시켜, 제1 노드(Node1)에 전기적으로 연결된 용량성 캐패시터의 수를 줄임으로써, 신호 전달 속도를 증가 시킨다.
전술한 바와 같이 MP1, MP2, MN1 및 MN2를 제어함으로써, PMOS 트랜지스터및 NMOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있다.
전술한 지연소자(330)의 제2 구현예에서, NMOS 트랜지스터와 PMOS 트랜지스터는 3개 이상을 구비하여, 신호 전달 속도를 각 스텝별로 정밀제어 하는 것이 가능하다.
도11은 본 발명의 일 실시예에 따른 반도체 집적회로의 회로도이다.
반도체 집적회로는 CLK_IN에서 CLK_OUT으로 신호가 통과하는 제1 노드(Node1), 제1 노드(Node1)에 전기적으로 연결된 PMOS 트랜지스터 MP1을 구비하는 조절부(310), 제1 비교전압(Vcomp1) 및 제1 기준전압(Vref1)을 입력받아 MP1에 비교증폭한 신호를 인가하는 비교부(3310), 비교부(3310) 입력단에 인가되는 제1 비교전압(Vcomp1), 제1 기준전압(Vref1), 제1 비교전압(Vcomp1)을 발생하기 위한 비 교전압 발생부(3216), 제1 기준전압(Vref1)을 발생하기 위한 기준전압 발생부(3215)를 구비할 수 있다.
비교전압 발생부(3216)에서 소정의 전원전압 보다 SP1의 문턱전압만큼 낮은 전압을 생성하여, 이를 제1 비교전압(Vcomp1)으로 비교부(3310)에 인가한다. 기준전압 발생부(3215)에서 저항 R3, R4의 저항비를 이용하여 제1 기준전압(Vref1)을 생성하여, 이를 제1 기준전압(Vref1)으로 비교부(3310)에 인가한다.
비교부(3310)은 차동증폭기를 구비할 수 있으며 인가된 제1 기준전압(Vref1)과 제1 비교전압(Vcomp1)을 비교하여 제어신호(Ctrl)을 생성한다. 조절부(310)내의 MP1은 제어신호(Ctrl)에 응답하여 활성화 또는 비활성화 된다. MP1이 활성화 되면 용량성 캐패시터로 동작하여 제1 노드(Node1)의 신호 전달 속도를 감소시키고, MP1이 비활성화 되면 용량성 캐패시터로 동작하지 않아 제1 노드(Node1)의 신호 전달 속도에 영향을 주지 않는다.
전술한 바와 같이 MP1을 제어함으로써, PMOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있다. 한편, 전술한 내용은 본 실시예의 비교전압 발생부(3216)에 NMOS 트랜지스터를 사용한 비교전압 발생부(3216)(도6B 참조)를 사용하고, 조절부(310)에 MP1대신 NMOS 트랜지스터 MN1을 사용함으로써, MOS 트랜지스터의 특성변화에 의한 신호 전달 속도의 변화에 대응할 수 있다.
도12은 본 발명의 다른 실시예에 따른 반도체 집적회로의 회로도이다.
반도체 집적회로는 CLK_IN에서 CLK_OUT으로 신호가 통과하는 제1 노드(Node1), 제1 노드(Node1)에 전기적으로 연결된 PMOS 트랜지스터 MP1, NMOS 트랜 지스터 MN1을 구비하는 조절부(310), 제1 비교전압(Vcomp1) 및 제1 기준전압(Vref1)을 입력받아 MP1에 비교증폭한 신호를 인가하는 제1 비교부(33101), 제2 비교전압(Vcomp2) 및 제1 기준전압(Vref2)을 입력받아 MN1에 비교증폭한 신호를 인가하는 제2 비교부(33102), 제1 비교전압(Vcomp1)을 발생하기 위한 제1 비교전압 발생부(32161), 제2 비교전압(Vcomp2)을 발생하기 위한 제2 비교전압 발생부(32162), 제1 기준전압(Vref1) 및 제2 기준전압(Vref2)을 발생하기 위한 기준전압 발생부(3215)를 구비할 수 있다.
제1 비교전압 발생부(32161)에서 소정의 전원전압보다 SP1의 문턱전압만큼 낮은 전압을 생성하여, 이를 제1 비교전압(Vcomp1)으로 제1 비교부(33101)에 인가한다. 기준전압 발생부(3215)에서 R11 대비 R12, R13 및 R14 저항값의 합의 저항비를 이용하여 제1 기준전압(Vref1)을 생성하여, 이를 제1 기준전압(Vref1)으로 제2 비교부(33102)에 인가한다.
제2 비교전압 발생부(32162)에서 NMOS 트랜지스터 SN1의 문턱전압을 생성하여, 이를 제2 비교전압(Vcomp2)으로 제2 비교부(33102)에 인가한다. 기준전압 발생부(3215)에서 저항 R14 대비 R11, R12 및 R13 저항값의 합의 저항비를 이용하여 제2 기준전압(Vref2)을 생성하여, 이를 제2 기준전압(Vref2)으로 제2 비교부(33102)에 인가한다.
제1 비교부(33101)는 차동증폭기를 구비할 수 있으며 인가된 제1 기준전압(Vref1)과 제1 비교전압(Vcomp1)을 비교하여 제1 제어신호(Ctrl1)를 생성한다. 한편, 제2 비교부(33102)는 차동증폭기를 구비할 수 있으며 인가된 제2 기준전 압(Vref2)과 제2 비교전압(Vcomp2)을 비교하여 제2 제어신호(Ctrl2)를 생성한다. 조절부(310)내의 MP1, MN1은 전술한 제1 및 제2 제어신호에 각각 응답하여 활성화 또는 비활성화 된다. MP1 또는 MN1이 활성화 되면 용량성 캐패시터로 동작하여 제1 노드(Node1)의 신호 전달 속도를 감소시키고, MP1 또는 MN1이 비활성화 되면 용량성 캐패시터로 동작하지 않아 제1 노드(Node1)의 신호 전달 속도에 영향을 주지 않는다.
전술한 바와 같이 MP1 및 MN1을 제어함으로써, PMOS 트랜지스터의 동작특성변화및 NMOS 트랜지스터의 동작특성 변화에 의한 신호 전달 속도의 변화에 대응할 수 있다. 한편, 전술한 내용은 본 실시예에 제1 노드(Node1)에 전기적으로 연결되어 전술한 방식으로 동작하는 용량성 커패시터를 추가하여 신호 전달 속도를 각 스텝별로 정밀제어 하는 것이 가능하다.
도13은 본 발명의 일실시예 또는 다른 실시예에 따른 동작 단계도이다.
본 동작 단계도는 샘플 모스 트랜지스터 소스단 전압과 문턱 전압만큼 차이나는 전압을 검출하는 단계(S410), 검출결과가 지연량 변화를 필요로 하는지 판단하는 단계(S420), 지연량 변화 제어신호를 생성하는 단계(S425), 지연 모스 트랜지스터 지연량을 결정하는 단계(S430)를 구비할 수 있다.
샘플 모스 트랜지스터는 본 발명의 일실시예 또는 다른 실시예의 비교전압 생성부 트랜지스터 SP1 또는 SN1이고, 샘플 모스 트랜지스터가 PMOS 트랜지스터인 경우는 소정의 전원전압 보다 문턱전압 만큼 낮은 전압을 생성하고, 샘플 모스 트랜지스터가 NMOS 트랜지스터인 경우는 접지전압 보다 문턱전압 만큼 높은 전압을 생성할 수 있다.
이렇게 검출된 신호가 지연량 변화를 필요로 하는지 판단하여(S420), 변화를 필요로 하는 경우는 지연량 변화 제어신호(S425)를 생성하고, 그렇지 않은 경우는 종전의 제어신호를 그대로 유지하여 지연 모스 트랜지스터의 지연량을 결정(S430)한다. 지연 모스 트랜지스터는 본 발명의 일실시예 또는 다른 실시예의 지연소자 MN1, MP1일 수 있다.
도14는 샘플 모스 트랜지스터 소스단 전압과 문턱 전압만큼 차이나는 전압을 검출하는 단계의 상세 단계도 이다.
본 단계도는 샘플 모스 트랜지스터 소스단 전압과 문턱 전압 만큼 차이나는 전압을 제2 노드(Node2)에 생성(S4100)하는 단계, 기준전압을 생성하는 단계(S4110), 제2 노드(Node2) 전압과 기준전압을 비교하는 단계(S4120), 검출결과를 생성하는 단계(S4130)를 구비할 수 있다.
샘플 모스 트랜지스터 소스단 전압과 문턱 전압 만큼 차이나는 전압을 검출하는 단계(S410)는, 샘플 모스 트랜지스터가 PMOS 트랜지스터인 경우는 소정의 전원전압 보다 문턱전압 만큼 낮은 전압을 제2 노드(Node2)에 생성하고, 샘플 모스 트랜지스터가 NMOS 트랜지스터인 경우는 접지전압 보다 문턱전압 만큼 높은 전압을 제2 노드(Node2)에 생성한다. 여기에서, 샘플 모스 트랜지스터는 본 발명의 일실시예 또는 다른 실시예의 비교전압 생성부 트랜지스터 SP1 또는 SN1일 수 있고, 제2 노드(Node2)는 비교전압 발생부와 비교부를 전기적으로 연결하는 노드일 수 있다.
한편, 기준전압을 생성하는 단계(S4110)는 본 발명의 일실시예 또는 다른 실 시예의 기준전압 생성부에서 저항비를 이용해 생성한 기준전압 일 수 있다.
제2 노드(Node2) 전압과 기준전압을 비교하는 단계(S4120)은 각각 생성된 전압을 비교하는 단계로, 이 비교는 비교부에서 이루어질 수 있으며, 비교부는 차동증폭에 의해 각 전압을 비교할 수 있다.
검출결과를 생성하는 단계(S4130)은 제2 노드(Node2) 전압과 기준전압을 비교하여 그 결과를 출력하는 단계로, 본 발명의 일실시예 또는 다른 실시예에서 비교부가 조절부에 제어신호를 인가하는 단계일 수 있다.
이상 전술한 반도체 집적회로는 신호 지연량을 조절하는 회로에서 사용될 수 있고, 액세스 시간(tAC) 및 데이타 보유시간(tOH)을 컨트롤하는 회로에서 사용되어, 공정조건이 일부 변경되거나 공정변수에 의해 의도하지 않은 특성변화가 발생하여 신호전달 속도가 변경된 경우, 이를 자동으로 감지하고 제어신호를 발생하여 액세스 시간(tAC) 및 데이타 보유시간(tOH) 조건을 만족시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 신호전달 특성에 따른 tAC, tOH의 타이밍 다이어그램.
도 2는 종래기술에 따른 반도체 집적회로.
도 3은 본 발명의 일실시예에 따른 반도체 집적회로.
도 4는 도3에서 도시한 보정부에 대한 상세 블록도.
도 5는 도4에서 도시한 전압 발생부에 대한 상세 블록도.
도 6A, 6B는 도5에서 도시한 비교전압 발생부에 대한 상세 회로도.
도 7A, 7B, 7C는 도3에서 도시한 지연소자에 제1 구현예에 대한 상세 회로도.
도 8은 도3에서 도시한 지연소자의 제2 구현예에 대한 상세 회로도.
도 9는 도3에서 도시한 지연소자의 제3 구현예에 대한 상세 회로도.
도 10은 도3에서 도시한 지여소자의 제4 구현예에 대한 상세 회로도.
도 11은 본 발명의 일실시예에 따른 반도체 집적회로의 회로도.
도 12는 본 발명의 다른 실시예에 따른 반도체 집적회로의 회로도.
도 13은 본 발명의 일실시예 또는 다른 실시예에 따른 동작 단계도.
도 14는 샘플 모스 트랜지스터 소스단 전압과 문턱전압 만큼 차이나는 전압을 검출하는 단계에 대한 상세 단계도이다.
<도면의 주요부분에 대한 부호의 설명>
310 : 조절부 320 : 보정부
3210 : 전압 발생부 3310 : 비교부
3215 : 기준전압 발생부 3216 : 비교전압 발생부
32161 : 제1 비교전압 발생부 32162 : 제2 비교전압 발생부
33101 : 제1 비교부 33102 : 제2 비교부
Vref : 기준전압 Vcomp : 비교전압
Ctrl : 제어신호
MP1, MP2, MN1, MN2 : 지연소자 R1, R2, R3, R4 : 저항

Claims (11)

  1. 입력신호가 통과하는 제1 노드;
    상기 제1 노드와 전기적으로 연결된 하나 또는 그 이상의 지연소자를 포함하는 조절부; 및
    상기 지연소자의 활성화 여부를 제어하는 제어신호를 발생하기 위한 보정부
    를 포함하고,
    상기 보정부는 공정변수에 따라 변하지 않는 하나 또는 그 이상의 기준전압 및 상기 공정 변수에 따라 변하는 하나 또는 그 이상의 비교전압을 발생하기 위한 전압 발생부; 및
    상기 기준전압과 상기 비교전압을 각각 비교하여 상기 제어신호를 발생하기 위한 비교부를 포함하는 반도체 집적회로.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 전압 발생부는
    상기 기준전압을 발생하기 위한 기준전압 발생부; 및
    상기 비교전압을 발생하기 위한 비교전압 발생부를 포함하는 반도체 집적회로.
  4. 청구항 3에 있어서,
    상기 비교전압 발생부는
    소스 단과 드레인 단 중 어느 한쪽 단이 전원전압 공급노드 또는 접지노드와 연결되고 다른 한쪽 단이 제1 노드와 연결되며, 게이트 단이 상기 제1 노드와 연결되는 모스 트랜지스터; 및
    일 단이 상기 제1 노드와 연결되고, 타 단이 상기 접지노드 또는 상기 전원전압 공급노드와 연결되는 저항소자를 포함하고,
    상기 제 1 노드로부터 상기 비교전압을 발생하는 반도체 집적 회로.
  5. 청구항 4에 있어서,
    상기 지연소자는 제1 지연소자를 포함하고,
    상기 제1 지연소자 및 상기 모스 트랜지스터는 같은 타입의 모스 트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  6. 삭제
  7. 청구항 3에 있어서,
    상기 제어신호는 제1 제어신호 및 제2 제어신호를 포함하고, 상기 지연소자는 제1 및 제2 지연소자를 포함하며, 상기 기준전압은 제1 및 제2 기준전압을 포함하고, 상기 비교전압은 제1 및 제 2 비교전압을 포함하며,
    상기 비교부는 상기 제1 기준전압과 상기 제1 비교전압을 비교하여 상기 제1 제어신호를 발생하기 위한 제1 비교부; 및
    상기 제2 기준전압과 상기 제2 비교전압을 비교하여 상기 제2 제어신호를 발생하기 위한 제2 비교부를 포함하고,
    상기 제1 지연소자는 상기 제1 제어신호에 응답하고, 상기 제2 지연소자는 상기 제2 제어신호에 응답하는 것을 특징으로 하는 반도체 집적회로.
  8. 샘플 모스 트랜지스터의 소스단 전압과 상기 샘플 모스 트랜지스터의 문턱전압만큼 차이나는 전압을 비교전압으로 생성하고, 상기 비교전압과 소정의 레벨을 갖는 기준전압을 비교하여 비교결과를 생성하는 단계; 및
    상기 비교결과에 따라 입력신호가 통과하는 노드에 전기적으로 연결된 지연 모스 트랜지스터의 지연량을 결정하는 단계
    를 포함하는 반도체 집적회로의 지연량 결정 방법.
  9. 삭제
  10. 청구항 8에 있어서,
    상기 비교전압은,
    상기 샘플 모스 트랜지스터가 NMOS 트랜지스터인 경우 상기 NMOS 트랜지스터의 소스단의 전압보다 상기 NMOS 트랜지스터의 문턱전압만큼 높은 전압으로부터 생성되고,
    상기 샘플 모스 트랜지스터가 PMOS 트랜지스터인 경우 상기 PMOS 트랜지스터의 소스단의 전압보다 상기 PMOS 트랜지스터의 문턱전압만큼 낮은 전압으로부터 생성되는 반도체 집적회로의 지연량 결정 방법.
  11. 청구항 8에 있어서,
    상기 샘플 모스 트랜지스터 및 상기 지연 모스 트랜지스터는 같은 타입의 모스 트랜지스터인 것
    을 특징으로 하는 반도체 집적회로의 지연량 결정 방법.
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