JP3555265B2 - 周波数分割多重信号送信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は周波数分割多重信号送信装置に係り、特に符号化されたディジタル映像信号などを限られた周波数帯域の直交周波数分割多重（ＯＦＤＭ：ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）信号に変換して送信する直交周波数分割多重信号送信装置に関する。
【０００２】
【従来の技術】
符号化されたディジタル映像信号などを限られた周波数帯域で伝送する方式の一つとして、２５６直交振幅変調（ＱＡＭ：Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）などの多値変調されたディジタル情報を多数の搬送波を用いてＯＦＤＭ信号として伝送するＯＦＤＭ方式が従来より知られている。このＯＦＤＭ方式は多数の搬送波を直交して配置し、各々の搬送波で独立したディジタル情報を伝送する方式である。なお、「搬送波が直交している」とは、隣接する搬送波のスペクトラムが当該搬送波の周波数位置で零になることを意味する。
【０００３】
このＯＦＤＭ方式によれば、ガードバンド期間（ガードインターバル）を設定し、その期間の情報を重複して伝送するようにしているため、電波のマルチパスにより生ずる伝送歪みを軽減できる。すなわち、このＯＦＤＭ信号の受信は、シンボル期間内に伝送される信号の振幅、位相変調成分を検出し、これらのレベルにより情報の値を復号するものであるから、最初のガードインターバル期間の信号を除いて復号することにより、同一シンボル区間のマルチパス信号と、受信すべき信号の周波数成分は同一であるため、比較的狭い周波数帯域で、伝送歪みの少ない復号ディジタルデータを伝送できる。
【０００４】
従来は、上記のＯＦＤＭ信号は単一の逆高速フーリエ変換回路（ＩＦＦＴ回路）を用いて生成されている。このＩＦＦＴ回路はデータ系列の長さＮが２のべき乗２Ｌ であるとき、サイズＮの離散的フーリエ変換（ＤＦＴ）をサイズがＮ／２のＤＦＴに分解してバタフライ演算を多重して行う回路であり、次数をｋとするときｋの実数部と虚数部の端子に伝送しようとするディジタル値に対応する値（レベル）の信号を与えて、ディジタル値を伝送するための信号を得る。時間間隔Ｔの間にＮ個の複素数による逆ＤＦＴ（ＩＤＦＴ）演算を実行すると、ＯＦＤＭ信号を生成でき、逆ＤＦＴの各点が搬送波に相当することが知られている（「データ圧縮とディジタル変調」、日経エレクトロニクスブック、２３３頁）。
【０００５】
このＩＦＦＴ回路を用いて発生された多数の情報搬送波は、送信すべき情報に応じて変調、送信されるため、これらの情報搬送波の周波数分割多重信号であるＯＦＤＭ信号はランダム信号としての形態をとる。
【０００６】
ここで、ＩＦＦＴ回路は所定の周波数帯域幅よりも高いサンプルクロック周波数で動作を行う。例えば、２倍オーバーサンプリングでＮポイントＩＤＦＴを演算する場合、ＩＦＦＴ回路として入力周波数整列型ＩＤＦＴ回路を用いた場合においては、第０〜第［Ｎ／４］番目の入力端子と、第［３Ｎ／４］〜第［Ｎ−１］番目の入力端子にディジタル情報を入力して演算動作を行い、変調帯域内ＯＦＤＭ信号を発生させる。
【０００７】
【発明が解決しようとする課題】
例えば、２倍オーバーサンプリングでＮポイントＩＤＦＴを演算する場合、入力周波数整列型ＩＤＦＴ回路の第０〜第［Ｎ／４］番目の入力端子と、第［３Ｎ／４］〜第［Ｎ−１］番目の入力端子にディジタル情報を入力して変調帯域内ＯＦＤＭ信号を発生させるとき、従来は第［（Ｎ／４）＋１］〜第［（３Ｎ／４）−１］番目の入力端子には信号レベルをゼロとして帯域外の信号を発生させないようにしている。
【０００８】
上記のＩＤＦＴ演算は多段のバタフライ演算を伴い、その結果として出力信号を発生させるため、一般的には装置の柔軟性を考慮してＩＤＦＴ演算はディジタル信号処理プロセッサ（以下、ＤＳＰという）で行う方法が考えられる。この場合、安価なＤＳＰを使用するとＤＳＰが低速なために演算時間が長くなり、他方、演算時間を短縮するために高速なＤＳＰを使用すると、そのようなＤＳＰはかなり高価であるため装置全体を高価なものとしてしまう。
【０００９】
本発明は以上の点に鑑みなされたもので、安価なＤＳＰを用いて高速なＩＤＦＴ演算ができる直交周波数分割多重信号送信装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は上記の目的を達成するため、伝送情報であるディジタルデータが複数の入力端子に入力されて２M倍（ただし、Ｍは１〜３のいずれかの自然数）のオーバーサンプリングで逆離散的フーリエ変換演算を行う演算部と、演算部の逆離散的フーリエ変換の第ｋステージ（ただし、ｋは１（Ｍ＝１のとき）、又は１及び２（Ｍ＝２のとき）、又は１及び２と３の一部（Ｍ＝３のとき））の演算を実行しながら、その演算結果をディジタルデータとして演算部へ出力するハードウェア回路で構成されたステージ演算回路と、ステージ演算回路により演算されるステージ以降の残りの全ステージの演算を行って得られた演算部の演算結果を一時保持する出力バッファ回路と、出力バッファ回路から連続的に読み出された演算結果をディジタル信号のまま、若しくはアナログ信号に変換してから直交変調する直交変調手段と、直交変調手段の出力直交周波数分割多重信号を送信する送信手段とを有する構成としたものである。
【００１３】
一般に、外部システムから伝送情報を入力する場合、装置全体の信頼性上、読み込みクロックは数ＭＨｚ以下が望ましい。しかしながら、この転送時間をそのまま待つことは、演算部にとっては大きな時間的ロスとなる。しかし、本発明では、演算部によるオーバーサンプリングを使用するＩＤＦＴ演算においては、入力にゼロを設定する周波数が存在し、その部分の演算は小規模の回路で実現でき、ＩＤＦＴ演算の第ｋステージの演算をハードウェア回路であるステージ演算回路により実施しながら出力するようにしているため、演算部はそれ以降のステージの演算を行えばよく、これにより演算部に対して入力時間は同じで、全体として演算時間の短縮に役立ち、伝送情報の入力時間及び演算結果の出力時間を極力少なくすることができる。
【００１４】
また、本発明は演算部よりの入力要求に従いディジタルデータを外部システムからステージ演算回路へ供給する伝送情報入力制御回路と、ステージ演算回路の出力演算結果を前記伝送情報入力制御回路の制御の下に一時格納した後、ディジタルデータとして前記演算部へ出力する伝送情報入力バッファ回路と、出力バッファ回路内のデータ量を監視し、所定量以下になったときに出力要求信号を発生して前記演算部に供給し演算結果を出力させる演算結果出力制御回路とを有し、更に、演算部は演算結果を出力バッファ回路に書き込む速度よりも遅い速度で出力バッファ回路の格納演算結果を連続的に読み出し、演算結果出力制御回路は、出力バッファ回路の格納データ量を監視し、所定データ量以上になった時点で演算部へ供給する出力要求信号をノンアクティブにし、所定データ量未満になると出力要求信号をアクティブにして演算部の演算結果を出力バッファ回路に書き込ませる構成としたものである。
【００１５】
これにより、本発明では、演算部が入力要求信号を発するのみで、伝送情報は入力され、必要な時に入力完了信号を検査し、演算部の速度限界で入力バッファ回路からデータを読み取ることができる。よって、本発明では、データ入力に関しては、演算部にとって極力無駄な時間を省くことができ、演算部は、最小の時間でＩＤＦＴ演算結果を出力バッファ回路に出力できる。
【００１６】
また、本発明は、ステージ演算回路を、送信すべきディジタルデータを所定ビットずつ順次に保持する保持回路と、保持回路で保持されたディジタルデータを所定数のビットの上位側ビットデータと下位側ビットデータにそれぞれ２分割したとき、上位側ビットデータと下位側ビットデータの一方を選択する第１の選択回路と、第１の選択回路の出力ビットデータのすべてを論理反転する反転回路と、選択回路の出力ビットデータと反転回路の出力ビットデータの一方を選択する第２の選択回路と、第２の選択回路より第ｋステージの演算結果が得られるように、第１及び第２の選択回路の選択動作を制御する制御回路とを有する構成としたものである。
【００１７】
この構成により、２倍のオーバーサンプリングのＩＤＦＴ演算を行う場合は第一ステージを実施しながら、また４倍のオーバーサンプリングのＩＤＦＴ演算を行う場合は第一ステージと第二ステージを実施しながら伝送情報を出力するステージ演算回路をハードウェア回路で構成できる。
【００１８】
また、本発明は、ステージ演算回路を、送信すべきディジタルデータが入力され、これを所定数のビット毎に分割し、分割したデータを順次４個ずつまとめて得た第１乃至第４の分割データを並列に出力する入力データ分割回路と、第３の分割データの全ビットの論理値を反転する第１の反転回路と、第４の分割データの全ビットの論理値を反転する第２の反転回路と、それぞれ第１及び第２の入力端子に入力されたデータを加算してステージ演算結果を出力する全部で８個の第１乃至第８の加算回路とより構成し、第１の分割データを第１、第３、第５及び第７の加算回路の第１の入力端子に入力し、第２の分割データを第２、第４、第６及び第８の加算回路の第１の入力端子に入力し、第３の分割データを第１及び第８の加算回路の第２の入力端子に入力し、第４の分割データを前記第２及び第３の加算回路の第２の入力端子に入力し、第１の反転回路の出力反転データを第４及び第５の加算回路の第２の入力端子に入力し、第２の反転回路の出力反転データを第６及び第７の加算回路の第２の入力端子に入力する構成としたものである。
【００１９】
これにより、２倍のオーバーサンプリングを使用し、基数２でＩＤＦＴ演算を行うに当たり、第一ステージと第２ステージを実施しながら伝送情報を出力するステージ演算回路をハードウェア回路で構成できる。あるいは、２倍オーバーサンプリングでＩＤＦＴ演算をする場合に、基数４のＩＤＦＴ演算の第一ステージを実行するステージ演算回路をハードウェア回路で構成できる。
【００２０】
また、本発明は、ステージ演算回路を、送信すべきディジタルデータが入力され、これを所定数のビット毎に分割し、分割したデータを順次４個ずつまとめて得た第１乃至第４の分割データを並列に出力する入力データ分割回路と、第３、第４の分割データの全ビットの論理値を反転する第１、第２の反転回路と、第３、第４の分割データをそれぞれ加算する第１の加算回路と、第４の分割データと第１の反転回路の出力データとをそれぞれ加算する第２の加算回路と、第１、第２、第３及び第４の分割データがそれぞれ入力されて少なくとも１ビット以上符号拡張する第１、第２、第３及び第４の拡張回路と、第１及び第２の反転回路の出力データが入力されて少なくとも１ビット以上符号拡張する第５及び第６の拡張回路と、を有する構成としたものである。
【００２１】
本発明によれば、第１乃至第６の拡張回路の出力データと第１及び第２の加算回路の出力データをそれぞれ４倍又は８倍のオーバーサンプリング時のＩＤＦＴ演算の第一及び第二のステージ演算と第三のステージ演算の一部の演算結果として出力するできる。
【００２３】
更に、本発明は、演算部を、入力バッファ回路を介して入力された第１乃至第６の拡張回路の出力データをＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ及び−Ｄｍとし、第１及び第２の加算回路の出力データをＥｍ及びＦｍとしたとき、内部のメモリの所望の０番地から１Ｆ（１６進数）番地までの計３２個の番地に対し、０、２、４、６、８、Ａ、Ｃ及びＥの各番地がＡｍ、１、３、５、７、９、Ｂ、Ｄ及びＦの各番地がＢｍ、１０番地が＋Ｃｍ、１１番地が＋Ｄｍ、１２番地が＋ＳＥｍ、１３番地が＋ＳＦｍ、１４番地が＋Ｄｍ、１５番地が−Ｃｍ、１６番地が＋ＳＦｍ、１７番地が−ＳＥｍ、１８番地が−Ｃｍ、１９番地が−Ｄｍ、１Ａ番地が−ＳＥｍ、１Ｂ番地が−ＳＦｍ、１Ｃ番地が−Ｄｍ、１Ｄ番地が＋Ｃｍ、１Ｅ番地が−ＳＦｍ、１Ｆ番地が＋ＳＥｍ（ただし、Ｓ＝√２）となるように構成することにより、８倍のオーバーサンプリングの第三ステージのＩＤＦＴ演算を実行することができ、簡単なハードウェア構成により、演算部に対し、伝送情報の入力時間、及び、演算結果の出力時間を極力少なくすることができる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。図１は本発明の周波数分割多重信号送信装置の第１の実施の形態の要部のブロック図を示す。同図において、外部システム１は送信すべきディジタルデータを生成するシステムで、ディジタルデータとしては、例えばカラー動画像符号化表示方式であるＭＰＥＧ方式などの符号化方式で圧縮されたディジタル映像信号や音声信号などがある。
【００２５】
本実施の形態は、この外部システム１からのディジタルデータを送信する装置で、伝送情報入力制御回路２、ステージ演算回路３、伝送情報入力バッファ回路４、ＩＤＦＴ演算部５、演算結果出力バッファ回路６及び演算結果出力制御回路７を有し、更に図示は省略したが、演算結果出力バッファ回路６の出力側には、直交変調器、送信周波数帯への周波数変換を行い更に所定の送信処理を行う送信回路部が設けられている。
【００２６】
ＩＤＦＴ演算部５はＤＳＰにより構成されて逆離散的フーリエ変換（ＩＤＦＴ）をソフトウェア動作により行う演算回路で、ステージ演算回路３によるステージの残りの全ステージの演算を行う。本実施の形態では、データ系列Ｎが２５６本の搬送波で送信されるとき、２倍オーバーサンプリングでは、Ｍ＝２Ｎ＝５１２のＩＤＦＴ演算をして信号を発生させる。このときのＩＤＦＴ演算部５への入力割り当ては、入力周波数整列型で順番に番号をふると、次のようになる。
【００２７】
ｎ＝０〜１２８ 搬送波を変調する情報信号が与えられる。
【００２８】
ｎ＝１２９〜３８３ 搬送波レベルを０とし、信号を発生させない。
【００２９】
ｎ＝３８４〜５１１ 搬送波を変調する情報信号が与えられる。
【００３０】
すなわち、ＩＤＦＴ演算部５の入力端子数は実数部（Ｒ）信号用と虚数部（Ｉ）信号用とにそれぞれ５１２ずつあり、そのうち１番目（ｎ＝１）から１２７番目（ｎ＝１２７）までの計１２７個ずつと、３８５番目（ｎ＝３８５）から５１１番目（ｎ＝５１１）の計１２７個ずつの入力端子に情報信号が入力され、また、０番目（ｎ＝０）の入力端子には直流電圧（一定）が入力されて伝送する搬送波の中心周波数で伝送され、１２８番目（ｎ＝Ｍ／４）と３８４番目（ｎ＝３Ｍ／４）の入力端子には例えば、パイロット信号のための固定電圧が入力され、ナイキスト周波数の１／２倍の周波数である両端の周波数の搬送波で伝送される。
【００３１】
ここで、１番目から１２８番目までの計１２８個の入力端子の入力情報は中心搬送波周波数Ｆ０の上側（高域側）の情報伝送用搬送波で伝送され、３８４番目から５１１番目までの計１２８個の入力端子の入力情報は中心搬送波周波数の下側（低域側）の情報伝送用搬送波で伝送される。また、残りの１２９番目から３８３番目の入力端子には０が入力され（グランド電位とされ）、その部分の搬送波が発生しないようにされるものとする（データ伝送には用いない）。
【００３２】
次に、この図１の実施の形態の動作の概要について、図２のフローチャートを併せ参照して説明する。まず、電源投入後、ＩＤＦＴ演算部５より入力要求信号ａが発生されると（ステップ１１）、伝送情報入力制御回路２はこの入力要求信号ａを受けて外部システム１に対し約１．６μｓ間隔（６１２．５ｋＨｚ）で２４８個のパルス（後述のＲＣＬＫ２４８）を出力し、これに同期して外部システム１から２４８バイトのディジタルデータを１バイト毎に並列にステージ演算回路３に入力させる。上記の入力要求信号ａの発生には、ＩＤＦＴ演算部５がＤＳＰで具現化されるので、Ｉ／Ｏポートの１ビットが割り当てられている。
【００３３】
このディジタルデータには誤り訂正符号が付加されており、ステージ演算回路３は入力ディジタルデータに対してＩＤＦＴ演算の第一ステージの演算を行う。ここで、本実施の形態の出力時間軸データ整列型のＩＤＦＴ演算の第一ステージについて説明する。
【００３４】
一般には、Ｒ１＋ｊＩ１で表される実数部データＲ１と虚数部データＩ１、Ｒ２＋ｊＩ２で表される次の実数部データＲ２と虚数部データＩ２に対し｛（Ｒ１＋Ｒ２）／２｝＋ｊ（Ｉ１＋Ｉ２）／２と、｛（Ｒ１−Ｒ２）／２｝＋ｊ（Ｉ１−Ｉ２）／２の演算が実施される。
【００３５】
データＡＢ、ＣＤ、ＥＦ、・・・（それぞれ１文字は４ビットごとのかたまりを示す）を演算する場合、入力の周波数割当と、第一ステージ演算結果は、２倍オーバーサンプリングの考慮のもとに、複素数扱いで、かつ、ビットリバースの順で示すと、
周波数 入力時割当 第一ステージ演算結果
第 ０キャリア Ａ＋Ｂｊ Ａ／２＋ｊＢ／２
第２５６キャリア ０＋０ｊ Ａ／２＋ｊＢ／２
第１２８キャリア ０＋０ｊ Ｃ／２＋ｊＤ／２
第３８４キャリア Ｃ＋Ｄｊ −Ｃ／２−ｊＤ／２
第 ６４キャリア Ｅ＋Ｆｊ Ｅ／２＋ｊＦ／２
第３２０キャリア ０＋０ｊ Ｅ／２＋ｊＦ／２
第１９２キャリア ０＋０ｊ Ｇ／２＋ｊＨ／２
第４４８キャリア Ｇ＋Ｈｊ −Ｇ／２−ｊＨ／２
第 ３２キャリア Ｉ＋Ｊｊ Ｉ／２＋ｊＪ／２
第２８８キャリア ０＋０ｊ Ｉ／２＋ｊＪ／２
第１６０キャリア ０＋０ｊ Ｋ／２＋ｊＬ／２
第４１６キャリア Ｋ＋Ｌｊ −Ｋ／２−ｊＬ／２
第 ９６キャリア Ｍ＋Ｎｊ Ｍ／２＋ｊＮ／２
第３５２キャリア ０＋０ｊ Ｍ／２＋ｊＮ／２
第２２４キャリア ０＋０ｊ Ｏ／２＋ｊＰ／２
第４８０キャリア Ｏ＋Ｐｊ −Ｏ／２−ｊＰ／２
第 １６キャリア Ｑ＋Ｒｊ Ｑ／２＋ｊＲ／２
．．．．．．．．．．．．．．．．．．．．．．．．
となる。上記の演算結果の「１／２」はビットシフトで簡単に操作できるので、入力バッファには、Ａ，Ｂ，Ａ，Ｂ，Ｃ，Ｄ，−Ｃ，−Ｄ，Ｅ，Ｆ，Ｅ，Ｆ，Ｇ，Ｈ，−Ｇ，・・・の順に格納されると第一ステージが実施された事になる。
【００３６】
本明細書では説明しないが、第０キャリア、第１２８キャリア、第３８４キャリア等は、基準データ、同期用データのキャリアとして使用するので、これらに該当する番地のデータは、第二ステージの前に他の番地に転送される。なお、データの発生速度は、送信するＯＦＤＭ波の伝送能力よりやや少なめに設定してある。その違いを吸収するために、外部システム１では、適宜ヌルデータを発生させる構成となっている。
【００３７】
このようにして、第一ステージの演算がステージ演算回路３により実行されながら演算結果が取り出されて伝送情報入力バッファ回路４へ供給されて格納される。伝送情報入力制御回路２は２４８バイトの伝送情報の入力が完了した時点で入力完了信号ｂをＩＤＦＴ演算部５へ出力する。これにより、図２のフローチャートに示すように、ＩＤＦＴ演算部５が入力完了信号ｂが入力されたかどうかをチェックし（ステップ１２）、入力されたときには、伝送情報入力制御回路２に格納されている２４８バイトの伝送情報（ディジタルデータ）を読み込む（ステップ１３）。
【００３８】
続いて、ＩＤＦＴ演算部５は、入力要求信号ａを伝送情報入力制御回路２へ出力する（ステップ１４）。伝送情報入力制御回路２はこの入力要求信号ａを受けて、再び外部システム１に対し２４８バイトの次のシンボルのディジタルデータをステージ演算回路３に入力させ、ここで第一ステージの演算を実行させた後伝送情報入力バッファ回路４に格納させる。また、このときＩＤＦＴ演算部５はステップ１３で入力されたディジタルデータに対し、第二ステージ以降のＩＤＦＴ演算を２倍のオーバーサンプリングで実行して同相信号（Ｉ信号）及び直交信号（Ｑ信号）からなる演算結果を得る（ステップ１５）。
【００３９】
続いて、ＩＤＦＴ演算部５は演算結果出力制御回路７より出力要求信号ｃが入力されたかどうかをチェックし（ステップ１６）、入力されたときには、ＩＤＦＴ演算して得られた演算結果を演算結果出力バッファ回路６に供給して格納させる（ステップ１７）。データ出力後ＩＤＦＴ演算部５は、再び入力完了信号ａが入力されたかどうかを監視し、入力完了信号ａが入力された場合にはステップ１３〜１７の処理を実行する。
【００４０】
このようにして、ＩＤＦＴ演算部５の出力演算結果は、１回のＩＤＦＴ演算において２４８個（２４８個のデータ＋基準データ等９個）の入力情報が５１２点の時間軸信号（Ｉ信号及びＱ信号）として、バースト的に発生される。演算結果出力バッファ回路６はその記憶内容を読み取り速度一定で連続的に読み出す。すなわち、ＩＤＦＴ演算結果は、時間的に一定間隔で所定量生成される。一方、それらは、所定の連続クロックで次段の直交変調器に転送される。このため、演算結果出力バッファ回路６は、ＩＤＦＴ演算部５の出力演算結果と、演算結果出力バッファ回路６以降の回路の時間的違いを調整するために設けられている。
【００４１】
演算結果出力バッファ回路６より連続的に読み出されたＩＤＦＴ演算結果（Ｉ信号とＱ信号）は、Ｄ／Ａ変換器によりアナログ信号に変換された後、アナログ直交変調器へ供給されるか、そのままディジタル直交変調器へ供給される。入力されたディジタルデータのＩ信号とＱ信号で直交振幅変調（ＱＡＭ）して２５７波の情報搬送波からなるＯＦＤＭ信号を生成する。すなわち、本実施の形態では実数部、虚数部それぞれ１６レベル（４ビット）の値が振幅成分と位相成分に変換され、Ｉ信号とＱ信号が生成され、そのＩ信号とＱ信号を計２５７組直交変調器に供給することにより、直交変調器からは中心周波数Ｆ０の図３に示す如き周波数スペクトラムのＯＦＤＭ信号が取り出される。
【００４２】
ＩＤＦＴ演算部５のデータ系列が５１２である場合のＯＦＤＭ信号は、周波数帯域９９ｋＨｚ内に全部で２５７波の搬送波が存在し、そのうち２４８波の搬送波がそれぞれ１バイトの情報データを有する２５６ＱＡＭ変調されており、中心周波数Ｆ０を含む残りの９波の搬送波が補助信号の伝送のために使用される。
【００４３】
ただし、この場合のＯＦＤＭ信号の周波数スペクトラムは、図３に示すように、中心周波数Ｆ０より高域側の搬送波は、ＩＤＦＴ演算部５の１番目から１２８番目の実数部入力端子及び虚数部入力端子に入力されたデータ等で変調されており、また中心周波数Ｆ０より低域側の搬送波は、ＩＤＦＴ演算部５の３８４番目から５１１番目の実数部入力端子及び虚数部入力端子に入力されたデータ等で変調されている。
【００４４】
前記したように、図３に示す”１２８”はＩＤＦＴ演算部５の１２８番目の実数部入力端子及び虚数部入力端子に入力された固定電圧により生成されたパイロット信号伝送用搬送波であり、”−１２８”はＩＤＦＴ演算部５の３８４番目の実数部入力端子及び虚数部入力端子に入力された固定電圧により生成されたパイロット信号伝送用搬送波で、これらはナイキスト周波数の１／２倍の周波数に等価である周波数の搬送波である。
【００４５】
また、ＩＤＦＴ演算部５の１２９番目から３８３番目の入力端子には０が入力されるものとして第一ステージをステージ演算回路３で実施しているから、図３に示すようにＯＦＤＭ信号中のそれらの入力端子のデータを伝送する、”１２９”〜”２５６”及び”−２５６”〜”−１２９”の搬送波は０である。
【００４６】
直交変調器より取り出された、シンボル周波数毎に隣接配置された複数の搬送波からなる上記のＯＦＤＭ信号は、図示しない送信回路部により例えば中心搬送波周波数Ｆ０が１００ＭＨｚとされて送信される。なお、ガードインターバルの設定については言及しない。
【００４７】
次に、図１に示した実施の形態の各構成部について更に詳細に説明する。図４は図１の伝送情報入力制御回路２、ステージ演算回路３、伝送情報入力バッファ回路４及びＩＤＦＴ演算部５からなる部分の詳細ブロック図、図５は図１及び図４の伝送情報入力制御回路２の一実施の形態の回路図、図６は図４及び図５の動作説明用タイミングチャートを示す。（なお、後述する信号１などは、Ｓ１などと記している。）
図５において、図示しない４０ＭＨｚを分周した２．５ＭＨｚの信号（以下、ＣＬＫＡ）が伝送情報入力制御回路２に入力され、内部の第１のカウンタ２１により１／２分周して得られた第１の分周クロックＣＬＫＢと、１／４分周して得られた第２の分周クロックＣＬＫＣが作成される。これらのクロックは図６に示される。ここで、伝送情報入力制御回路２は、図５に示すように、４段縦続接続されたＤ型フリップフロップ２２、２３、２４及び２５のうち初段のＤ型フリップフロップ２２のデータ入力端子に図６の上から４番目に示す波形の入力要求信号ａが到来すると、Ｄ型フリップフロップ２２のクロック端子に入力されるＣＬＫＡの立上りにより図６に示すようにラッチされて信号Ｓ１がＱ出力端子より出力される。
【００４８】
この信号Ｓ１はＤ型フリップフロップ２３のクロック端子に印加され、その立上りでデータ入力端子に固定的に印加されているハイレベルをラッチして図６に示す如き信号Ｓ２を出力させる。更に、信号Ｓ２とＣＬＫＣが印加されるＤ型フリップフロップ２４により信号Ｓ３が生成され、信号Ｓ３とＣＬＫＢが印加されるＤ型フリップフロップ２５により生成された信号をインバータ２６で位相反転することにより図６に示す如き信号Ｓ４が生成される。この信号Ｓ４とカウンタ２１の出力クロックＣＬＫＣはそれぞれ図５に示すＯＲゲート２７に供給されて論理和演算されることにより、図６に示す如きパルスＲＣＬＫ２４８が生成される。
【００４９】
このパルスＲＣＬＫ２４８は、図１に示した外部システム１に転送され、外部システム１において伝送情報の読み出しクロックとして使用される。また、信号Ｓ４の反転信号（Ｄ型フリップフロップ２５のＱ出力信号）は図５に示すＤ型フリップフロップ２８のデータ入力端子に印加され、そのクロック端子に入力される第３のクロックＣＬＫＣの立上りによりラッチされることにより、図６に示す如きＷＥＮＡ１信号（ライトイネーブル１）がＱ出力端子より出力される。ＷＥＮＡ１信号は、伝送情報入力バッファ回路４への書き込み許可信号として使用されると共に、ＡＮＤゲート２９に供給されて第１のクロックＣＬＫＡをゲートして、図６に示す如きＷＣＬＫ１（書き込みクロック）信号を生成するためにも用いられる。
【００５０】
ここで、図６のタイミングチャートから分かるように、１つのリードパルスに対応して４つの書き込みクロックが生成されている。これは、後述するように１バイトの入力に対して４アドレスにデータを格納する事を示している。
【００５１】
書き込みクロックＷＣＬＫ１は、その立ち上がりエッジで図１及び図４に示す伝送情報入力バッファ回路４へ入力されて、その書き込みを繰り返させると共に、図５の第２のカウンタ３１に入力され、立ち下がりエッジを利用して図６に示す如きアドレス信号０〜９の生成に使用される。なお、第２のカウンタ３１はライトイネーブル信号ＷＥＮＡ１をインバータ３０で位相反転された信号でクリアされる。
【００５２】
アドレス信号０〜９は、９８８番地（３ＤＣｈ）が検出回路３２でデコードされた後、Ｄ型フリップフロップ３３のデータ入力端子に入力され、またＤ型フリップフロップ３３のクロック端子に第１のクロックＣＬＫＡが入力されることにより、そのＱ出力端子より図６に示す如きＲＳＴ２信号（リセット）が生成される。このＲＳＴ２信号はインバータ３５を介してＤ型フリップフロップ２３及び２４のリセット端子に印加され、その立上りで信号Ｓ２、信号Ｓ３をノンアクティブとする。その後、信号Ｓ４がハイレベルに変化し、パルスＲＣＬＫ２４８はパルスの生成が禁止される（すなわち、図６に示すように、ハイレベルに固定される）。以上の時点でパルスＲＣＬＫ２４８は、２４８個生成されることとなる。
【００５３】
ライトイネーブル信号ＷＥＮＡ１は、その後第３のクロックＣＬＫＣの立上りでローレベルに変化するため、さらに書き込みは継続し、最終的に０番地から９９１番地まで行われる。ライトイネーブル信号ＷＥＮＡ１は、ＤＳＰで構成されているＩＤＦＴ演算部５のＩ／Ｏポートの所定の１ビットに接続することにより、入力完了信号ｂとしての機能も果たす。
【００５４】
外部システム１はパルスＲＣＬＫ２４８の立下がりエッジに同期して、８ビットデータを図６に示すように出力する。図４のステージ演算回路３は、このパルスＲＣＬＫ２４８の立上がりエッジを使用して外部システム１からの８ビットデータを図６に示すように保持する。
【００５５】
次に、２倍オーバーサンプリング時に、第一ステージの演算をハードウェア回路で行うステージ演算回路３の構成及び動作を図７と共に説明する。図７に示すように、ステージ演算回路３は、入力８ビットデータをラッチするラッチ回路４１、ラッチ回路４１の出力データを選択する選択回路４２、選択回路４２の出力データを反転する反転回路４３、ＡＮＤゲート４４、及び選択回路４２と反転回路４３の両出力データの一方を選択する選択回路４５より構成されている。
【００５６】
このステージ演算回路３の動作について説明するに、外部システム１より到来した８ビットのデータＡＢ、ＣＤ、ＥＦ、・・・（それぞれ１文字は４ビットごとのかたまりを示す）は、パルスＲＣＬＫ２４８の立上がりエッジを使用して図７のラッチ回路４１により保持される。保持された８ビットデータは前述のアドレス信号０〜９のうち、アドレス信号０によって上位４ビットか下位４ビットかの選択が選択回路４２によって行われる。アドレス信号０＝”Ｌ”の時、つまり偶数番地には上位４ビットが選択され、アドレス信号０＝”Ｈ”の時、つまり奇数番地には下位４ビットが選択される。
【００５７】
その後、選択回路４２で選択された４ビットは、そのまま選択回路４５に供給される一方、反転回路４３に供給されてすべて信号反転されてから選択回路４５に供給される。選択回路４５は、アドレス信号１とアドレス信号２をＡＮＤゲート４４により論理積演算された信号がセレクト信号として入力され、このセレクト信号が”Ｈ”のとき、すなわちアドレス信号１とアドレス信号２が共に”Ｈ”のときにのみ信号反転された方の４ビットを選択し、セレクト信号が”Ｌ”のときは選択回路４２の出力４ビットを選択する。
【００５８】
従って、選択回路４５はアドレス信号が０ｈ〜５ｈ、８ｈ〜Ｄｈ、１０ｈ〜１５ｈ、１８ｈ〜１Ｄｈ、・・・の時にそのままの状態を選択し、６ｈ〜７ｈ、Ｅｈ〜Ｆｈ、１６ｈ〜１７ｈ、１Ｅｈ〜１Ｆｈ、・・・の時に信号反転された状態を選択する。
【００５９】
これらの動作と最終４ビットの関係をまとめると、次表の様になる。
【００６０】
【表１】
選択回路４５より取り出されたこれらの出力４ビットが順番に図１及び図４に示した伝送情報入力バッファ回路４に格納されるが、これらの値の並びは、出力時間軸データ整列型（入力周波数軸データビットリバース型）で、２倍オーバーサンプリングのＩＤＦＴ演算において、第一ステージの結果と一致する。
【００６１】
選択回路４５の出力は１６ビットデータバスとして、また、２の補数表記で演算されることを前提にして、伝送情報入力バッファ回路４に格納される。すなわち、選択回路４５の出力４ビットデータは図７に示すように、１６ビットデータバスＤＡＴＡ０〜１５のうちのＤＡＴＡ１４〜１１に割り当てられ、ＤＡＴＡ１４がＤＡＴＡ１５に拡張され、さらに、ＤＡＴＡ１０は”Ｈ”に固定され、ＤＡＴＡ９〜０は”Ｌ”に固定される。
【００６２】
次に、これらの操作について説明する。ＩＤＦＴの演算をする際に、ステージごとにその結果を１／２にする操作は、時間はかからず簡単である。また、そのようにする方がソフト上利便である。そのため、４ビットデータは上位に配置すべきである。第一ステージでの１／２と、オーバーフロー、アンダーフローを避けることも考慮し、ＤＡＴＡ１４〜１１に配置する。ＤＡＴＡ１５の処理は、符号拡張のためである。
【００６３】
ＤＡＴＡ１０に”Ｈ”を指定することは、一般的にＱＡＭ変調等で行われる様に、信号点配置を”０．５”ずらし、受信機での復調を簡単にするためである。ここで、符号反転するために、すべて信号反転する回路を用いたが、前記”０．５”を加算する処理がなされるため、結果は、符号反転されていることになる。４ビットＤＡＴＡに”０．５”を加算して符号反転した結果と、４ビットデータを反転して”０．５”を加算した結果とが一致することを次表に示す。
【００６４】
【表２】
すなわち、Ｗ、Ｘ、Ｙ及びＺをそれぞれ”０”又は”１”の値のビットとし、Ａ、Ｂ、Ｃ及びＤをそれぞれＷ、Ｘ、Ｙ及びＺの反転した値とすると、Ｗ、Ｘ、Ｙ及びＺの４ビットに対し”０．５”を加算すると、”ＷＸＹＺ１”の５ビットとなるから、この値を符号反転して最下位に１ビットを加えると”ＡＢＣＤ１”となる。一方、上記のＷ、Ｘ、Ｙ及びＺの４ビットを反転すると、”ＡＢＣＤ”となるから、この値の最下位に１ビットの値”１”を加算すると、”ＡＢＣＤ１”となる。そこで、本実施の形態では後者の方法で４ビットデータに”０．５”を加算して符号反転した、第一ステージの演算結果を得ている。
【００６５】
上記のようにしてステージ演算回路３により第一ステージの演算が実行されて得られた１６ビットデータは、図４に示した伝送情報入力バッファ回路４に格納される。ＩＤＦＴ演算部５は、入力完了信号（ＷＥＮＡ１）ｂが伝送情報入力制御回路２から入力された時点で、高速に伝送情報入力バッファ回路４から上記の１６ビットデータを読み取り、第二ステージ以降のＩＤＦＴ演算を実施する。
【００６６】
図８はＩＤＦＴ演算部５と、演算結果出力バッファ回路６と、演算結果出力制御回路７の詳細ブロック図を示す。初期状態において、演算結果出力バッファ回路６内のデータ量はゼロである。
【００６７】
ＩＤＦＴ演算部５は一回のＩＤＦＴ演算では、Ｉ信号、Ｑ信号それぞれに約５１２個のデータを生成する（１シンボル分）。実際には、５１２個のデータに、１２個のガードインターバル用のデータを加え、５２４個のデータをそれぞれ生成する。演算結果出力バッファ回路６は８ｋ×１６ビットのＦＩＦＯ−ＲＡＭ６ａ及び６ｂからそれぞれ構成されている。従って、約１６個弱のシンボルが蓄えられる。
【００６８】
演算結果出力制御回路７は、演算結果出力バッファ回路６内のデータ量が半分に達するまで、出力要求信号ｃを発し続ける。従って、前記伝送情報の入力とＩＤＦＴ演算と演算結果書き込みが、出力要求信号ｃがノンアクティブになるまで約８回以上繰り返される。
【００６９】
演算結果出力バッファ回路６の記憶データは所定の連続クロックで読み出され、図示しない次段の直交変調器に転送されるが、ＩＤＦＴ演算結果の書き込みの方が多少速く動作する（データ生成スピードが速い）ため、演算結果出力バッファ回路６内のデータは漸次増加してゆく。データ量が増加し、演算結果出力バッファ回路６の記憶容量の半分に達すると、演算結果出力制御回路７がこれを検出してその出力要求信号ｃをノンアクティブとする。
【００７０】
ＩＤＦＴ演算部５は、この出力要求信号ｃがノンアクティブとなるとＩＤＦＴ演算結果の演算結果出力バッファ回路６への書き込みをせず、出力要求信号ｃがアクティブ状態になるまで待つ。 しかし、その間にも、演算結果出力バッファ回路６内のデータは連続的に読み出されるため、データ量は漸次減少してゆく。更にデータ量が減少して、演算結果出力バッファ回路６の記憶容量の半分以下になったときに、演算結果出力制御回路７がこれを検出してその出力要求信号ｃをアクティブ状態とし、ＩＤＦＴ演算部５の出力演算結果の演算結果出力バッファ回路６への書き込みを許可する。
【００７１】
このようにして、ＩＤＦＴ演算部５は、出力要求信号ｃの制御下で、ＤＳＰの速度限界で高速にＩＤＦＴ演算結果を演算結果出力バッファ回路６に出力して書き込むことができる。よって、データ出力に関しては、ＤＳＰからなるＩＤＦＴ演算部５にとって極力無駄な時間を省くことが可能となる。
【００７２】
なお、上記の出力要求信号ｃは、ハーフ（ＨＡＬＦ）フラグ（データ量が半分以上か、以下かを示す信号ピン）付きのＦＩＦＯ−ＲＡＭの機能で代用してもよく、また、カウンタを用意し、バッファ書き込みクロックでカウントアップ、バッフア読み出しクロックでカウントダウンして実現してもよい。
【００７３】
上記のＩＤＦＴ演算部５、すなわちＤＳＰの動作は図２のフローチャートと共に説明したように、電源投入初期の段階で一回、入力完了信号待ちの状態が発生するが、その後、装置の安定状態では、毎回、ほぼ一定時間、出力要求信号待ちの状態が繰り返されることになる。
【００７４】
このように、本実施の形態では２倍オーバーサンプリング時のＩＤＦＴ演算の第一ステージの演算を図７に示したハードウェア回路構成のステージ演算回路３により実現しているため、ＩＤＦＴ演算部５に対して伝送情報の入力時間及び演算結果の出力時間を極力少なくすることができる。また、ＩＤＦＴ演算部５が入力要求信号ａを発するのみで、伝送情報は入力され、必要な時に入力完了信号ｂを検査し、ＩＤＦＴ演算部５の速度限界で入力バッファ回路４からデータを読み取ることができる。
【００７５】
以上より、この実施の形態のデータ入力に関しては、ＩＤＦＴ演算部５にとって極力無駄な時間を省くことができ、結果として演算時間の短縮が図れる。従って、安価なＤＳＰをＩＤＦＴ演算部５に用いてＩＤＦＴ演算を実行でき、装置全体での低コスト化を実現することができる。また、演算時間の短縮化により、余った時間を他の機能を実現するために使用することもできる。
【００７６】
次に、本発明の要部のステージ演算回路３の他の実施の形態について説明する。上記の説明ではステージ演算回路３は２倍オーバーサンプリングの第一ステージの演算をするように説明したが、４倍オーバーサンプリングの一部のＩＤＦＴ演算をすることもできる。この場合、ステージ演算回路３はＩＤＦＴ演算の第一及び第二ステージの演算を実行する。
【００７７】
この４倍オーバーサンプリング時のＩＤＦＴ演算の第一及び第二ステージの演算について説明するに、入力の実数部データと虚数部データ（入力）と、第一ステージ結果と第二ステージ結果とは以下に示すようになる。
【００７８】
の繰り返しにおいて（数字は１６進）、
にデータが割り当てられ、
にはゼロが設定される。
【００７９】
従って、４倍オーバーサンプリングでは、以下のようになる。
【００８０】
これを、前記したパルスＣＬＫ２４８と入力８ビットとアドレス信号と最終４ビットとの関係で表すと、表３のようになる。
【００８１】
【表３】
このようにして、ステージ演算結果が前記伝送情報入力バッファ回路４に格納される。このステージ演算回路は既述の応用で簡単に実現できる。この４倍オーバーサンプリング時にも２倍オーバーサンプリング時と同様の効果を奏する。
【００８２】
次に、本発明の要部のステージ演算回路３の第２の実施の形態について説明する。図９は本発明の要部のステージ演算回路３の第２の実施の形態のブロック図を示す。この実施の形態では、後段のアナログ系の設計を容易にするため、２倍のオーバーサンプリングを使用し、基数２で２５６ポイントのＩＤＦＴ演算を行い、ＯＦＤＭ信号を発生させるものとする。また、２５６ＱＡＭにより１本の搬送波に８ビットの情報を印加し、ＩＤＦＴ演算部への入力割り当ては、入力周波数整列型で順番に番号をふると次のようになる。
【００８３】
番号 ０〜 ６４ 搬送波を変調する情報信号が与えられる。
【００８４】
番号６７〜１９１ 搬送波レベルを０とし、信号を発生させない。
【００８５】
番号１９２〜２５５ 搬送波を変調する情報信号が与えられる。
【００８６】
出力時間軸データ整列型のＩＤＦＴ演算の第一ステージ、第二ステージについて説明する。 ビットリバース型周波数入力に対して、それぞれの演算は以下の通りとなる。
【００８７】
この繰り返しにおいて、２倍オーバーサンプリングのため（数字は１６進）、
にデータが割り当てられ、
にはゼロが設定される。
従って、入力割り当てと上記の第一、第二ステージの結果は、
の繰り返しとなる。
【００８８】
図９は前述したように、２倍のオーバーサンプリングを使用し、基数２で２５６ポイントのＩＤＦＴ演算を行うに当たり、ＩＤＦＴ演算部の入力側に設けられた第一ステージと第二ステージを実施しながら伝送情報を出力するステージ演算回路のブロック図で、この実施の形態のステージ演算回路は、入力データ分割回路５１、反転回路５２及び５３、加算回路５４〜６１からなるハードウェア回路である。
【００８９】
同図において、入力データ分割回路５１は図示しない外部システムからの８ビットデータを入力として受け、入力データをを４ビット毎に分割し、分割された４ビットデータを順次４個ずつまとめ、それらを出力端子Ａ、Ｂ、Ｃ、Ｄより出力する。出力端子Ａからの４ビットデータＡｎ等は１番目、３番目、５番目及び７番目の２入力加算回路５４、５６、５８及び６０の各一方の入力端子に入力され、出力端子Ｂからの４ビットデータＢｎ等は２番目、４番目、６番目及び８番目の２入力加算回路５５、５７、５９及び６１の各一方の入力端子に入力される。
【００９０】
また、入力データ分割回路５１の出力端子Ｃからの４ビットデータＣｎ等は１番目と８番目の２入力加算回路５４、６１の各他方の入力端子に入力され、出力端子Ｄからの４ビットデータＤｎ等は２番目と３番目の２入力加算回路５５、５６の各他方の入力端子に入力される。更に、入力データ分割回路５１の出力端子Ｃ、Ｄからの各４ビットデータは、それぞれ反転回路５２、５３に入力されてすべてのビットが論理反転された後、反転回路５２の出力データ（−Ｃｎ等）は４番目と５番目の２入力加算回路５７、５８の各他方の入力端子に入力され、反転回路５３の出力データ（−Ｄｎ等）は６番目と７番目の２入力加算回路５９、６０の各他方の入力端子に入力される。
【００９１】
上記の８個の加算回路５４〜６１は、いわゆる全加算器で、一方の入力端子（第１入力）と、他方の入力端子（第２入力）に入力された４ビットデータに対し加算演算すると共に符号拡張する。その際に、更に＋１の加算も行われる。実際には、上記の符号拡張は最上位ビットのデータがさらにその上位２ビットとしてコピーされ、全体として６ビットとするものである。符号拡張された後のデータをＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ、−Ｄｍとする。以後これらのデータは２の補数表現で演算される。これにより、加算回路５４〜６１の入力と出力の関係はまとめると、表４に示すようになる。
【００９２】
【表４】
上記の表４の加算結果は、前記した第二ステージ演算結果と同等の結果である。例えば、Ｒ０、Ｉ０、Ｒ３、Ｉ３に入力に対して、前記したように第二ステージ演算結果は、Ｒ０＋ｊＩ０と更に続くＲ３＋ｊＩ３の入力に対しては、（Ｒ０＋Ｒ３）／４と（Ｉ０＋Ｉ３）／４、（Ｒ０＋Ｉ３）／４と（Ｉ０−Ｒ３）／４、（Ｒ０−Ｒ３）／４と（Ｉ０−Ｉ３）／４及び（Ｒ０−Ｉ３）／４と（Ｉ０＋Ｒ３）／４である。
【００９３】
ここで、上記のＲ０、Ｉ０、Ｒ３及びＩ３をそれぞれＡ、Ｂ、Ｃ及びＤで表すものとし、また１／４はビットシフトにより得られるので無視すると、第二ステージ演算結果は上記の入力の場合には、｛（Ａ＋Ｃ）、（Ｂ＋Ｄ）｝、｛（Ａ＋Ｄ）、（Ｂ−Ｃ）｝、｛（Ａ−Ｃ）、（Ｂ−Ｄ）｝及び｛（Ａ−Ｄ）、（Ｂ＋Ｃ）｝と書き改めることができる。これは表４から分かるように、加算回路５４〜６１の出力加算結果Ｈｍ０〜Ｈｍ７にほかならない。ただし、表４の加算結果Ｈｍ０〜Ｈｍ７では符号拡張と＋１の加算結果が得られているが、この意味は第二ステージ演算結果に関係ないので、加算結果Ｈｍ０〜Ｈｍ７が実質上、第二ステージ演算結果であることが分かる。他の入力の場合も上記と同様である。
【００９４】
なお、図９において、説明を簡略化するため、Ｈｍ０〜Ｈｍ７が伝送情報バッファ回路に伝達される部分は記述してないが、実際には図７の選択回路４５と同等な機能を有する８入力１出力型の選択回路で実現できる。選択信号も容易に作成できる。
【００９５】
ここで、２ビット符号拡張する意味は、加算時のオーバーフロー、アンダーフローを避けるためであり、記述の第二ステージ演算結果の１／４スケーリングに対応している。また、＋１を加算するのは第１の実施の形態で図７のＤＡＴＡ１０に”Ｈ”を与えた理由と同じである。
【００９６】
すなわち、一般的にＱＡＭ変調等では、信号点配置を＋０．５ずらし、受信機での復調を簡単にする。そこで、通常の方法としては、既述の入力ｎビットに対し、最下位ビットのさらに下位に１ビットを論理”１”で加える。補数を求めるには、すべてのビットを反転しＬＳＢに”１”を加えてつくる。そして加算する。この動作の簡便な方法として、補数に関してはビット反転することと、加算後には＋１することで、同等となる。
【００９７】
そのままの加算については、０．５に対応するビットは常に論理”１”であり、加算により０．５＋０．５＝１になるからであり、補数の場合も、反転するだけで、０．５に対応するビットは常に論理”１”であり、加算で１になるからである。２つの例についてこの様子を図１０及び図１１に示す。なお、両図中、＋０．５した値を”’”で表す。
【００９８】
このような方法により、ＩＤＦＴ演算の第一、第二ステージを実施することができる。なお、上記は一例であり、所望の結果を得ることが要点である。加算回路５４〜６１より得られた８個のデータは、前記ＩＤＦＴ演算部５に渡され、第三ステージ以降の演算を実施する。演算の最終結果は、図示しない直交変調器に入力され、Ｄ／Ａ、周波数変換部等を通ってＯＦＤＭ信号となり、増幅器を介して送信アンテナに給電され、電波発射される。
【００９９】
次に、本発明の第３の実施の形態ついて説明する。この場合、２倍オーバーサンプリングを使用し、基数４で２５６ポイントのＩＤＦＴ演算を行い、ＯＦＤＭ信号を発生させる。基数４のＩＤＦＴ演算の詳細は、他に専門書が多数あるので省略する。基数４の基本演算は、図１２に示すように行われる。なお、入力データをｘ（０）、ｘ（１）、ｘ（２）、ｘ（３）とし、求まる変換値をＸ（０）、Ｘ（１）、Ｘ（２）、Ｘ（３）とし、回転因子Ｗｎをｅｘｐ（−２πｊｎ／４）とする。
【０１００】
図１２から次式が成立する。
【０１０１】
Ｘ（０）＝ｘ（０）＋ｘ（１）＋ｘ（２）＋ｘ（３）
Ｘ（１）＝ｘ（０）＋ｊｘ（１）−ｘ（２）−ｊｘ（３）
Ｘ（２）＝ｘ（０）−ｘ（１）＋ｘ（２）−ｘ（３）
Ｘ（３）＝ｘ（０）−ｊｘ（１）−ｘ（２）＋ｊｘ（３）
入力整列型のＩＤＦＴ演算において、第一ステージを実施する際、２倍オーバーサンプリングを考慮すると、上記のｘ（１）とｘ（２）は常にゼロであるから上式は次のように書き表せる。
【０１０２】
Ｘ（０）＝ｘ（０）＋ｘ（３）＝（Ｒ０＋Ｒ３）＋ｊ（Ｉ０＋Ｉ３）
Ｘ（１）＝ｘ（０）−ｊｘ（３）＝（Ｒ０＋Ｉ３）＋ｊ（Ｉ０−Ｒ３）
Ｘ（２）＝ｘ（０）−ｘ（３）＝（Ｒ０−Ｒ３）＋ｊ（Ｉ０−Ｉ３）
Ｘ（３）＝ｘ（０）＋ｊｘ（３）＝（Ｒ０−Ｉ３）＋ｊ（Ｉ０＋Ｒ３）
ここで、記述内容に合わせて、ｘ（０）＝Ｒ（０）＋ｊＩ０、ｘ（３）＝Ｒ３＋ｊＩ３とおいている。
【０１０３】
上記の説明から分かるように、基数４のＩＤＦＴ演算の第一ステージは、前記の基数２のＩＤＦＴ演算の第一及び第二ステージと同じ演算であり、同じハードウェア回路により演算できる。
【０１０４】
次に、本発明の要部のステージ演算回路３の第４の実施の形態について説明する。図１３は本発明の要部のステージ演算回路３の第４の実施の形態のブロック図を示す。この実施の形態では、後段のアナログ系の設計を容易にするため、４倍のオーバーサンプリングを使用し、５１２ポイントのＩＤＦＴ演算を行い、ＯＦＤＭ信号を発生させる。また、２５６ＱＡＭにより１本の搬送波に８ビットの情報を印加し、ＩＤＦＴ演算部への入力割り当ては、入力周波数整列型で順番に番号をふると、次のようになる。
【０１０５】
番号 ０〜 ６４ 搬送波を変調する情報信号が与えられる。
【０１０６】
番号 ６５〜４４７ 搬送波レベルを０とし、信号を発生させない。
【０１０７】
番号４４８〜５１１ 搬送波を変調する情報信号が与えられる。
【０１０８】
この場合の出力時間軸データ整列型のＩＤＦＴ演算の第一、第二、第三ステージの演算は図１４に示すようになる。また、このＩＤＦＴ演算による第三ステージの演算結果は次式のＨ０〜Ｈ７の繰り返しとなる。
【０１０９】
【数１】
（１）式を更に整理すると次式が得られる。
【０１１０】
【数２】
次に、上記の第三ステージの演算結果を得る図１３のステージ演算回路３の構成及び動作について説明する。図１３中、図１と同一構成部分には同一符号を付してある。この実施の形態のステージ演算回路３は、図１３に示すように、入力データ分割回路７１、反転回路７２及び７３、２入力加算回路７４及び７５、６個の拡張回路７６〜８１からなるハードウェア回路である。
【０１１１】
図１３において、入力データ分割回路７１は図示しない外部システムからの８ビットデータを入力として受け、入力データを４ビット毎に分割し、分割された４ビットデータを順次４個ずつまとめ、それらを出力端子Ａ、Ｂ、Ｃ、Ｄより出力する。出力端子Ａ、Ｂ、Ｃ及びＤからの各４ビットデータＡｎ、Ｂｎ、Ｃｎ及びＤｎ等は１番目、２番目、３番目及び４番目の拡張回路７６、７７、７８及び７９に入力され、更に出力端子Ｃからの４ビットデータＣｎ等は反転回路７２と加算回路７４に入力され、出力端子Ｄからの４ビットデータＤｎ等は反転回路７３と加算回路７４及び７５にそれぞれ入力される。反転回路７２の出力反転データ（−Ｃｎ等）は、拡張回路８０と加算回路７５にそれぞれ入力される。また、反転回路７３の出力反転データ（−Ｄｎ等）は、拡張回路８１に入力される。
【０１１２】
加算回路７４及び７５は、いわゆる全加算器で、一方の入力端子（第１入力）と、他方の入力端子（第２入力）に入力された４ビットデータに対し加算演算すると共に符号拡張する。実際には、図９の加算回路５４〜６１と同様に、符号拡張は最上位ビットのデータをさらにその上位２ビットとしてコピーし、全体として６ビットとするものである。また、このとき＋１の加算を行い、ＬＳＢの下位に論理”０”で１ビット付加して７ビットとする。すなわち、加算回路７４、７５では、６ビットに０．５＋０．５を加算するので、００００１．０（７ビット）を加算することになる。よって、＋１をして最下位（ＬＳＢ）の下に”０”を付加するのと同等である。
【０１１３】
以下、時刻ｎにおける動作につき説明するに、加算回路７４は第１入力Ｄｎと第２入力 Ｃｎの４ビットデータに対し符号拡張して６ビットとし、かつ、加算演算結果（Ｄｍ＋Ｃｍ）を生成し、さらに＋１を加算し、ＬＳＢの下位に論理”０”で１ビット付加して７ビットのデータＥｍを生成出力する。また、もう一つの加算回路７５は、第１入力Ｄｎと第２入力−Ｃｎの４ビットデータに対し符号拡張して６ビットとし、かつ、加算演算結果により（Ｄｍ−Ｃｍ）を生成し、さらに＋１を加算し、ＬＳＢの下位に論理”０”で１ビット付加して７ビットのデータＦｍを生成する。
【０１１４】
拡張回路７６は、入力４ビットデータＡｎを２ビット符号拡張し、ＬＳＢの下位に論理”１”で１ビット付加して７ビットとした拡張データＡｍを出力する。他の拡張回路７７、７８及び７９も上記と同様に、入力４ビットデータＢｎ、Ｃｎ及びＤｎの最上位ビットが更にその上位２ビットとしてコピーされ、全体として６ビットとされた後、そのＬＳＢの下位に論理”１”で１ビット付加して７ビットとされた、拡張データＢｍ、Ｃｍ及びＤｍをそれぞれ出力する。
【０１１５】
また、拡張回路８０は、反転回路７２より入力された４ビットデータ−Ｃｎを２ビット符号拡張し、かつ、ＬＳＢの下位に論理”１”で１ビット付加して７ビットとした拡張データ−Ｃｍを生成する。更に、拡張回路８１は、反転回路７２より入力された４ビットデータ−Ｄｎを２ビット符号拡張し、かつ、ＬＳＢの下位に論理”１”で１ビット付加して７ビットとした拡張データ−Ｄｍを生成する。
【０１１６】
ここで、上記の演算をより具体的に、例えばＡｎを「１００１（−７）」、Ｂｎを「００１１（３）」、Ｃｎを「０００１（１）」、Ｄｎを「１０１１（−５）」であるものとして説明するに、このときは反転回路７２、７３の出力は−Ｃｎ＝１１１０、−Ｄｎ＝０１００となる。また、加算回路７４は上記のＤｎを上位２ビット符号拡張してＤｍ＝１１１０１１を生成し、Ｃｎを上位２ビット符号拡張してＣｍ＝０００００１を生成し、それらを加算してＤｍ＋Ｃｍ＝１１１１００を生成した後、＋１を加算した値（Ｄｍ＋Ｃｍ＋１）として「１１１１０１」を生成し、この６ビットのＬＳＢの下に１ビット”０”を付加して７ビットデータＥｍとして「１１１１０１０」を生成する。同様にして、加算回路７５は７ビットデータＦｍとして「１１１０１００」を生成する。
【０１１７】
また、拡張回路７６〜８１は、上位２ビットを符号拡張して更にＬＳＢに下に１ビット付加するので、「１１１００１１」の値の７ビットデータＡｍ、「００００１１１」の値の７ビットデータＢｍ、「０００００１１」の値の７ビットデータＣｍ、「１１１０１１１」の値の７ビットデータＤｍ、「１１１１１０１」の値の７ビットデータ−Ｃｍ、「０００１００１」の値の７ビットデータ−Ｄｍをそれぞれ出力する。
【０１１８】
ここで、上記７ビットの上位４ビット目と５ビット目の間に小数点があると仮定すると、Ａｍは「１１１０．０１１」で、これは−１．６２５であるから（−７＋．５）／４と同等である。同様に、Ｂｍは（３＋．５）／４と、Ｃｍは（１＋．５）／４と、Ｄｍは（−５＋．５）／４とそれぞれ同等である。更に、−Ｃｍ、−ＤｍはＣｍ、Ｄｍの符号反転と同等である。また、Ｅｍの「１１１１．０１０」は「−０．７５」で、これはＤｍ＋Ｃｍと同等であり、Ｆｍの「１１１０．１００」は「−１．５」で、これはＤｍ−Ｃｍと同等である。
【０１１９】
以上のようにして得られた拡張データＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ、−Ｄｍ、Ｅｍ及びＦｍの８個のデータは、それぞれ伝送情報入力バッファ回路４に入力される。ＩＤＦＴ演算部５は、伝送情報入力バッファ回路４内の８個のデータから、ＩＤＦＴ演算部５の有するメモリの、所望の１６個の番地（０番地〜Ｆ番地）に対し、次式が得られるように演算して格納する。
【０１２０】
【数３】
上記の（３）式は、（２）式と同一である。すなわち、（２）式において、Ｒ０＝Ａｍ、Ｉ０＝Ｂｍ、Ｒ７＝Ｃｍ、Ｉ７＝Ｄｍであり、Ｓ＝√２であり、更にＤｍ＋Ｃｍ＝Ｅｍ、Ｄｍ−Ｃｍ＝Ｆｍを用いて（２）式を書き直すと（４）式が得られる。
【０１２１】
【数４】
（４）式のＨ０〜Ｈ７を実数部と虚数部に分けて各番地に格納すると（３）式と同等となる。従って、図１３に示したハードウェア回路のステージ演算回路３によりＩＤＦＴ演算の第一、第二ステージと第三ステージの一部の演算を実施できる。なお、上記は一例であり、所望の結果を得ることが要点である。更に、もっと第三ステージの部分をハードウェアで実施したい場合は、加算器を備え、Ａｍ＋Ｃｍ等をハードウェアで実施してもよい。
【０１２２】
ＩＤＦＴ演算部５は、１６個のデータを得る上記の動作を６４回繰り返した後、さらに第四ステージ以降の演算を実施する。演算の最終結果は、図示しない直交変調器に入力され、Ｄ／Ａ、周波数変換部等を通ってＯＦＤＭ信号となり、増幅器を介して送信アンテナに給電され、電波発射される。
【０１２３】
次に、上記の実施例の形態で８倍オーバーサンプリングを使用した場合について説明する。この場合ＩＤＦＴ演算は前記のＲ７＋ｊＩ７、Ｒ８＋ｊＩ８ はゼロとなるため、さらに簡単になる。すなわち、（２）式に対応する式は以下のようになる。
【０１２４】
【数５】
（５）式から解かるように、バッファ回路４内に８個のデータが入るまでは、第４の実施の形態と同様であり、ＩＤＦＴ演算部５で、ＩＤＦＴ演算部５の有するメモリの、所望の３２個の番地に対し、（５）式の演算を施せばよい。すなわち、ＩＤＦＴ演算部５内のメモリの所望の０番地から１Ｆ（１６進数）番地までの計３２個の番地に対し、０、２、４、６、８、Ａ、Ｃ及びＥの各番地がＡｍ、１、３、５、７、９、Ｂ、Ｄ及びＦの各番地がＢｍ、１０番地が＋Ｃｍ、１１番地が＋Ｄｍ、１２番地が＋ＳＥｍ、１３番地がＳＦｍ、１４番地が＋Ｄｍ、１５番地が−Ｃｍ、１６番地が＋ＳＦｍ、１７番地が−ＳＥｍ、１８番地が−Ｃｍ、１９番地が−Ｄｍ、１Ａ番地が−ＳＥｍ、１Ｂ番地が−ＳＦｍ、１Ｃ番地が−Ｄｍ、１Ｄ番地が＋Ｃｍ、１Ｅ番地が−ＳＦｍ、１Ｆ番地が＋ＳＥｍ（ただし、Ｓ＝√２）となるように演算して格納する。
【０１２５】
このようにして、ステージ演算回路３で第三ステージの一部までの演算が終了するので、ＩＤＦＴ演算部５は、３２個のデータを得る上記の動作を３２回繰り返した後、さらに第四ステージ以降の演算を実施する。
【０１２６】
なお、以上では８倍オーバーサンプルまで説明したが、本発明はこれに限定されるものではなく、それ以上のものでも適用可能である。それらのステージ演算回路については、以上の実施の形態の説明より容易に類推できる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、ＩＤＦＴ演算の第ｋステージの演算を簡単な構成のハードウェア回路であるステージ演算回路により実施しながら出力して、演算部はそれ以降のステージの演算を行うようにしたため、演算部に対して入力時間は同じで、全体として演算時間の短縮に役立ち、伝送情報の入力時間及び演算結果の出力時間を極力少なくすることができ、よって、安価なＤＳＰを用いてＩＤＦＴ演算をソフトウェアにより実行する演算部を実現することができる。
【０１２８】
また、本発明によれば、演算部の速度限界で入力バッファ回路からデータを読み取ることができ、データ入力に関しては、演算部にとって極力無駄な時間を省くことができ、演算部は、最小の時間でＩＤＦＴ演算結果を出力バッファ回路に出力できる。以上より、本発明によれば、装置全体での低コスト化を実現できると共に、余った時間を利用して、他の機能を実施することもできる。
【図面の簡単な説明】
【図１】本発明の要部の一実施の形態を示すブロック図である。
【図２】図１の動作説明用フローチャートである。
【図３】本発明装置で送信するＯＦＤＭ信号の一例の周波数スペクトラムを示す図である。
【図４】図１の要部の詳細ブロック図である。
【図５】図１の要部の伝送情報入力制御回路の一実施の形態を示す回路図である。
【図６】図５の動作説明用タイミングチャートである。
【図７】本発明の要部のステージ演算回路の第１の実施の形態を示す回路系統図である。
【図８】図１の他の要部の詳細ブロック図である。
【図９】本発明の要部のステージ演算回路の第２の実施の形態を示すブロック図である。
【図１０】図９の動作を説明する図である。
【図１１】図９の動作を説明する図である。
【図１２】ステージ演算の動作を説明する図である。
【図１３】本発明の要部のステージ演算回路の第４の実施の形態を示すブロック図である。
【図１４】図１３のステージ演算回路の第４の実施の形態のステージ演算を説明する図である。
【符号の説明】
１ 外部システム
２ 伝送情報入力制御回路
３ ステージ演算回路
４ 伝送情報入力バッファ回路
５ 逆離散的フーリエ変換（ＩＤＦＴ）回路
６ 演算結果出力バッファ回路
７ 演算結果出力制御回路
２１ 第１のカウンタ
２２〜２５、２８、３３ Ｄ型フリップフロップ
３１ 第２のカウンタ
３２ ３ＤＣ検出回路
４１ ラッチ回路
４２、４５ 選択回路
４３、５２、５３、７２、７３ 反転回路
５１、７１ 入力データ分割回路
５４〜６１、７４、７５ 加算回路
７６〜８１ 拡張回路
【発明の属する技術分野】
本発明は周波数分割多重信号送信装置に係り、特に符号化されたディジタル映像信号などを限られた周波数帯域の直交周波数分割多重（ＯＦＤＭ：ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）信号に変換して送信する直交周波数分割多重信号送信装置に関する。
【０００２】
【従来の技術】
符号化されたディジタル映像信号などを限られた周波数帯域で伝送する方式の一つとして、２５６直交振幅変調（ＱＡＭ：Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）などの多値変調されたディジタル情報を多数の搬送波を用いてＯＦＤＭ信号として伝送するＯＦＤＭ方式が従来より知られている。このＯＦＤＭ方式は多数の搬送波を直交して配置し、各々の搬送波で独立したディジタル情報を伝送する方式である。なお、「搬送波が直交している」とは、隣接する搬送波のスペクトラムが当該搬送波の周波数位置で零になることを意味する。
【０００３】
このＯＦＤＭ方式によれば、ガードバンド期間（ガードインターバル）を設定し、その期間の情報を重複して伝送するようにしているため、電波のマルチパスにより生ずる伝送歪みを軽減できる。すなわち、このＯＦＤＭ信号の受信は、シンボル期間内に伝送される信号の振幅、位相変調成分を検出し、これらのレベルにより情報の値を復号するものであるから、最初のガードインターバル期間の信号を除いて復号することにより、同一シンボル区間のマルチパス信号と、受信すべき信号の周波数成分は同一であるため、比較的狭い周波数帯域で、伝送歪みの少ない復号ディジタルデータを伝送できる。
【０００４】
従来は、上記のＯＦＤＭ信号は単一の逆高速フーリエ変換回路（ＩＦＦＴ回路）を用いて生成されている。このＩＦＦＴ回路はデータ系列の長さＮが２のべき乗２Ｌ であるとき、サイズＮの離散的フーリエ変換（ＤＦＴ）をサイズがＮ／２のＤＦＴに分解してバタフライ演算を多重して行う回路であり、次数をｋとするときｋの実数部と虚数部の端子に伝送しようとするディジタル値に対応する値（レベル）の信号を与えて、ディジタル値を伝送するための信号を得る。時間間隔Ｔの間にＮ個の複素数による逆ＤＦＴ（ＩＤＦＴ）演算を実行すると、ＯＦＤＭ信号を生成でき、逆ＤＦＴの各点が搬送波に相当することが知られている（「データ圧縮とディジタル変調」、日経エレクトロニクスブック、２３３頁）。
【０００５】
このＩＦＦＴ回路を用いて発生された多数の情報搬送波は、送信すべき情報に応じて変調、送信されるため、これらの情報搬送波の周波数分割多重信号であるＯＦＤＭ信号はランダム信号としての形態をとる。
【０００６】
ここで、ＩＦＦＴ回路は所定の周波数帯域幅よりも高いサンプルクロック周波数で動作を行う。例えば、２倍オーバーサンプリングでＮポイントＩＤＦＴを演算する場合、ＩＦＦＴ回路として入力周波数整列型ＩＤＦＴ回路を用いた場合においては、第０〜第［Ｎ／４］番目の入力端子と、第［３Ｎ／４］〜第［Ｎ−１］番目の入力端子にディジタル情報を入力して演算動作を行い、変調帯域内ＯＦＤＭ信号を発生させる。
【０００７】
【発明が解決しようとする課題】
例えば、２倍オーバーサンプリングでＮポイントＩＤＦＴを演算する場合、入力周波数整列型ＩＤＦＴ回路の第０〜第［Ｎ／４］番目の入力端子と、第［３Ｎ／４］〜第［Ｎ−１］番目の入力端子にディジタル情報を入力して変調帯域内ＯＦＤＭ信号を発生させるとき、従来は第［（Ｎ／４）＋１］〜第［（３Ｎ／４）−１］番目の入力端子には信号レベルをゼロとして帯域外の信号を発生させないようにしている。
【０００８】
上記のＩＤＦＴ演算は多段のバタフライ演算を伴い、その結果として出力信号を発生させるため、一般的には装置の柔軟性を考慮してＩＤＦＴ演算はディジタル信号処理プロセッサ（以下、ＤＳＰという）で行う方法が考えられる。この場合、安価なＤＳＰを使用するとＤＳＰが低速なために演算時間が長くなり、他方、演算時間を短縮するために高速なＤＳＰを使用すると、そのようなＤＳＰはかなり高価であるため装置全体を高価なものとしてしまう。
【０００９】
本発明は以上の点に鑑みなされたもので、安価なＤＳＰを用いて高速なＩＤＦＴ演算ができる直交周波数分割多重信号送信装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は上記の目的を達成するため、伝送情報であるディジタルデータが複数の入力端子に入力されて２M倍（ただし、Ｍは１〜３のいずれかの自然数）のオーバーサンプリングで逆離散的フーリエ変換演算を行う演算部と、演算部の逆離散的フーリエ変換の第ｋステージ（ただし、ｋは１（Ｍ＝１のとき）、又は１及び２（Ｍ＝２のとき）、又は１及び２と３の一部（Ｍ＝３のとき））の演算を実行しながら、その演算結果をディジタルデータとして演算部へ出力するハードウェア回路で構成されたステージ演算回路と、ステージ演算回路により演算されるステージ以降の残りの全ステージの演算を行って得られた演算部の演算結果を一時保持する出力バッファ回路と、出力バッファ回路から連続的に読み出された演算結果をディジタル信号のまま、若しくはアナログ信号に変換してから直交変調する直交変調手段と、直交変調手段の出力直交周波数分割多重信号を送信する送信手段とを有する構成としたものである。
【００１３】
一般に、外部システムから伝送情報を入力する場合、装置全体の信頼性上、読み込みクロックは数ＭＨｚ以下が望ましい。しかしながら、この転送時間をそのまま待つことは、演算部にとっては大きな時間的ロスとなる。しかし、本発明では、演算部によるオーバーサンプリングを使用するＩＤＦＴ演算においては、入力にゼロを設定する周波数が存在し、その部分の演算は小規模の回路で実現でき、ＩＤＦＴ演算の第ｋステージの演算をハードウェア回路であるステージ演算回路により実施しながら出力するようにしているため、演算部はそれ以降のステージの演算を行えばよく、これにより演算部に対して入力時間は同じで、全体として演算時間の短縮に役立ち、伝送情報の入力時間及び演算結果の出力時間を極力少なくすることができる。
【００１４】
また、本発明は演算部よりの入力要求に従いディジタルデータを外部システムからステージ演算回路へ供給する伝送情報入力制御回路と、ステージ演算回路の出力演算結果を前記伝送情報入力制御回路の制御の下に一時格納した後、ディジタルデータとして前記演算部へ出力する伝送情報入力バッファ回路と、出力バッファ回路内のデータ量を監視し、所定量以下になったときに出力要求信号を発生して前記演算部に供給し演算結果を出力させる演算結果出力制御回路とを有し、更に、演算部は演算結果を出力バッファ回路に書き込む速度よりも遅い速度で出力バッファ回路の格納演算結果を連続的に読み出し、演算結果出力制御回路は、出力バッファ回路の格納データ量を監視し、所定データ量以上になった時点で演算部へ供給する出力要求信号をノンアクティブにし、所定データ量未満になると出力要求信号をアクティブにして演算部の演算結果を出力バッファ回路に書き込ませる構成としたものである。
【００１５】
これにより、本発明では、演算部が入力要求信号を発するのみで、伝送情報は入力され、必要な時に入力完了信号を検査し、演算部の速度限界で入力バッファ回路からデータを読み取ることができる。よって、本発明では、データ入力に関しては、演算部にとって極力無駄な時間を省くことができ、演算部は、最小の時間でＩＤＦＴ演算結果を出力バッファ回路に出力できる。
【００１６】
また、本発明は、ステージ演算回路を、送信すべきディジタルデータを所定ビットずつ順次に保持する保持回路と、保持回路で保持されたディジタルデータを所定数のビットの上位側ビットデータと下位側ビットデータにそれぞれ２分割したとき、上位側ビットデータと下位側ビットデータの一方を選択する第１の選択回路と、第１の選択回路の出力ビットデータのすべてを論理反転する反転回路と、選択回路の出力ビットデータと反転回路の出力ビットデータの一方を選択する第２の選択回路と、第２の選択回路より第ｋステージの演算結果が得られるように、第１及び第２の選択回路の選択動作を制御する制御回路とを有する構成としたものである。
【００１７】
この構成により、２倍のオーバーサンプリングのＩＤＦＴ演算を行う場合は第一ステージを実施しながら、また４倍のオーバーサンプリングのＩＤＦＴ演算を行う場合は第一ステージと第二ステージを実施しながら伝送情報を出力するステージ演算回路をハードウェア回路で構成できる。
【００１８】
また、本発明は、ステージ演算回路を、送信すべきディジタルデータが入力され、これを所定数のビット毎に分割し、分割したデータを順次４個ずつまとめて得た第１乃至第４の分割データを並列に出力する入力データ分割回路と、第３の分割データの全ビットの論理値を反転する第１の反転回路と、第４の分割データの全ビットの論理値を反転する第２の反転回路と、それぞれ第１及び第２の入力端子に入力されたデータを加算してステージ演算結果を出力する全部で８個の第１乃至第８の加算回路とより構成し、第１の分割データを第１、第３、第５及び第７の加算回路の第１の入力端子に入力し、第２の分割データを第２、第４、第６及び第８の加算回路の第１の入力端子に入力し、第３の分割データを第１及び第８の加算回路の第２の入力端子に入力し、第４の分割データを前記第２及び第３の加算回路の第２の入力端子に入力し、第１の反転回路の出力反転データを第４及び第５の加算回路の第２の入力端子に入力し、第２の反転回路の出力反転データを第６及び第７の加算回路の第２の入力端子に入力する構成としたものである。
【００１９】
これにより、２倍のオーバーサンプリングを使用し、基数２でＩＤＦＴ演算を行うに当たり、第一ステージと第２ステージを実施しながら伝送情報を出力するステージ演算回路をハードウェア回路で構成できる。あるいは、２倍オーバーサンプリングでＩＤＦＴ演算をする場合に、基数４のＩＤＦＴ演算の第一ステージを実行するステージ演算回路をハードウェア回路で構成できる。
【００２０】
また、本発明は、ステージ演算回路を、送信すべきディジタルデータが入力され、これを所定数のビット毎に分割し、分割したデータを順次４個ずつまとめて得た第１乃至第４の分割データを並列に出力する入力データ分割回路と、第３、第４の分割データの全ビットの論理値を反転する第１、第２の反転回路と、第３、第４の分割データをそれぞれ加算する第１の加算回路と、第４の分割データと第１の反転回路の出力データとをそれぞれ加算する第２の加算回路と、第１、第２、第３及び第４の分割データがそれぞれ入力されて少なくとも１ビット以上符号拡張する第１、第２、第３及び第４の拡張回路と、第１及び第２の反転回路の出力データが入力されて少なくとも１ビット以上符号拡張する第５及び第６の拡張回路と、を有する構成としたものである。
【００２１】
本発明によれば、第１乃至第６の拡張回路の出力データと第１及び第２の加算回路の出力データをそれぞれ４倍又は８倍のオーバーサンプリング時のＩＤＦＴ演算の第一及び第二のステージ演算と第三のステージ演算の一部の演算結果として出力するできる。
【００２３】
更に、本発明は、演算部を、入力バッファ回路を介して入力された第１乃至第６の拡張回路の出力データをＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ及び−Ｄｍとし、第１及び第２の加算回路の出力データをＥｍ及びＦｍとしたとき、内部のメモリの所望の０番地から１Ｆ（１６進数）番地までの計３２個の番地に対し、０、２、４、６、８、Ａ、Ｃ及びＥの各番地がＡｍ、１、３、５、７、９、Ｂ、Ｄ及びＦの各番地がＢｍ、１０番地が＋Ｃｍ、１１番地が＋Ｄｍ、１２番地が＋ＳＥｍ、１３番地が＋ＳＦｍ、１４番地が＋Ｄｍ、１５番地が−Ｃｍ、１６番地が＋ＳＦｍ、１７番地が−ＳＥｍ、１８番地が−Ｃｍ、１９番地が−Ｄｍ、１Ａ番地が−ＳＥｍ、１Ｂ番地が−ＳＦｍ、１Ｃ番地が−Ｄｍ、１Ｄ番地が＋Ｃｍ、１Ｅ番地が−ＳＦｍ、１Ｆ番地が＋ＳＥｍ（ただし、Ｓ＝√２）となるように構成することにより、８倍のオーバーサンプリングの第三ステージのＩＤＦＴ演算を実行することができ、簡単なハードウェア構成により、演算部に対し、伝送情報の入力時間、及び、演算結果の出力時間を極力少なくすることができる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。図１は本発明の周波数分割多重信号送信装置の第１の実施の形態の要部のブロック図を示す。同図において、外部システム１は送信すべきディジタルデータを生成するシステムで、ディジタルデータとしては、例えばカラー動画像符号化表示方式であるＭＰＥＧ方式などの符号化方式で圧縮されたディジタル映像信号や音声信号などがある。
【００２５】
本実施の形態は、この外部システム１からのディジタルデータを送信する装置で、伝送情報入力制御回路２、ステージ演算回路３、伝送情報入力バッファ回路４、ＩＤＦＴ演算部５、演算結果出力バッファ回路６及び演算結果出力制御回路７を有し、更に図示は省略したが、演算結果出力バッファ回路６の出力側には、直交変調器、送信周波数帯への周波数変換を行い更に所定の送信処理を行う送信回路部が設けられている。
【００２６】
ＩＤＦＴ演算部５はＤＳＰにより構成されて逆離散的フーリエ変換（ＩＤＦＴ）をソフトウェア動作により行う演算回路で、ステージ演算回路３によるステージの残りの全ステージの演算を行う。本実施の形態では、データ系列Ｎが２５６本の搬送波で送信されるとき、２倍オーバーサンプリングでは、Ｍ＝２Ｎ＝５１２のＩＤＦＴ演算をして信号を発生させる。このときのＩＤＦＴ演算部５への入力割り当ては、入力周波数整列型で順番に番号をふると、次のようになる。
【００２７】
ｎ＝０〜１２８ 搬送波を変調する情報信号が与えられる。
【００２８】
ｎ＝１２９〜３８３ 搬送波レベルを０とし、信号を発生させない。
【００２９】
ｎ＝３８４〜５１１ 搬送波を変調する情報信号が与えられる。
【００３０】
すなわち、ＩＤＦＴ演算部５の入力端子数は実数部（Ｒ）信号用と虚数部（Ｉ）信号用とにそれぞれ５１２ずつあり、そのうち１番目（ｎ＝１）から１２７番目（ｎ＝１２７）までの計１２７個ずつと、３８５番目（ｎ＝３８５）から５１１番目（ｎ＝５１１）の計１２７個ずつの入力端子に情報信号が入力され、また、０番目（ｎ＝０）の入力端子には直流電圧（一定）が入力されて伝送する搬送波の中心周波数で伝送され、１２８番目（ｎ＝Ｍ／４）と３８４番目（ｎ＝３Ｍ／４）の入力端子には例えば、パイロット信号のための固定電圧が入力され、ナイキスト周波数の１／２倍の周波数である両端の周波数の搬送波で伝送される。
【００３１】
ここで、１番目から１２８番目までの計１２８個の入力端子の入力情報は中心搬送波周波数Ｆ０の上側（高域側）の情報伝送用搬送波で伝送され、３８４番目から５１１番目までの計１２８個の入力端子の入力情報は中心搬送波周波数の下側（低域側）の情報伝送用搬送波で伝送される。また、残りの１２９番目から３８３番目の入力端子には０が入力され（グランド電位とされ）、その部分の搬送波が発生しないようにされるものとする（データ伝送には用いない）。
【００３２】
次に、この図１の実施の形態の動作の概要について、図２のフローチャートを併せ参照して説明する。まず、電源投入後、ＩＤＦＴ演算部５より入力要求信号ａが発生されると（ステップ１１）、伝送情報入力制御回路２はこの入力要求信号ａを受けて外部システム１に対し約１．６μｓ間隔（６１２．５ｋＨｚ）で２４８個のパルス（後述のＲＣＬＫ２４８）を出力し、これに同期して外部システム１から２４８バイトのディジタルデータを１バイト毎に並列にステージ演算回路３に入力させる。上記の入力要求信号ａの発生には、ＩＤＦＴ演算部５がＤＳＰで具現化されるので、Ｉ／Ｏポートの１ビットが割り当てられている。
【００３３】
このディジタルデータには誤り訂正符号が付加されており、ステージ演算回路３は入力ディジタルデータに対してＩＤＦＴ演算の第一ステージの演算を行う。ここで、本実施の形態の出力時間軸データ整列型のＩＤＦＴ演算の第一ステージについて説明する。
【００３４】
一般には、Ｒ１＋ｊＩ１で表される実数部データＲ１と虚数部データＩ１、Ｒ２＋ｊＩ２で表される次の実数部データＲ２と虚数部データＩ２に対し｛（Ｒ１＋Ｒ２）／２｝＋ｊ（Ｉ１＋Ｉ２）／２と、｛（Ｒ１−Ｒ２）／２｝＋ｊ（Ｉ１−Ｉ２）／２の演算が実施される。
【００３５】
データＡＢ、ＣＤ、ＥＦ、・・・（それぞれ１文字は４ビットごとのかたまりを示す）を演算する場合、入力の周波数割当と、第一ステージ演算結果は、２倍オーバーサンプリングの考慮のもとに、複素数扱いで、かつ、ビットリバースの順で示すと、
周波数 入力時割当 第一ステージ演算結果
第 ０キャリア Ａ＋Ｂｊ Ａ／２＋ｊＢ／２
第２５６キャリア ０＋０ｊ Ａ／２＋ｊＢ／２
第１２８キャリア ０＋０ｊ Ｃ／２＋ｊＤ／２
第３８４キャリア Ｃ＋Ｄｊ −Ｃ／２−ｊＤ／２
第 ６４キャリア Ｅ＋Ｆｊ Ｅ／２＋ｊＦ／２
第３２０キャリア ０＋０ｊ Ｅ／２＋ｊＦ／２
第１９２キャリア ０＋０ｊ Ｇ／２＋ｊＨ／２
第４４８キャリア Ｇ＋Ｈｊ −Ｇ／２−ｊＨ／２
第 ３２キャリア Ｉ＋Ｊｊ Ｉ／２＋ｊＪ／２
第２８８キャリア ０＋０ｊ Ｉ／２＋ｊＪ／２
第１６０キャリア ０＋０ｊ Ｋ／２＋ｊＬ／２
第４１６キャリア Ｋ＋Ｌｊ −Ｋ／２−ｊＬ／２
第 ９６キャリア Ｍ＋Ｎｊ Ｍ／２＋ｊＮ／２
第３５２キャリア ０＋０ｊ Ｍ／２＋ｊＮ／２
第２２４キャリア ０＋０ｊ Ｏ／２＋ｊＰ／２
第４８０キャリア Ｏ＋Ｐｊ −Ｏ／２−ｊＰ／２
第 １６キャリア Ｑ＋Ｒｊ Ｑ／２＋ｊＲ／２
．．．．．．．．．．．．．．．．．．．．．．．．
となる。上記の演算結果の「１／２」はビットシフトで簡単に操作できるので、入力バッファには、Ａ，Ｂ，Ａ，Ｂ，Ｃ，Ｄ，−Ｃ，−Ｄ，Ｅ，Ｆ，Ｅ，Ｆ，Ｇ，Ｈ，−Ｇ，・・・の順に格納されると第一ステージが実施された事になる。
【００３６】
本明細書では説明しないが、第０キャリア、第１２８キャリア、第３８４キャリア等は、基準データ、同期用データのキャリアとして使用するので、これらに該当する番地のデータは、第二ステージの前に他の番地に転送される。なお、データの発生速度は、送信するＯＦＤＭ波の伝送能力よりやや少なめに設定してある。その違いを吸収するために、外部システム１では、適宜ヌルデータを発生させる構成となっている。
【００３７】
このようにして、第一ステージの演算がステージ演算回路３により実行されながら演算結果が取り出されて伝送情報入力バッファ回路４へ供給されて格納される。伝送情報入力制御回路２は２４８バイトの伝送情報の入力が完了した時点で入力完了信号ｂをＩＤＦＴ演算部５へ出力する。これにより、図２のフローチャートに示すように、ＩＤＦＴ演算部５が入力完了信号ｂが入力されたかどうかをチェックし（ステップ１２）、入力されたときには、伝送情報入力制御回路２に格納されている２４８バイトの伝送情報（ディジタルデータ）を読み込む（ステップ１３）。
【００３８】
続いて、ＩＤＦＴ演算部５は、入力要求信号ａを伝送情報入力制御回路２へ出力する（ステップ１４）。伝送情報入力制御回路２はこの入力要求信号ａを受けて、再び外部システム１に対し２４８バイトの次のシンボルのディジタルデータをステージ演算回路３に入力させ、ここで第一ステージの演算を実行させた後伝送情報入力バッファ回路４に格納させる。また、このときＩＤＦＴ演算部５はステップ１３で入力されたディジタルデータに対し、第二ステージ以降のＩＤＦＴ演算を２倍のオーバーサンプリングで実行して同相信号（Ｉ信号）及び直交信号（Ｑ信号）からなる演算結果を得る（ステップ１５）。
【００３９】
続いて、ＩＤＦＴ演算部５は演算結果出力制御回路７より出力要求信号ｃが入力されたかどうかをチェックし（ステップ１６）、入力されたときには、ＩＤＦＴ演算して得られた演算結果を演算結果出力バッファ回路６に供給して格納させる（ステップ１７）。データ出力後ＩＤＦＴ演算部５は、再び入力完了信号ａが入力されたかどうかを監視し、入力完了信号ａが入力された場合にはステップ１３〜１７の処理を実行する。
【００４０】
このようにして、ＩＤＦＴ演算部５の出力演算結果は、１回のＩＤＦＴ演算において２４８個（２４８個のデータ＋基準データ等９個）の入力情報が５１２点の時間軸信号（Ｉ信号及びＱ信号）として、バースト的に発生される。演算結果出力バッファ回路６はその記憶内容を読み取り速度一定で連続的に読み出す。すなわち、ＩＤＦＴ演算結果は、時間的に一定間隔で所定量生成される。一方、それらは、所定の連続クロックで次段の直交変調器に転送される。このため、演算結果出力バッファ回路６は、ＩＤＦＴ演算部５の出力演算結果と、演算結果出力バッファ回路６以降の回路の時間的違いを調整するために設けられている。
【００４１】
演算結果出力バッファ回路６より連続的に読み出されたＩＤＦＴ演算結果（Ｉ信号とＱ信号）は、Ｄ／Ａ変換器によりアナログ信号に変換された後、アナログ直交変調器へ供給されるか、そのままディジタル直交変調器へ供給される。入力されたディジタルデータのＩ信号とＱ信号で直交振幅変調（ＱＡＭ）して２５７波の情報搬送波からなるＯＦＤＭ信号を生成する。すなわち、本実施の形態では実数部、虚数部それぞれ１６レベル（４ビット）の値が振幅成分と位相成分に変換され、Ｉ信号とＱ信号が生成され、そのＩ信号とＱ信号を計２５７組直交変調器に供給することにより、直交変調器からは中心周波数Ｆ０の図３に示す如き周波数スペクトラムのＯＦＤＭ信号が取り出される。
【００４２】
ＩＤＦＴ演算部５のデータ系列が５１２である場合のＯＦＤＭ信号は、周波数帯域９９ｋＨｚ内に全部で２５７波の搬送波が存在し、そのうち２４８波の搬送波がそれぞれ１バイトの情報データを有する２５６ＱＡＭ変調されており、中心周波数Ｆ０を含む残りの９波の搬送波が補助信号の伝送のために使用される。
【００４３】
ただし、この場合のＯＦＤＭ信号の周波数スペクトラムは、図３に示すように、中心周波数Ｆ０より高域側の搬送波は、ＩＤＦＴ演算部５の１番目から１２８番目の実数部入力端子及び虚数部入力端子に入力されたデータ等で変調されており、また中心周波数Ｆ０より低域側の搬送波は、ＩＤＦＴ演算部５の３８４番目から５１１番目の実数部入力端子及び虚数部入力端子に入力されたデータ等で変調されている。
【００４４】
前記したように、図３に示す”１２８”はＩＤＦＴ演算部５の１２８番目の実数部入力端子及び虚数部入力端子に入力された固定電圧により生成されたパイロット信号伝送用搬送波であり、”−１２８”はＩＤＦＴ演算部５の３８４番目の実数部入力端子及び虚数部入力端子に入力された固定電圧により生成されたパイロット信号伝送用搬送波で、これらはナイキスト周波数の１／２倍の周波数に等価である周波数の搬送波である。
【００４５】
また、ＩＤＦＴ演算部５の１２９番目から３８３番目の入力端子には０が入力されるものとして第一ステージをステージ演算回路３で実施しているから、図３に示すようにＯＦＤＭ信号中のそれらの入力端子のデータを伝送する、”１２９”〜”２５６”及び”−２５６”〜”−１２９”の搬送波は０である。
【００４６】
直交変調器より取り出された、シンボル周波数毎に隣接配置された複数の搬送波からなる上記のＯＦＤＭ信号は、図示しない送信回路部により例えば中心搬送波周波数Ｆ０が１００ＭＨｚとされて送信される。なお、ガードインターバルの設定については言及しない。
【００４７】
次に、図１に示した実施の形態の各構成部について更に詳細に説明する。図４は図１の伝送情報入力制御回路２、ステージ演算回路３、伝送情報入力バッファ回路４及びＩＤＦＴ演算部５からなる部分の詳細ブロック図、図５は図１及び図４の伝送情報入力制御回路２の一実施の形態の回路図、図６は図４及び図５の動作説明用タイミングチャートを示す。（なお、後述する信号１などは、Ｓ１などと記している。）
図５において、図示しない４０ＭＨｚを分周した２．５ＭＨｚの信号（以下、ＣＬＫＡ）が伝送情報入力制御回路２に入力され、内部の第１のカウンタ２１により１／２分周して得られた第１の分周クロックＣＬＫＢと、１／４分周して得られた第２の分周クロックＣＬＫＣが作成される。これらのクロックは図６に示される。ここで、伝送情報入力制御回路２は、図５に示すように、４段縦続接続されたＤ型フリップフロップ２２、２３、２４及び２５のうち初段のＤ型フリップフロップ２２のデータ入力端子に図６の上から４番目に示す波形の入力要求信号ａが到来すると、Ｄ型フリップフロップ２２のクロック端子に入力されるＣＬＫＡの立上りにより図６に示すようにラッチされて信号Ｓ１がＱ出力端子より出力される。
【００４８】
この信号Ｓ１はＤ型フリップフロップ２３のクロック端子に印加され、その立上りでデータ入力端子に固定的に印加されているハイレベルをラッチして図６に示す如き信号Ｓ２を出力させる。更に、信号Ｓ２とＣＬＫＣが印加されるＤ型フリップフロップ２４により信号Ｓ３が生成され、信号Ｓ３とＣＬＫＢが印加されるＤ型フリップフロップ２５により生成された信号をインバータ２６で位相反転することにより図６に示す如き信号Ｓ４が生成される。この信号Ｓ４とカウンタ２１の出力クロックＣＬＫＣはそれぞれ図５に示すＯＲゲート２７に供給されて論理和演算されることにより、図６に示す如きパルスＲＣＬＫ２４８が生成される。
【００４９】
このパルスＲＣＬＫ２４８は、図１に示した外部システム１に転送され、外部システム１において伝送情報の読み出しクロックとして使用される。また、信号Ｓ４の反転信号（Ｄ型フリップフロップ２５のＱ出力信号）は図５に示すＤ型フリップフロップ２８のデータ入力端子に印加され、そのクロック端子に入力される第３のクロックＣＬＫＣの立上りによりラッチされることにより、図６に示す如きＷＥＮＡ１信号（ライトイネーブル１）がＱ出力端子より出力される。ＷＥＮＡ１信号は、伝送情報入力バッファ回路４への書き込み許可信号として使用されると共に、ＡＮＤゲート２９に供給されて第１のクロックＣＬＫＡをゲートして、図６に示す如きＷＣＬＫ１（書き込みクロック）信号を生成するためにも用いられる。
【００５０】
ここで、図６のタイミングチャートから分かるように、１つのリードパルスに対応して４つの書き込みクロックが生成されている。これは、後述するように１バイトの入力に対して４アドレスにデータを格納する事を示している。
【００５１】
書き込みクロックＷＣＬＫ１は、その立ち上がりエッジで図１及び図４に示す伝送情報入力バッファ回路４へ入力されて、その書き込みを繰り返させると共に、図５の第２のカウンタ３１に入力され、立ち下がりエッジを利用して図６に示す如きアドレス信号０〜９の生成に使用される。なお、第２のカウンタ３１はライトイネーブル信号ＷＥＮＡ１をインバータ３０で位相反転された信号でクリアされる。
【００５２】
アドレス信号０〜９は、９８８番地（３ＤＣｈ）が検出回路３２でデコードされた後、Ｄ型フリップフロップ３３のデータ入力端子に入力され、またＤ型フリップフロップ３３のクロック端子に第１のクロックＣＬＫＡが入力されることにより、そのＱ出力端子より図６に示す如きＲＳＴ２信号（リセット）が生成される。このＲＳＴ２信号はインバータ３５を介してＤ型フリップフロップ２３及び２４のリセット端子に印加され、その立上りで信号Ｓ２、信号Ｓ３をノンアクティブとする。その後、信号Ｓ４がハイレベルに変化し、パルスＲＣＬＫ２４８はパルスの生成が禁止される（すなわち、図６に示すように、ハイレベルに固定される）。以上の時点でパルスＲＣＬＫ２４８は、２４８個生成されることとなる。
【００５３】
ライトイネーブル信号ＷＥＮＡ１は、その後第３のクロックＣＬＫＣの立上りでローレベルに変化するため、さらに書き込みは継続し、最終的に０番地から９９１番地まで行われる。ライトイネーブル信号ＷＥＮＡ１は、ＤＳＰで構成されているＩＤＦＴ演算部５のＩ／Ｏポートの所定の１ビットに接続することにより、入力完了信号ｂとしての機能も果たす。
【００５４】
外部システム１はパルスＲＣＬＫ２４８の立下がりエッジに同期して、８ビットデータを図６に示すように出力する。図４のステージ演算回路３は、このパルスＲＣＬＫ２４８の立上がりエッジを使用して外部システム１からの８ビットデータを図６に示すように保持する。
【００５５】
次に、２倍オーバーサンプリング時に、第一ステージの演算をハードウェア回路で行うステージ演算回路３の構成及び動作を図７と共に説明する。図７に示すように、ステージ演算回路３は、入力８ビットデータをラッチするラッチ回路４１、ラッチ回路４１の出力データを選択する選択回路４２、選択回路４２の出力データを反転する反転回路４３、ＡＮＤゲート４４、及び選択回路４２と反転回路４３の両出力データの一方を選択する選択回路４５より構成されている。
【００５６】
このステージ演算回路３の動作について説明するに、外部システム１より到来した８ビットのデータＡＢ、ＣＤ、ＥＦ、・・・（それぞれ１文字は４ビットごとのかたまりを示す）は、パルスＲＣＬＫ２４８の立上がりエッジを使用して図７のラッチ回路４１により保持される。保持された８ビットデータは前述のアドレス信号０〜９のうち、アドレス信号０によって上位４ビットか下位４ビットかの選択が選択回路４２によって行われる。アドレス信号０＝”Ｌ”の時、つまり偶数番地には上位４ビットが選択され、アドレス信号０＝”Ｈ”の時、つまり奇数番地には下位４ビットが選択される。
【００５７】
その後、選択回路４２で選択された４ビットは、そのまま選択回路４５に供給される一方、反転回路４３に供給されてすべて信号反転されてから選択回路４５に供給される。選択回路４５は、アドレス信号１とアドレス信号２をＡＮＤゲート４４により論理積演算された信号がセレクト信号として入力され、このセレクト信号が”Ｈ”のとき、すなわちアドレス信号１とアドレス信号２が共に”Ｈ”のときにのみ信号反転された方の４ビットを選択し、セレクト信号が”Ｌ”のときは選択回路４２の出力４ビットを選択する。
【００５８】
従って、選択回路４５はアドレス信号が０ｈ〜５ｈ、８ｈ〜Ｄｈ、１０ｈ〜１５ｈ、１８ｈ〜１Ｄｈ、・・・の時にそのままの状態を選択し、６ｈ〜７ｈ、Ｅｈ〜Ｆｈ、１６ｈ〜１７ｈ、１Ｅｈ〜１Ｆｈ、・・・の時に信号反転された状態を選択する。
【００５９】
これらの動作と最終４ビットの関係をまとめると、次表の様になる。
【００６０】
【表１】
【００６１】
選択回路４５の出力は１６ビットデータバスとして、また、２の補数表記で演算されることを前提にして、伝送情報入力バッファ回路４に格納される。すなわち、選択回路４５の出力４ビットデータは図７に示すように、１６ビットデータバスＤＡＴＡ０〜１５のうちのＤＡＴＡ１４〜１１に割り当てられ、ＤＡＴＡ１４がＤＡＴＡ１５に拡張され、さらに、ＤＡＴＡ１０は”Ｈ”に固定され、ＤＡＴＡ９〜０は”Ｌ”に固定される。
【００６２】
次に、これらの操作について説明する。ＩＤＦＴの演算をする際に、ステージごとにその結果を１／２にする操作は、時間はかからず簡単である。また、そのようにする方がソフト上利便である。そのため、４ビットデータは上位に配置すべきである。第一ステージでの１／２と、オーバーフロー、アンダーフローを避けることも考慮し、ＤＡＴＡ１４〜１１に配置する。ＤＡＴＡ１５の処理は、符号拡張のためである。
【００６３】
ＤＡＴＡ１０に”Ｈ”を指定することは、一般的にＱＡＭ変調等で行われる様に、信号点配置を”０．５”ずらし、受信機での復調を簡単にするためである。ここで、符号反転するために、すべて信号反転する回路を用いたが、前記”０．５”を加算する処理がなされるため、結果は、符号反転されていることになる。４ビットＤＡＴＡに”０．５”を加算して符号反転した結果と、４ビットデータを反転して”０．５”を加算した結果とが一致することを次表に示す。
【００６４】
【表２】
【００６５】
上記のようにしてステージ演算回路３により第一ステージの演算が実行されて得られた１６ビットデータは、図４に示した伝送情報入力バッファ回路４に格納される。ＩＤＦＴ演算部５は、入力完了信号（ＷＥＮＡ１）ｂが伝送情報入力制御回路２から入力された時点で、高速に伝送情報入力バッファ回路４から上記の１６ビットデータを読み取り、第二ステージ以降のＩＤＦＴ演算を実施する。
【００６６】
図８はＩＤＦＴ演算部５と、演算結果出力バッファ回路６と、演算結果出力制御回路７の詳細ブロック図を示す。初期状態において、演算結果出力バッファ回路６内のデータ量はゼロである。
【００６７】
ＩＤＦＴ演算部５は一回のＩＤＦＴ演算では、Ｉ信号、Ｑ信号それぞれに約５１２個のデータを生成する（１シンボル分）。実際には、５１２個のデータに、１２個のガードインターバル用のデータを加え、５２４個のデータをそれぞれ生成する。演算結果出力バッファ回路６は８ｋ×１６ビットのＦＩＦＯ−ＲＡＭ６ａ及び６ｂからそれぞれ構成されている。従って、約１６個弱のシンボルが蓄えられる。
【００６８】
演算結果出力制御回路７は、演算結果出力バッファ回路６内のデータ量が半分に達するまで、出力要求信号ｃを発し続ける。従って、前記伝送情報の入力とＩＤＦＴ演算と演算結果書き込みが、出力要求信号ｃがノンアクティブになるまで約８回以上繰り返される。
【００６９】
演算結果出力バッファ回路６の記憶データは所定の連続クロックで読み出され、図示しない次段の直交変調器に転送されるが、ＩＤＦＴ演算結果の書き込みの方が多少速く動作する（データ生成スピードが速い）ため、演算結果出力バッファ回路６内のデータは漸次増加してゆく。データ量が増加し、演算結果出力バッファ回路６の記憶容量の半分に達すると、演算結果出力制御回路７がこれを検出してその出力要求信号ｃをノンアクティブとする。
【００７０】
ＩＤＦＴ演算部５は、この出力要求信号ｃがノンアクティブとなるとＩＤＦＴ演算結果の演算結果出力バッファ回路６への書き込みをせず、出力要求信号ｃがアクティブ状態になるまで待つ。 しかし、その間にも、演算結果出力バッファ回路６内のデータは連続的に読み出されるため、データ量は漸次減少してゆく。更にデータ量が減少して、演算結果出力バッファ回路６の記憶容量の半分以下になったときに、演算結果出力制御回路７がこれを検出してその出力要求信号ｃをアクティブ状態とし、ＩＤＦＴ演算部５の出力演算結果の演算結果出力バッファ回路６への書き込みを許可する。
【００７１】
このようにして、ＩＤＦＴ演算部５は、出力要求信号ｃの制御下で、ＤＳＰの速度限界で高速にＩＤＦＴ演算結果を演算結果出力バッファ回路６に出力して書き込むことができる。よって、データ出力に関しては、ＤＳＰからなるＩＤＦＴ演算部５にとって極力無駄な時間を省くことが可能となる。
【００７２】
なお、上記の出力要求信号ｃは、ハーフ（ＨＡＬＦ）フラグ（データ量が半分以上か、以下かを示す信号ピン）付きのＦＩＦＯ−ＲＡＭの機能で代用してもよく、また、カウンタを用意し、バッファ書き込みクロックでカウントアップ、バッフア読み出しクロックでカウントダウンして実現してもよい。
【００７３】
上記のＩＤＦＴ演算部５、すなわちＤＳＰの動作は図２のフローチャートと共に説明したように、電源投入初期の段階で一回、入力完了信号待ちの状態が発生するが、その後、装置の安定状態では、毎回、ほぼ一定時間、出力要求信号待ちの状態が繰り返されることになる。
【００７４】
このように、本実施の形態では２倍オーバーサンプリング時のＩＤＦＴ演算の第一ステージの演算を図７に示したハードウェア回路構成のステージ演算回路３により実現しているため、ＩＤＦＴ演算部５に対して伝送情報の入力時間及び演算結果の出力時間を極力少なくすることができる。また、ＩＤＦＴ演算部５が入力要求信号ａを発するのみで、伝送情報は入力され、必要な時に入力完了信号ｂを検査し、ＩＤＦＴ演算部５の速度限界で入力バッファ回路４からデータを読み取ることができる。
【００７５】
以上より、この実施の形態のデータ入力に関しては、ＩＤＦＴ演算部５にとって極力無駄な時間を省くことができ、結果として演算時間の短縮が図れる。従って、安価なＤＳＰをＩＤＦＴ演算部５に用いてＩＤＦＴ演算を実行でき、装置全体での低コスト化を実現することができる。また、演算時間の短縮化により、余った時間を他の機能を実現するために使用することもできる。
【００７６】
次に、本発明の要部のステージ演算回路３の他の実施の形態について説明する。上記の説明ではステージ演算回路３は２倍オーバーサンプリングの第一ステージの演算をするように説明したが、４倍オーバーサンプリングの一部のＩＤＦＴ演算をすることもできる。この場合、ステージ演算回路３はＩＤＦＴ演算の第一及び第二ステージの演算を実行する。
【００７７】
この４倍オーバーサンプリング時のＩＤＦＴ演算の第一及び第二ステージの演算について説明するに、入力の実数部データと虚数部データ（入力）と、第一ステージ結果と第二ステージ結果とは以下に示すようになる。
【００７８】
【００７９】
従って、４倍オーバーサンプリングでは、以下のようになる。
【００８０】
【００８１】
【表３】
【００８２】
次に、本発明の要部のステージ演算回路３の第２の実施の形態について説明する。図９は本発明の要部のステージ演算回路３の第２の実施の形態のブロック図を示す。この実施の形態では、後段のアナログ系の設計を容易にするため、２倍のオーバーサンプリングを使用し、基数２で２５６ポイントのＩＤＦＴ演算を行い、ＯＦＤＭ信号を発生させるものとする。また、２５６ＱＡＭにより１本の搬送波に８ビットの情報を印加し、ＩＤＦＴ演算部への入力割り当ては、入力周波数整列型で順番に番号をふると次のようになる。
【００８３】
番号 ０〜 ６４ 搬送波を変調する情報信号が与えられる。
【００８４】
番号６７〜１９１ 搬送波レベルを０とし、信号を発生させない。
【００８５】
番号１９２〜２５５ 搬送波を変調する情報信号が与えられる。
【００８６】
出力時間軸データ整列型のＩＤＦＴ演算の第一ステージ、第二ステージについて説明する。 ビットリバース型周波数入力に対して、それぞれの演算は以下の通りとなる。
【００８７】
従って、入力割り当てと上記の第一、第二ステージの結果は、
【００８８】
図９は前述したように、２倍のオーバーサンプリングを使用し、基数２で２５６ポイントのＩＤＦＴ演算を行うに当たり、ＩＤＦＴ演算部の入力側に設けられた第一ステージと第二ステージを実施しながら伝送情報を出力するステージ演算回路のブロック図で、この実施の形態のステージ演算回路は、入力データ分割回路５１、反転回路５２及び５３、加算回路５４〜６１からなるハードウェア回路である。
【００８９】
同図において、入力データ分割回路５１は図示しない外部システムからの８ビットデータを入力として受け、入力データをを４ビット毎に分割し、分割された４ビットデータを順次４個ずつまとめ、それらを出力端子Ａ、Ｂ、Ｃ、Ｄより出力する。出力端子Ａからの４ビットデータＡｎ等は１番目、３番目、５番目及び７番目の２入力加算回路５４、５６、５８及び６０の各一方の入力端子に入力され、出力端子Ｂからの４ビットデータＢｎ等は２番目、４番目、６番目及び８番目の２入力加算回路５５、５７、５９及び６１の各一方の入力端子に入力される。
【００９０】
また、入力データ分割回路５１の出力端子Ｃからの４ビットデータＣｎ等は１番目と８番目の２入力加算回路５４、６１の各他方の入力端子に入力され、出力端子Ｄからの４ビットデータＤｎ等は２番目と３番目の２入力加算回路５５、５６の各他方の入力端子に入力される。更に、入力データ分割回路５１の出力端子Ｃ、Ｄからの各４ビットデータは、それぞれ反転回路５２、５３に入力されてすべてのビットが論理反転された後、反転回路５２の出力データ（−Ｃｎ等）は４番目と５番目の２入力加算回路５７、５８の各他方の入力端子に入力され、反転回路５３の出力データ（−Ｄｎ等）は６番目と７番目の２入力加算回路５９、６０の各他方の入力端子に入力される。
【００９１】
上記の８個の加算回路５４〜６１は、いわゆる全加算器で、一方の入力端子（第１入力）と、他方の入力端子（第２入力）に入力された４ビットデータに対し加算演算すると共に符号拡張する。その際に、更に＋１の加算も行われる。実際には、上記の符号拡張は最上位ビットのデータがさらにその上位２ビットとしてコピーされ、全体として６ビットとするものである。符号拡張された後のデータをＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ、−Ｄｍとする。以後これらのデータは２の補数表現で演算される。これにより、加算回路５４〜６１の入力と出力の関係はまとめると、表４に示すようになる。
【００９２】
【表４】
【００９３】
ここで、上記のＲ０、Ｉ０、Ｒ３及びＩ３をそれぞれＡ、Ｂ、Ｃ及びＤで表すものとし、また１／４はビットシフトにより得られるので無視すると、第二ステージ演算結果は上記の入力の場合には、｛（Ａ＋Ｃ）、（Ｂ＋Ｄ）｝、｛（Ａ＋Ｄ）、（Ｂ−Ｃ）｝、｛（Ａ−Ｃ）、（Ｂ−Ｄ）｝及び｛（Ａ−Ｄ）、（Ｂ＋Ｃ）｝と書き改めることができる。これは表４から分かるように、加算回路５４〜６１の出力加算結果Ｈｍ０〜Ｈｍ７にほかならない。ただし、表４の加算結果Ｈｍ０〜Ｈｍ７では符号拡張と＋１の加算結果が得られているが、この意味は第二ステージ演算結果に関係ないので、加算結果Ｈｍ０〜Ｈｍ７が実質上、第二ステージ演算結果であることが分かる。他の入力の場合も上記と同様である。
【００９４】
なお、図９において、説明を簡略化するため、Ｈｍ０〜Ｈｍ７が伝送情報バッファ回路に伝達される部分は記述してないが、実際には図７の選択回路４５と同等な機能を有する８入力１出力型の選択回路で実現できる。選択信号も容易に作成できる。
【００９５】
ここで、２ビット符号拡張する意味は、加算時のオーバーフロー、アンダーフローを避けるためであり、記述の第二ステージ演算結果の１／４スケーリングに対応している。また、＋１を加算するのは第１の実施の形態で図７のＤＡＴＡ１０に”Ｈ”を与えた理由と同じである。
【００９６】
すなわち、一般的にＱＡＭ変調等では、信号点配置を＋０．５ずらし、受信機での復調を簡単にする。そこで、通常の方法としては、既述の入力ｎビットに対し、最下位ビットのさらに下位に１ビットを論理”１”で加える。補数を求めるには、すべてのビットを反転しＬＳＢに”１”を加えてつくる。そして加算する。この動作の簡便な方法として、補数に関してはビット反転することと、加算後には＋１することで、同等となる。
【００９７】
そのままの加算については、０．５に対応するビットは常に論理”１”であり、加算により０．５＋０．５＝１になるからであり、補数の場合も、反転するだけで、０．５に対応するビットは常に論理”１”であり、加算で１になるからである。２つの例についてこの様子を図１０及び図１１に示す。なお、両図中、＋０．５した値を”’”で表す。
【００９８】
このような方法により、ＩＤＦＴ演算の第一、第二ステージを実施することができる。なお、上記は一例であり、所望の結果を得ることが要点である。加算回路５４〜６１より得られた８個のデータは、前記ＩＤＦＴ演算部５に渡され、第三ステージ以降の演算を実施する。演算の最終結果は、図示しない直交変調器に入力され、Ｄ／Ａ、周波数変換部等を通ってＯＦＤＭ信号となり、増幅器を介して送信アンテナに給電され、電波発射される。
【００９９】
次に、本発明の第３の実施の形態ついて説明する。この場合、２倍オーバーサンプリングを使用し、基数４で２５６ポイントのＩＤＦＴ演算を行い、ＯＦＤＭ信号を発生させる。基数４のＩＤＦＴ演算の詳細は、他に専門書が多数あるので省略する。基数４の基本演算は、図１２に示すように行われる。なお、入力データをｘ（０）、ｘ（１）、ｘ（２）、ｘ（３）とし、求まる変換値をＸ（０）、Ｘ（１）、Ｘ（２）、Ｘ（３）とし、回転因子Ｗｎをｅｘｐ（−２πｊｎ／４）とする。
【０１００】
図１２から次式が成立する。
【０１０１】
Ｘ（０）＝ｘ（０）＋ｘ（１）＋ｘ（２）＋ｘ（３）
Ｘ（１）＝ｘ（０）＋ｊｘ（１）−ｘ（２）−ｊｘ（３）
Ｘ（２）＝ｘ（０）−ｘ（１）＋ｘ（２）−ｘ（３）
Ｘ（３）＝ｘ（０）−ｊｘ（１）−ｘ（２）＋ｊｘ（３）
入力整列型のＩＤＦＴ演算において、第一ステージを実施する際、２倍オーバーサンプリングを考慮すると、上記のｘ（１）とｘ（２）は常にゼロであるから上式は次のように書き表せる。
【０１０２】
Ｘ（０）＝ｘ（０）＋ｘ（３）＝（Ｒ０＋Ｒ３）＋ｊ（Ｉ０＋Ｉ３）
Ｘ（１）＝ｘ（０）−ｊｘ（３）＝（Ｒ０＋Ｉ３）＋ｊ（Ｉ０−Ｒ３）
Ｘ（２）＝ｘ（０）−ｘ（３）＝（Ｒ０−Ｒ３）＋ｊ（Ｉ０−Ｉ３）
Ｘ（３）＝ｘ（０）＋ｊｘ（３）＝（Ｒ０−Ｉ３）＋ｊ（Ｉ０＋Ｒ３）
ここで、記述内容に合わせて、ｘ（０）＝Ｒ（０）＋ｊＩ０、ｘ（３）＝Ｒ３＋ｊＩ３とおいている。
【０１０３】
上記の説明から分かるように、基数４のＩＤＦＴ演算の第一ステージは、前記の基数２のＩＤＦＴ演算の第一及び第二ステージと同じ演算であり、同じハードウェア回路により演算できる。
【０１０４】
次に、本発明の要部のステージ演算回路３の第４の実施の形態について説明する。図１３は本発明の要部のステージ演算回路３の第４の実施の形態のブロック図を示す。この実施の形態では、後段のアナログ系の設計を容易にするため、４倍のオーバーサンプリングを使用し、５１２ポイントのＩＤＦＴ演算を行い、ＯＦＤＭ信号を発生させる。また、２５６ＱＡＭにより１本の搬送波に８ビットの情報を印加し、ＩＤＦＴ演算部への入力割り当ては、入力周波数整列型で順番に番号をふると、次のようになる。
【０１０５】
番号 ０〜 ６４ 搬送波を変調する情報信号が与えられる。
【０１０６】
番号 ６５〜４４７ 搬送波レベルを０とし、信号を発生させない。
【０１０７】
番号４４８〜５１１ 搬送波を変調する情報信号が与えられる。
【０１０８】
この場合の出力時間軸データ整列型のＩＤＦＴ演算の第一、第二、第三ステージの演算は図１４に示すようになる。また、このＩＤＦＴ演算による第三ステージの演算結果は次式のＨ０〜Ｈ７の繰り返しとなる。
【０１０９】
【数１】
【０１１０】
【数２】
【０１１１】
図１３において、入力データ分割回路７１は図示しない外部システムからの８ビットデータを入力として受け、入力データを４ビット毎に分割し、分割された４ビットデータを順次４個ずつまとめ、それらを出力端子Ａ、Ｂ、Ｃ、Ｄより出力する。出力端子Ａ、Ｂ、Ｃ及びＤからの各４ビットデータＡｎ、Ｂｎ、Ｃｎ及びＤｎ等は１番目、２番目、３番目及び４番目の拡張回路７６、７７、７８及び７９に入力され、更に出力端子Ｃからの４ビットデータＣｎ等は反転回路７２と加算回路７４に入力され、出力端子Ｄからの４ビットデータＤｎ等は反転回路７３と加算回路７４及び７５にそれぞれ入力される。反転回路７２の出力反転データ（−Ｃｎ等）は、拡張回路８０と加算回路７５にそれぞれ入力される。また、反転回路７３の出力反転データ（−Ｄｎ等）は、拡張回路８１に入力される。
【０１１２】
加算回路７４及び７５は、いわゆる全加算器で、一方の入力端子（第１入力）と、他方の入力端子（第２入力）に入力された４ビットデータに対し加算演算すると共に符号拡張する。実際には、図９の加算回路５４〜６１と同様に、符号拡張は最上位ビットのデータをさらにその上位２ビットとしてコピーし、全体として６ビットとするものである。また、このとき＋１の加算を行い、ＬＳＢの下位に論理”０”で１ビット付加して７ビットとする。すなわち、加算回路７４、７５では、６ビットに０．５＋０．５を加算するので、００００１．０（７ビット）を加算することになる。よって、＋１をして最下位（ＬＳＢ）の下に”０”を付加するのと同等である。
【０１１３】
以下、時刻ｎにおける動作につき説明するに、加算回路７４は第１入力Ｄｎと第２入力 Ｃｎの４ビットデータに対し符号拡張して６ビットとし、かつ、加算演算結果（Ｄｍ＋Ｃｍ）を生成し、さらに＋１を加算し、ＬＳＢの下位に論理”０”で１ビット付加して７ビットのデータＥｍを生成出力する。また、もう一つの加算回路７５は、第１入力Ｄｎと第２入力−Ｃｎの４ビットデータに対し符号拡張して６ビットとし、かつ、加算演算結果により（Ｄｍ−Ｃｍ）を生成し、さらに＋１を加算し、ＬＳＢの下位に論理”０”で１ビット付加して７ビットのデータＦｍを生成する。
【０１１４】
拡張回路７６は、入力４ビットデータＡｎを２ビット符号拡張し、ＬＳＢの下位に論理”１”で１ビット付加して７ビットとした拡張データＡｍを出力する。他の拡張回路７７、７８及び７９も上記と同様に、入力４ビットデータＢｎ、Ｃｎ及びＤｎの最上位ビットが更にその上位２ビットとしてコピーされ、全体として６ビットとされた後、そのＬＳＢの下位に論理”１”で１ビット付加して７ビットとされた、拡張データＢｍ、Ｃｍ及びＤｍをそれぞれ出力する。
【０１１５】
また、拡張回路８０は、反転回路７２より入力された４ビットデータ−Ｃｎを２ビット符号拡張し、かつ、ＬＳＢの下位に論理”１”で１ビット付加して７ビットとした拡張データ−Ｃｍを生成する。更に、拡張回路８１は、反転回路７２より入力された４ビットデータ−Ｄｎを２ビット符号拡張し、かつ、ＬＳＢの下位に論理”１”で１ビット付加して７ビットとした拡張データ−Ｄｍを生成する。
【０１１６】
ここで、上記の演算をより具体的に、例えばＡｎを「１００１（−７）」、Ｂｎを「００１１（３）」、Ｃｎを「０００１（１）」、Ｄｎを「１０１１（−５）」であるものとして説明するに、このときは反転回路７２、７３の出力は−Ｃｎ＝１１１０、−Ｄｎ＝０１００となる。また、加算回路７４は上記のＤｎを上位２ビット符号拡張してＤｍ＝１１１０１１を生成し、Ｃｎを上位２ビット符号拡張してＣｍ＝０００００１を生成し、それらを加算してＤｍ＋Ｃｍ＝１１１１００を生成した後、＋１を加算した値（Ｄｍ＋Ｃｍ＋１）として「１１１１０１」を生成し、この６ビットのＬＳＢの下に１ビット”０”を付加して７ビットデータＥｍとして「１１１１０１０」を生成する。同様にして、加算回路７５は７ビットデータＦｍとして「１１１０１００」を生成する。
【０１１７】
また、拡張回路７６〜８１は、上位２ビットを符号拡張して更にＬＳＢに下に１ビット付加するので、「１１１００１１」の値の７ビットデータＡｍ、「００００１１１」の値の７ビットデータＢｍ、「０００００１１」の値の７ビットデータＣｍ、「１１１０１１１」の値の７ビットデータＤｍ、「１１１１１０１」の値の７ビットデータ−Ｃｍ、「０００１００１」の値の７ビットデータ−Ｄｍをそれぞれ出力する。
【０１１８】
ここで、上記７ビットの上位４ビット目と５ビット目の間に小数点があると仮定すると、Ａｍは「１１１０．０１１」で、これは−１．６２５であるから（−７＋．５）／４と同等である。同様に、Ｂｍは（３＋．５）／４と、Ｃｍは（１＋．５）／４と、Ｄｍは（−５＋．５）／４とそれぞれ同等である。更に、−Ｃｍ、−ＤｍはＣｍ、Ｄｍの符号反転と同等である。また、Ｅｍの「１１１１．０１０」は「−０．７５」で、これはＤｍ＋Ｃｍと同等であり、Ｆｍの「１１１０．１００」は「−１．５」で、これはＤｍ−Ｃｍと同等である。
【０１１９】
以上のようにして得られた拡張データＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ、−Ｄｍ、Ｅｍ及びＦｍの８個のデータは、それぞれ伝送情報入力バッファ回路４に入力される。ＩＤＦＴ演算部５は、伝送情報入力バッファ回路４内の８個のデータから、ＩＤＦＴ演算部５の有するメモリの、所望の１６個の番地（０番地〜Ｆ番地）に対し、次式が得られるように演算して格納する。
【０１２０】
【数３】
【０１２１】
【数４】
【０１２２】
ＩＤＦＴ演算部５は、１６個のデータを得る上記の動作を６４回繰り返した後、さらに第四ステージ以降の演算を実施する。演算の最終結果は、図示しない直交変調器に入力され、Ｄ／Ａ、周波数変換部等を通ってＯＦＤＭ信号となり、増幅器を介して送信アンテナに給電され、電波発射される。
【０１２３】
次に、上記の実施例の形態で８倍オーバーサンプリングを使用した場合について説明する。この場合ＩＤＦＴ演算は前記のＲ７＋ｊＩ７、Ｒ８＋ｊＩ８ はゼロとなるため、さらに簡単になる。すなわち、（２）式に対応する式は以下のようになる。
【０１２４】
【数５】
【０１２５】
このようにして、ステージ演算回路３で第三ステージの一部までの演算が終了するので、ＩＤＦＴ演算部５は、３２個のデータを得る上記の動作を３２回繰り返した後、さらに第四ステージ以降の演算を実施する。
【０１２６】
なお、以上では８倍オーバーサンプルまで説明したが、本発明はこれに限定されるものではなく、それ以上のものでも適用可能である。それらのステージ演算回路については、以上の実施の形態の説明より容易に類推できる。
【０１２７】
【発明の効果】
以上説明したように、本発明によれば、ＩＤＦＴ演算の第ｋステージの演算を簡単な構成のハードウェア回路であるステージ演算回路により実施しながら出力して、演算部はそれ以降のステージの演算を行うようにしたため、演算部に対して入力時間は同じで、全体として演算時間の短縮に役立ち、伝送情報の入力時間及び演算結果の出力時間を極力少なくすることができ、よって、安価なＤＳＰを用いてＩＤＦＴ演算をソフトウェアにより実行する演算部を実現することができる。
【０１２８】
また、本発明によれば、演算部の速度限界で入力バッファ回路からデータを読み取ることができ、データ入力に関しては、演算部にとって極力無駄な時間を省くことができ、演算部は、最小の時間でＩＤＦＴ演算結果を出力バッファ回路に出力できる。以上より、本発明によれば、装置全体での低コスト化を実現できると共に、余った時間を利用して、他の機能を実施することもできる。
【図面の簡単な説明】
【図１】本発明の要部の一実施の形態を示すブロック図である。
【図２】図１の動作説明用フローチャートである。
【図３】本発明装置で送信するＯＦＤＭ信号の一例の周波数スペクトラムを示す図である。
【図４】図１の要部の詳細ブロック図である。
【図５】図１の要部の伝送情報入力制御回路の一実施の形態を示す回路図である。
【図６】図５の動作説明用タイミングチャートである。
【図７】本発明の要部のステージ演算回路の第１の実施の形態を示す回路系統図である。
【図８】図１の他の要部の詳細ブロック図である。
【図９】本発明の要部のステージ演算回路の第２の実施の形態を示すブロック図である。
【図１０】図９の動作を説明する図である。
【図１１】図９の動作を説明する図である。
【図１２】ステージ演算の動作を説明する図である。
【図１３】本発明の要部のステージ演算回路の第４の実施の形態を示すブロック図である。
【図１４】図１３のステージ演算回路の第４の実施の形態のステージ演算を説明する図である。
【符号の説明】
１ 外部システム
２ 伝送情報入力制御回路
３ ステージ演算回路
４ 伝送情報入力バッファ回路
５ 逆離散的フーリエ変換（ＩＤＦＴ）回路
６ 演算結果出力バッファ回路
７ 演算結果出力制御回路
２１ 第１のカウンタ
２２〜２５、２８、３３ Ｄ型フリップフロップ
３１ 第２のカウンタ
３２ ３ＤＣ検出回路
４１ ラッチ回路
４２、４５ 選択回路
４３、５２、５３、７２、７３ 反転回路
５１、７１ 入力データ分割回路
５４〜６１、７４、７５ 加算回路
７６〜８１ 拡張回路
Claims (9)
- 伝送情報であるディジタルデータが複数の入力端子に入力されて２M倍（ただし、Ｍは１〜３のいずれかの自然数）のオーバーサンプリングで逆離散的フーリエ変換演算を行う演算部と、
前記演算部の逆離散的フーリエ変換の第ｋステージ（ただし、ｋは１（Ｍ＝１のとき）、又は１及び２（Ｍ＝２のとき）、又は１及び２と３の一部（Ｍ＝３のとき））の演算を実行しながら、その演算結果を前記ディジタルデータとして前記演算部へ出力するハードウェア回路で構成されたステージ演算回路と、
前記ステージ演算回路により演算されるステージ以降の残りの全ステージの演算を行って得られた前記演算部の演算結果を一時保持する出力バッファ回路と、
前記出力バッファ回路から連続的に読み出された演算結果をディジタル信号のまま、若しくはアナログ信号に変換してから直交変調する直交変調手段と、
前記直交変調手段の出力直交周波数分割多重信号を送信する送信手段と、
を有することを特徴とする周波数分割多重信号送信装置。 - 前記演算部よりの入力要求に従いディジタルデータを外部システムから前記ステージ演算回路へ供給する伝送情報入力制御回路と、前記ステージ演算回路の出力演算結果を前記伝送情報入力制御回路の制御の下に一時格納した後、前記ディジタルデータとして前記演算部へ出力する伝送情報入力バッファ回路と、前記出力バッファ回路内のデータ量を監視し、所定量以下になったときに出力要求信号を発生して前記演算部に供給し演算結果を出力させる演算結果出力制御回路とを有することを特徴とする請求項１記載の周波数分割多重信号送信装置。
- 請求項１記載の周波数分割多重信号送信装置において、ｋ＝１、Ｍ＝１とし、
前記ステージ演算回路は、
送信すべきディジタルデータを所定ビットずつ順次に保持する保持回路と、
前記保持回路で保持されたディジタルデータを所定数のビットの上位側ビットデータと下位側ビットデータにそれぞれ２分割したとき、前記上位側ビットデータと下位側ビットデータの一方を選択する第１の選択回路と、
前記第１の選択回路の出力ビットデータのすべてを論理反転する反転回路と、
前記選択回路の出力ビットデータと前記反転回路の出力ビットデータの一方を選択する第２の選択回路と、
前記第２の選択回路より前記第ｋステージ（ｋ＝１）の演算結果が得られるように、前記第１及び第２の選択回路の選択動作を制御する制御回路と、
を有することを特徴とする周波数分割多重信号送信装置。 - 請求項１記載の周波数分割多重信号送信装置において、ｋ＝１及び２、Ｍ＝２とし、
前記ステージ演算回路は、
送信すべきディジタルデータが入力され、これを所定数のビット毎に分割し、分割したデータを順次４個ずつまとめて得た第１乃至第４の分割データを並列に出力する入力データ分割回路と、
前記第３の分割データの全ビットの論理値を反転する第１の反転回路と、
前記第４の分割データの全ビットの論理値を反転する第２の反転回路と、
それぞれ第１及び第２の入力端子に入力されたデータを加算してステージ演算結果を出力する全部で８個の第１乃至第８の加算回路とよりなり、
前記第１の分割データを奇数番目の前記第１、第３、第５及び第７の加算回路の第１の入力端子に入力し、前記第２の分割データを偶数番目の前記第２、第４、第６及び第８の加算回路の第１の入力端子に入力し、前記第３の分割データを前記第１及び第８の加算回路の第２の入力端子に入力し、前記第４の分割データを前記第２及び第３の加算回路の第２の入力端子に入力し、前記第１の反転回路の出力反転データを前記第４及び第５の加算回路の第２の入力端子に入力し、前記第２の反転回路の出力反転データを前記第６及び第７の加算回路の第２の入力端子に入力する構成としたことを特徴とする周波数分割多重信号送信装置。 - 前記第１乃至第８の加算回路は、その第１、第２の入力端子に入力されたｎビットのデータを少なくとも１ビット以上符号拡張してｍビットとした後それらのデータを算術加算し、更に＋１の加算をすることを特徴とする請求項４記載の周波数分割多重信号送信装置。
- 前記ステージ演算回路は、前記演算部が２倍オーバーサンプリングでＩＤＦＴ演算をする場合に、基数２のＩＤＦＴ演算の第一ステージと第二ステージを実行することを特徴とする請求項５記載の周波数分割多重信号送信装置。
- 前記ステージ演算回路は、前記演算部が２倍オーバーサンプリングでＩＤＦＴ演算をする場合に、基数４のＩＤＦＴ演算の第一ステージを実行することを特徴とする請求項５記載の周波数分割多重信号送信装置。
- 請求項１記載の周波数分割多重信号送信装置において、ｋ＝１及び２と３の一部、Ｍ＝３とし、
前記ステージ演算回路は、
送信すべきディジタルデータが入力され、これを所定数のビット毎に分割し、分割したデータを順次４個ずつまとめて得た第１乃至第４の分割データを並列に出力する入力データ分割回路と、
前記第３の分割データの全ビットの論理値を反転する第１の反転回路と、
前記第４の分割データの全ビットの論理値を反転する第２の反転回路と、
前記第３の分割データと前記第４の分割データとをそれぞれ加算する第１の加算回路と、
前記第４の分割データと前記第１の反転回路の出力データとをそれぞれ加算する第２の加算回路と、
前記第１、第２、第３及び第４の分割データがそれぞれ入力されて少なくとも１ビット以上符号拡張する第１、第２、第３及び第４の拡張回路と、
前記第１及び第２の反転回路の出力データが入力されて少なくとも１ビット以上符号拡張する第５及び第６の拡張回路と、
を有し、前記第１乃至第６の拡張回路の出力データと前記第１及び第２の加算回路の出力データをそれぞれ４倍又は８倍のオーバサンプリング時のＩＤＦＴ演算の第一及び第二のステージ演算と第三のステージ演算の一部の演算結果として出力する構成としたことを特徴とする周波数分割多重信号送信装置。 - 前記第１及び第２の加算回路は、その第１、第２の入力端子に入力されたｎビットのデータを少なくとも１ビット以上符号拡張した後それらのデータを算術加算し、更にそのＬＳＢの下位に論理”０”で１ビット付加してｍビットとし、前記第１乃至第６の拡張回路は、入力データを少なくとも１ビット以上符号拡張して得たデータのＬＳＢの下位に論理”１”で１ビット付加してｍビットとし、前記演算部は、前記入力バッファ回路を介して入力された前記第１乃至第６の拡張回路の出力データをＡｍ、Ｂｍ、Ｃｍ、Ｄｍ、−Ｃｍ及び−Ｄｍとし、前記第１及び第２の加算回路の出力データをＥｍ及びＦｍとしたとき、内部のメモリの所望の０番地から１Ｆ（１６進数）番地までの計３２個の番地に対し、０、２、４、６、８、Ａ、Ｃ及びＥの各番地がＡｍ、１、３、５、７、９、Ｂ、Ｄ及びＦの各番地がＢｍ、１０番地が＋Ｃｍ、１１番地が＋Ｄｍ、１２番地が＋ＳＥｍ、１３番地が＋ＳＦｍ、１４番地が＋Ｄｍ、１５番地が−Ｃｍ、１６番地が＋ＳＦｍ、１７番地が−ＳＥｍ、１８番地が−Ｃｍ、１９番地が−Ｄｍ、１Ａ番地が−ＳＥｍ、１Ｂ番地が−ＳＦｍ、１Ｃ番地が−Ｄｍ、１Ｄ番地が＋Ｃｍ、１Ｅ番地が−ＳＦｍ、１Ｆ番地が＋ＳＥｍ（ただし、Ｓ＝√２）となるように８倍のオーバーサンプリングのＩＤＦＴ演算することを特徴とする請求項８記載の周波数分割多重信号送信装置。
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