JPS5853836B2 - マルチビット・ディジタル表示を発生させる装置 - Google Patents

Description

【発明の詳細な説明】 この発明はディジタル電子信号発生方式に関する。

さらに詳しくは、この発明は時分割多重電話方式におけ
る二重周波音信号を発生させるためのディジタル方式に
関する。

パルス符号変調時分割多重（ＰＣＭ／ＴＤＭ）電話方式
、例えばＲＯＬＭコーポレーション・オプ・キューバー
チノ、カリフォルニア（ＲＯＬＭＣｏｒｐｏｒａｔｉｏ
ｎ ｏｆ Ｃｕｐｅｒｔｉｎｓ、Ｃａ１ｉｆｏｒｎｉａ
）により製作され販売されているＥＰＡＢＸの到来によ
り、数字Ｏ〜９、内部および外部の発信音、話中音、な
らびにその他任意の二重音多周波（ＤＵＡＬ ＴＯＮ
Ｅ ＭＵＬＴＩ−ＦＲＥＱ−ＵＥＮＣＹの頭文字をとっ
て、ＤＴＭＦ、と記される）指令信号、例えば＊、４ｉ
−などを表す全ディジタル形成の二重音多周波（ＤＴＭ
Ｆ）信号を発生させるための全ディジタル式二重周波音
発生器の必要が生じた。

過去においては、まずアナログ等価信号を発生して次に
このアナログ信号通常の方法でディジタル化することに
よりそのような全ディジタル信号を発生させることが試
みられた。

この技術には実行するのに比較的費用がかかりまた信号
中に切換え雑音が注入されることがあることに一部起因
して動作に比較的信頼性がおけないという欠点があるｏ
ｆって、最近ではＤＴＭＦ信号を発生させるための全デ
ィジタル方式を発明する方向に努力が向けられている。

アメリカ国特許第３，７０６，８５５号は全ディジタル
式ＤＴＭＦ信号を発生させる問題に対する一つの解決策
を例示している。

しかしながら、この解決策は信号音対の二つの基本周波
数間の位相差が常に一定である二重周波信号、すなわち
混合された対の信号が周期的かつ対称的になるように調
和的に関係している信号音周波数の対に限定される。

この特許に記載された全ディジタル式ＤＴＭＦ信号発生
器は有用な結果を与えかつ多量のアナログ装置の必要を
なくするけれども、ＤＴＭＦ信号が前記のように調和的
に関係していることが必要なためその方式の適用が不当
に制限される。

この発明は、費用が安く、動作に信頼性があって１調和
的および非調和的に関係しているＤＴＭＦ信号をそれの
指令に応答してディジタル式に表示することのできるＰ
ＣＭ／ＴＤＭ電子式電話方式に対する二重音多周波ディ
ジタル信号発生器からなる。

最も広くみて、この発明は、独立した時間基準信号に対
する画周波数の位相角を決定し、それぞれ計算された位
相角を有する正弦波の振幅を表わす振幅信号にその位相
角を変換し、そして振幅表示信号を加え合わせてその特
定の瞬間にやける周波数対のディジタル表示に対応する
値を発生させることによる二重音信号のディジタル表示
の発生からなる。

個個の信号の個個の位相角を連続的に計算し、この位相
角を振幅表示信号に変換し、そして振幅表示信号をディ
ジタル形式で加え合わせることによって、二重周波信号
の所望のディジタル表示を得ることができる。

個個の位相角は各周波数の正弦波基準信号の位相角に対
応してマルチビット・ディジタル・キャラクタを発生さ
せることによって計算される。

このキャラクタは、ある基準時点から経過した秒数の小
数部を表すｎビットを有するマルチビット・ディジタル
・キャラクタを正弦波信号の周波数を表すｍビットを有
するマルチビット・ディジタルキャラクタと乗算するこ
とによって発生させることが望ましい（ｍおよびｎはと
もに整数）。

ｍビット整数部分およびｎピッ同・敷部からなる結果の
ｍ＋ｎビット積が試験されて、小数点の右側の最上位の
ｐビットが選択される。

ｎの値は位相角の真の値に対する積の正確度を決定する
が、ｐの値は位相角表示の分解能を決定する。

ｎもｐも周波数表示の所要の正確度に従って選択される
。

選ばれた具体例では、直接的二進乗算が使用されて最上
位のｐビットの選択が電子的に行われる。

ｐヒフ１位相キャラクタが発生された後、異なつた位相
角を有する周期波の振幅をそれぞれ表す一組のマルチビ
ット振幅キャラクタが記憶されている読出専用記憶装置
にその位相キャラクタが入力される。

入力位相キャラクタに対応する振幅キャラクタが入力キ
ャラクタの受信に対応して読み出され、この振幅キャラ
クタはその特定の位相角における特定の信号音の振幅を
表示す。

続出専用記憶装置から出力されたそれぞれ連続した対の
振幅キャラクタは加え合わされて、二つの選ばれた周波
数の加え合わされた周期波の対の振幅を表示する合成デ
ィジタル・キャラクタを発生させる。

この発明の性質および利点の一層完全な理解のためには
、添付の図面に関連して行われた次の詳細な説明を参照
するべきである。

さて図面を見ると、第１図Ａは二重周波信号を表す周期
的アナログ信号１１．１２の対を例示し、第１図Ｂは鋼
１図Ａの信号対のディジタル等価信号を例示する。

第１図Ｂの等価信号は第１図Ａの各波形１１．１２を所
定の規則的に繰り返された間隔で標本抽出して、標本抽
出点におけるこ〇二つの波形１１．１２の振幅を加え合
わせることによって得られる０第１図Ｂのディジタル波
形は次に順次−組のマルチビット・ディジタル・キャラ
クタに変換されるが、この各マルチビット・キャラクタ
は標本抽出点の一つを表しかつ１キャラクタ当りのビッ
ト数は特定のシステム応用に要求される分解能の程度に
よって決まる。

この発明によれば、そのようなマルチビット・ディジタ
ル・キャラクタの列は次のようにして発生される。

第２図において、与えられた二重周波アナログ音信号を
表すマルチビット・ディジタル・キャラクタは音指令源
１３から位相角計算機１４に、基準時間発生器１５によ
って供給されるマルチビット・ディジタル・キャラクタ
とともに供給されるが、後者のキャラクタは音キャラク
タか位相角計算機１４に入力された時点を標準時間間隔
を基にして表わした値の小数部（例えば、標準時間間隔
を基にして表わしたその入力時点が０．２５である場合
における。

２５の部分）を表わす。位相角計算機１４は音指令源１
３によって特定された二重周波音からなる二つの単一周
波信号のそれぞれの位相角をディジタル・マルチビット
形式で連続的に計算する。

ディジタル位相角キャラクタのそれぞれの対は態別のデ
ータ母線１６．１７を経て位相角・振幅変換器１８に、
音指令源１３から母線１９を経てきたディジタル振幅キ
ャラクタとともに結合される。

位相角・振幅変換器１８はＯ〜３６００の範囲の異なっ
た位相角を有する周期波の振幅をそれぞれ表すディジタ
ル・キャラクタの一つ以上のセットを記憶するための記
憶装置を有しており、ディジタル・キャラクタの異なっ
たセラは異なった所定の振幅スケールを有している。

各テイジタル位相角キャラクタおよびディジタル振幅キ
ャラクタの受信に応答して、変換器１８は特定された位
相角および所望の振幅を有する周期波の相対的振幅のテ
ーブル検索を行い、特定された相対的振幅をそれぞれ表
す連続したマルチビット・キャラクタを発生する。

相対的振幅キャラクタはデータ母線２１を経て加算器２
０に結合され、ここで各村のキャラクタが加え合わされ
る。

加算器２０の出力は、二重側波音の正しい振幅を表すマ
ルチビット・ディジタル・キャラクタであって、バッフ
ァ・レジスタ２２に一時的に記憶されて関連の利用回路
に結合される。

第３図はＰＣＭ／ＴＤＭ電子式ディジタル電話スイッチ
ボードに使用するのに適したこの発明の選ばれた具体例
のブロック図である。

ディジタル音指令キャラクタは関連の装置から入力母線
３０を経て音指令レジスタ３１にかつまたアップ・ダウ
ン指令レジスタ３２に供給される。

選はれた具体例では、音指令ならびにアップおよびダウ
ン指令は次の表１に示されたように５ビツトデイジタル
・キャラクタである。

注記しておくが、最初の二つのキャラクタは内部制御指
令、すなわちダウンおよびアップをそれぞれ表し、シス
テムを能動または受動状態にするのに使用される。

残りの５ビツト音キヤラクタはすべて、通常の電話スイ
ッチボード方式において標準押しボタン卓上電話機のＯ
ないし９、＊およびΦキー、変形押しボタン卓上電話機
のＡ、Ｂ。

ＣおよびＤキー、ならびに発信音、呼出し音および話中
音に対応して特定されるような二重周波信号を表す。

注記しておきたいが、対になった音は一般に非調和的で
あり、また何個のキャラクタに対して示されたもの以外
の周波数も所望または所要ならばこの発明の特定の応用
により使用することができる。

これらの周波数は調和的にまたは非調和的に関係するこ
とができる。

また注記するが、音指令レジスタ３１はダウンおよびア
ップのディジタル・キャラクタに応答せず、かつアップ
・ダウン指令レジスタ３２はこれらのキャラクタだけに
応答する。

レジスタ３２の出力は動作可能化ラッチ３４からの動作
可能化信号およびＷ、＝指示された外部供給信号ととも
にアップ・ダウン・デコーダ・ラッチ装置３３のデータ
入力に結合されるか、このＳＹＮ信号は全システムの手
動リセットを可能にする外部発生の制御信号である。

動作可能化ラッチ３４はＥＮＸと指示された外部発生信
号によってセットされるが、この信号は入力母線３０に
おける音指令が妥当な信号であることを示す外部発生の
制御信号である。

動作可能化ラッチ３４の動作可能化出力はまたアンプ・
ダウン指令レジスタ３２および音指令レジスタ３１のロ
ード入力に結合されて音指令ディジタル・キャラクタの
それへのローディングを可能にする。

動作可能化ラッチ３４はまた１２状態のスケールをもつ
計数器３８のスケールのクリア入力、および第４図に詳
細に示された制御論理装置３９に結合される。

システムに対する残りの入力はＤ ＣＬＫと名づけられ
た４、６ＭＨｚの周波数をもつ同期クロック信号で、こ
れは制御論理装置３９の入力および以下に特定された素
子のクロック入力に結合されている。

音指令レジスタ３１の出力は８ビツト・アドレス入力キ
ャラクタを必要とする読出専用記憶装置４１（以下、Ｒ
ＯＭ４１と称する）のアドレス入力の第１部分（５ビツ
ト）に結合される。

音ＲＯＭ４１は２５６Ｘ４ビツト形の７４８２８７装置
であることが望ましい。

音ＲＯＭ４１への入力の残りの３ビツトは状態計数器３
８によって供給され、以下にさらに詳しく説明する方法
による対になった順序での読出しのために特定のビット
対を指定するのに使用させる。

すなわち、状態計数器３８によって音ＲＯＭ４１へ供給
されるアドレスの３ビツトは音ＲＯＭ４１に記憶させた
１０ビツト・キャラクタＡＯ〜Ａ９およびＢＯ〜Ｂ９の
うちＡセットからの２ビツトおよびＢセットからの２ビ
ツトからなる４ビット並列ディジタル・キャラクタを音
シフトレジスタ４３ヘロード１７）Ｊ作するために使用
され、状態計数器３８の状態か１゜３．５．７および９
のとき、夫々対応して４ビット並列キャラクタＡＯ，Ａ
Ｉ 、ＢＯ，Ｂ１ 、Ａ２．Ａ３゜Ｂ２．Ｂ３．Ａ４．
Ａ５．Ｂ４．Ｂ５ 、Ａ６．Ａ７ 。

Ｂ８．Ｂ９およびＡ８．Ａ９．Ｂ８．Ｂ９が音シフトレ
ジスタ４３ヘロードされる。

なお、１３図中、各母線上の斜線の下側に示された数値
はビット数を表わす。

第５図に概略的に図示されたように、音ＲＯＭ４１はそ
れぞれ所定の低音および高音に対応した第１および第２
セツトの１０ビツト・キャラクタＡＯ〜Ａ９およびＢＯ
〜Ｂ９、ならびに異なった振幅スケールに対応した別の
セットの４ビツト・キャラクタを記憶する。

選びれた具体例においては、第５図に示された利得係数
１〜４に対応する振幅スケールはそれぞれ−７，５、−
５，５。

−２，５および−１８，５ｄＢＩＶ１であり、また二重
周波音指令に対する振幅係数は次のとおりである。

音ＲＯＭ４１の出力は、１０ビツト・キャラクタ・セッ
トのＡセットからの２ビツトおよびＢセットからの２ビ
ツトからなる４ビット並列ディジタル・キャラクタであ
って、母線４２を経て音シフトレジスタ４３の入力に結
合される。

４ビツト利得キヤラクタは母線４４を経て振幅レジスタ
４５の入力に結合される。

両レジスタ４３および４５は普通の設計の４ビット並列
入力レジスタである。

音ＲＯＭ４１から音シフトレジスタ４３への各４ビツト
・キャラクタのローディングは状態計数器３８によって
発生されてリード４８によりレジスタ４３に結合された
ロード信号によって行われるが、以下に説明する目的の
ための音シフトレジスタ４３のクロッキングは状態計数
器３８によって発生されてリード３９によりレジスタ４
３に結合されたクロック信号によって行われる。

ロード信号は奇数番の状態１，３，５．７および９に対
する状態計数器３８の階動によって発生され、またクロ
ック信号は偶数番の状態に対する状態計数器３８の階動
によって発生される。

音ＲＯＭ４１から振幅レジスタ４５への各４ビット利得
キャラクタのローディングは状態計数器３８によって発
生されてリード４６によりレジスタ４５に結合されたロ
ード信号によって行われるが、振幅レジスタ・ロード信
号は状態計数器３８の状態９への階動によって１システ
ム・サイクルごとに１度発生される。

音シフトレジスタ４３のＡ１およびＢ１の単一ビット出
力は以下に説明される目的のために符号６０で総括的に
示された乗算回路の異なった入力にそれぞれ結合される
。

振幅レジスタ４５の４ビツト出力は以下に説明される目
的のために位相角・振幅変換器１８の異なった入力に二
つのビット対で結合される。

基準時間発生器１５には望ましくは８．３８８６ＭＨｚ
の周波数をもつ尚周彼クロック出力信号を発生する発振
器５２があって、これが２５６分式除算回路５３の入力
に結合されている。

除算器５３の出力は、３２．７６８ ＫＨｚ の信号を
有し、１６ビツト計数器５４のデータ入力に結合される
が、これの出力は分数部分時間を特定する１６ビツト・
ディジタル・キャラクタである。

アップ・ダウン・デコーダ・ラッチ３３の出力はシステ
ムの正常の動作においては使用されない特別の指令の受
信により除算器５３および１６ビツト計数器５４の両方
をリセットするためにこれらの素子のクリア入力に結合
される。

ＤＣＬＫ信号は除算器５３の動作を他のシステム構成要
素と同期させるための除算器５３に対する入力である。

計数器５４の出力は乗算回路６０の１６ビツトシフトレ
ジスタ６１の入力に結合される。

シフトレジスタ６１に対するロード指令は制御論理装置
３９から得られ、状態計数器３８のゼロ状態に実質上対
応する。

レジスタ６１へのシフト・クロック入力はＤＣＬＫ信号
からなる。

レジスタ６１の１２の最上位のビットは通常の１２ビッ
ト二進加算器６２．６３の対の第１の加算入力に並列に
結合される。

加算器６２．６３のそれぞれの出力は１２ビツト・バッ
ファ・レジスタ６５．６６のそれぞれの入力に結合され
る。

バッファ６５．６６のクリア入力には、状態計数器３８
がゼロ状態に階動したとき発生される、バッファ・クリ
アと名づけられた制御論理装置３９からの出力制御信号
が結合される。

バッファ・レジスタ６５．６６へのクロック入力はそれ
ぞれ音シフトレジスタ４３からのＡＯ〜Ａ９およびＢＯ
〜Ｂ９ビット出力である。

バッファ・レジスタ６５．６６の１２ビツト出力はそれ
ぞれ加算器６２．６３の残りの入力に並列に結合される
。

すなわち、音シフトレジスタ４３は乗数レジスタとして
、シフトレジスタは被乗数レジスタとして機能し、また
、加算器６２とバッファ・レジスタ６５の結合は第１の
演算部を、加算器６３とバッファ・レジスタ６６の結合
は第２の演算部を構成している。

１０ビツト・キャラクタＡＯ−Ａ９およびＢＯ−Ｂ９（
第１のマルチビットディジタル信号）から構成される音
ＲＯＭ４１から音シフトレジスタ４３へのローディング
は状態計数器３８によって行なわれ、このシフトレジス
タ４３のディジタル・キャラクタは周波数を示している
。

一方、シフトレジスタ６１には計算器５４から１６ビツ
トのディジタルキャラクタ（第２のマルチビットディジ
タル信号）がロードされる。

このディジタル・キャラクタは基準時間から経過した領
事時間間隔の小数部分（すなわち、・１秒、・２秒等）
を示している。

そして、ビットＡＯ〜Ａ９．ＢＯ〜Ｂ９は音シフトレジ
スタ４３からシフトレジスタ６１の内容とディジタル乗
算を行うために連続してシフトされ、夫々前記第１の演
算部、第２の演算部において周波数を示す１０ビツトキ
ヤラクタと前記標準時間間隔の小数部分を示す１６ビツ
ト・キャラクタが乗算される。

この乗算結果は位相角を示す単位のない数とする。

換言すれば、シフトしジスタロ１に記憶されたディジタ
ルキャラクタは第１Ａ図においてｔ軸上の点を示し、音
シフトレジスタ４３に記憶されたディジタル・キャラク
タＡＯ〜Ａ９．ＢＯ〜Ｂ９はサイン波形１１とサイン波
形１２の如く２つのサイン波形の周波数を示している。

しかして、この各周波数によって前記標準時間間隔の小
数部分を乗算することにより、各周波数信号の位相角が
計算される。

そして、バッファ・レジスタ６５．６６には前記２つの
周波数成分の前記標準時間間隔に対する相対位相、すな
わち乗算された位相角が第１Ａ図に示す零位相点（原点
、３６０度、７２０度等）からの位相に関係する一対の
マルチビット積信号が形成される。

バッファ・レジスタ６５．６６の出力の最上位の６．ビ
ットは望ましくは７４１５７形装置の対である通常のマ
ルチプレクサγ０の別々の入力にさらに結合され、振幅
レジスタ４５からの対になった２ビツト振幅符号ととも
に位相角・振幅変換器１８への入力を形成し、このよう
にして二つの８ビット並列入力キャラクタが与えられる
。

ＭＰＸセレクトと名づけられたマルチプレクサγ０への
制御入力信号は制御論理装置３９から得られ、システム
の状態１１および１２に実質上対応する。

マルチプレクサγ０の出力は、対応する２ビツト利得キ
ヤラクタを伴った状態１１中のバッファ・レジスタ６５
からの第１の積および状態１２中の対応する２ビツト利
得キヤラクタを伴ったバッファ・レジスタ６６からの第
２の積からなり、各セットが異なった圧縮スケールをも
つ複数のセットの１２ビツト振幅符号が記憶されている
正弦関数表読出専用記憶装置γ２のアドレス入力に結合
される０選ばれた具体例では、ＲＯＭγ２か二つの２５
６Ｘ４ビツト形の７４８２８７装置からなり、４セツト
の振幅符号がＲＯＭ７２に記憶されている。

各セットは６４の異なった位相角の総数を有し、四つの
セットは前に記した振幅スケールによる振幅を表す。

従って、ＲＯＭ７２への８ビツトアドレス・キャラクタ
は、バッファ・レジスタ５５．６６の一つから得られて
指定されたレジスタからの出力の最上位のビットを特定
する６ビツト部分、および４振幅キャラクタ・セットの
うちの読み出されるべき特定のものを特定する２ビツト
部分からなる。

さらに、マルチプレクサγ０からの８ビツト出力キヤラ
クタの最上位のビットはまたＲＯＭγ２からの出力キャ
ラクタの正負符号を特定するのに使用され、この目的の
ためにＲＯＭ７２を完全に側路する。

選ばれた具体例では使用された正負符号協定は正の振幅
（１８００までの位相角）を特定するためのゼロ・ビッ
トおよび負の振幅（１８００から３６００までの位相角
）を特定するための１ビツトからなる。

ＲＯＭ７２の出力は１２ビツト加算器γ４の第１人力に
結合され、そしてこれの出力は出力バッファ・レジスタ
γ５の入力に並列に結合される。

バッファ・レジスタγ５の出力は加算器γ４の残りのデ
ータ入力に結合されかつまた第６図に示されたデータ出
力ゲート装置１８に送られる。

レジスタγ５に対するクリアおよびロード入力はそれぞ
れ状態計算器３８および制御論理装置３９から得られる
が、クリア指令は計数器３８の状態４〜７中に存在しま
たロード指令はシステムの状態１１および１２中に存在
する。

計数器３８の状態１１出力はまた動作可能化ラッチ３４
のリセット入力および制御論理装置３９の入力に結合さ
れてＭＰＸセレクト制御信号の発生を可能にする。

動作可能化出力と名づけられた信号は制御論理装置３９
からデータ出力ゲート装置７８に結合されて、状態計数
器３８か状態１１から状態０に階動した後出力バッファ
・レジスタγ５からのテ゛−タの出力を可能にする。

データ出力ゲート装置Ｔ８の出力は複合１２ビツト・デ
イジタル二重周波数振幅キャラクタからなり、出力母ａ
８０を経て利用回路に結合される。

システム・オペレーション 前に記したように、二重音周波数アナロク信号のディジ
タル化されたものの連続した部分は、まず第１および第
２の周波数によって標準時間間隔の小数部に相当する時
間を乗算し、二つのビット振幅符号によって得られた何
個の横に重みを付け、二つの積のそれぞれに対してチー
フル検索を行いそして正弦関数表ＲＯＭ７２からの重み
付き振幅符号を互いに加算することによって、この発明
により発生される。

乗算は、けた送り加算器を用いた乗算とも呼ばれる、直
接的二進乗算の通常のプロセスによって行われ、これは
二つの独立した乗算器部分の一つに対して第７図に示さ
れた流れ図に例示されている。

そこで、開始から始めて、ゼロ状態中に小数部時間キャ
ラクタを表す１６ビツト・キャラクタが計数器５４から
シフトレジスタｂ１にロードされる。

その後、状態計数器３８の状態１〜９中に音シフトレジ
スタ４３からの対になったそれぞれの連続したＡＩ、Ｂ
Ｉ音ビット出力はシフトレジスタ６１の現在の内容がそ
れぞれバッファ・レジスタ６）、ｂ６の現在の内容に加
算されるべきかどうかを決定するために試験される。

音ビットが１であるならば、部分積がそれぞれバッファ
・レジスタ６５．６６に記憶され、そしてシフトレジス
タ６１および音シフトレジスタ４３の内容が１けた送ら
れて部分積に加えられ、このようにして音ビットの最後
の対Ａ９．Ｂ９まで試験される。

その後、完全積を表すバッファ・レジスタ６５゜６６の
出力がマルチプレクサγ０に供給される〇第８図Ａ−Ｅ
は音キャラクタか状態計数器３８の状態１〜１０中に音
ＲＯＭ４１から読み出される方法を図解したものである
。

各図において、二つの連続した状態が表示されているが
、奇数番の状態は音シフトレジスタ４３への入力におけ
るロード信号の出現の結果を図示し、偶数番の状態はク
ロック信号出現後の音シフトレジスタ４３のシフトされ
た内容を示している。

従って、状態１においては、音指令の第１周波数を表す
音キャラクタＡの最初の二つのビットＡＯ９Ａ１、およ
び音指令によって特定された第２周波数を表す音キャラ
クタＢの最初の二つのピッ）ＢＯ，Ｂｌは指示された方
法で音シフトレジスタ４３にロードされる。

音シフトレジスタ４３からのＡＯおよびＢＯビット出力
はそれそ゛れバッファレジスタ６５゜６６のクロック入
力に結合され、第１の乗算段階において使用される。

計数器３８がＤＣＬＫによって状態２に移行させられる
と、音シフトレジスタ４３の内容が図示されたように右
へ１けた送られてＡＩ 、Ｂ１ビットがレジスタ４３か
らバッファ・レジスタ６５．６６に読み出される。

計数器３８がＤ ＣＬＫによって状態３に移行させられ
ると、音キャラクタＡおよびＢからの次に続く対のビッ
ト、すなわちＡ２．Ａ３およびＢ２．Ｂ３が音シフトレ
ジスタ４３にロードされて各村のビットの下位のけたの
もの、Ａ２ ｒ Ｂ２がバッファ・レジスタ６５．６６
へ読み出される。

同様に、計数器３８か状態４に移行させられると、レジ
スタ４３の内容が右へ１けた送られてピッ） Ａ３ ＊
Ｂ３が読み出される。

このプロセスは二つの音キャラクタのそれぞれからの１
０ビツトのすべてかそのようにして音シフトレジスタ４
３にロードされてけた送りされるまで続き、状態１０で
終りとなる。

注記しておくべきであるが、状態９中に４個の圧縮キャ
ラクタ・ビットが音ＲＯＭ４１からｍレジスタ４５にロ
ードされる。

システムの詳細なオペレーションは次のように進行する
。

前に記したように、状態計数器３８はシステム・サイク
ルの終りにおいて１１からＯにリセットさせる１２進計
数器である。

二つの付加的システム状態、すなわち状態１２および１
３はＤＣＬＫ信号によってクロックされた制御論理装置
３９によって与えられる。

この構成は、出力バッファ・レジスタＴ５における計算
された出力キャラクタがデ−タ出力ゲ−ト装置γ８によ
って出力母線８゜になお出力させている間にシステムが
次に受信された付加的な音指令キャラクタおよびＥＮＸ
制御信号に応答することができるようにする。

この機能能力が必要とされない場合には、この機構は所
望により除去してもよい。

以下説明した本願発明の要旨を述べれば、本発明は、二
つの周波数成分を有するアナログ信号を表わす第１のマ
ルチビットディジタル信号を発生するための装置３１．
４１ 。

４３、前記第１のマルチビット・ディジタル信号を乗算
されるべき一方の信号として入力される乗算装置（６０
すなわち構成要素６１．６２．６３゜６５．６６からな
るもの）、前記第１のマルチビット・ディジタル信号が
前記乗算装置に入るされた時点を標準時間間隔を基にし
て表わした値の小数部がどのような値になるかを表わす
第２のマルチピント・ディジタル信号を発生しそれを乗
算されるべき弛方の信号として前記乗算装置に入力する
装置５２，５３．５４を具備し、前記乗算装置は前記第
１のマルチビット・ディジタル信号と前記第２のマルチ
ビット・ディジタル信号を乗算して前記二つの周波数成
分の各成分の前記標準時間間隔に対する相対位相をそれ
ぞれ表わしている一対のマルチビット・ディジタル積信
号（６５゜６６の出力信号）を形成するようにされてお
り、更に、前記ディジタル積信号の各々をマルチビット
・ディジタル振幅信号に変換するための装置γ０ 、７
２ 、γ５、および、これらのマルチビット・ディジタ
ル振幅信号を加え合わせて単一のマルチビット振幅信号
を生じさせる装置７４．γ５を具備する、二つの周波数
成分を有するアナログ信号を表わすマルチビット・ディ
ジタル表示を発生させる装置、を提供するものである。

以上４１この発明の選ばれた具体例の詳しく完全な記載
であるが、種々の変更、別の構成および等価物自この発
明の真の精神および範囲から離れることなく使用させる
ことができる。

それゆえ、以上の説明および例示はこの発明の範囲を限
定するものとして解釈されるべきではない。

【図面の簡単な説明】

第１図人および第１図Ｂはこの発明の原理を図解した概
略図である。 第２図はこの発明を例示する概略的ブロック図である。 第３図はこの発明の選ばれた具体例のブロック図である
。 第４図は制御論理装置３９の論理図である。 第５図は音ＲＯＭ４１の内部構成を例示する概略図であ
る。 第６図はデータ出力ゲート装置１８の論理図である。 第７図は乗算動作を例示する流れ図である。第８図人な
いし第８図Ｅは乗算順序を例示する概略図である。 １３・・・・・・音指令源、１４・・・・・・位相角計
算機、１５・・・・・・基準時間発生器、１８・・・・
・・位相角−振幅変換器、２０・・・・・・加算器、２
２・・・・・・出力バッファ、３１・・・・・・音指令
レジスタ、３２・・・・・・アップダウン指令レジスタ
、３３・・・・・・アップダウンテ゛コーダラツチ、３
４・・・・・・動作可能ランチ、３８・・・・・・状態
計数器、３９・・−・・制御論理装置、４１・・・・・
・音ＲＯＭ。 ４３：音シフトしジスタ、４５：振幅レジスタ、５２：
８．３８８６ＭＨｚ発振器、５３：除算器（÷２５６）
、５４・・・・・・１６ビツト計数器、６１・・・１６
ビツトシフトレジスタ、６２．６３・・・・・・１２ビ
ツト加算器、６５．６６・・・・・・１２ビツトバツフ
アレジスタ、γ０・・・・・・マルチプレクサ、１２・
・・・・・正弦関数表ＲＯＭ、γ４・・・・・・１２ビ
ツト加算器、１５・・・・・・出力バッファレジスタ、
γ８・・・・・・テ゛−タ出力ゲート装置。

Claims (1)

【特許請求の範囲】
1. １ 二つの整数の周波数成分を有するアナログ信号を表
   わす第１のマルチビット・ディジタル信号を発生するた
   めの装置、前記第１のマルチビット・ディジタル信号を
   乗算されるべき一方の信号として入力される乗算装置、
   前記第１のマルチビットディジタル信号が前記乗算装置
   に入力された時点を標準時間間隔を基にして表わした値
   の小数部がどのような値になるかを表わす第２のマルチ
   ビット・ディジタル信号を発生しそれを乗算されるべき
   他方の信号として前記乗算装置に入力する装置を具備し
   、前記乗算装置は前記第２のマルチビット・ディジタル
   信号を乗算して前記二つの周波数成分の各成分の前記標
   準時間間隔に対する相対位相をそれぞれ表わしている一
   対のマルチビット・ディジタル積信号を形成するように
   されており、更に、前記ディジタル積信号の各々をマル
   チビット、ディジタル振幅信号に変換するための装置、
   およびこれらのマルチビット・ディジタル振幅信号を加
   え合せて単一のマルチビット振幅信号を生じさせる装置
   を具備することを特徴とする、二つの周波数成分を有す
   るアナログ信号を表わすマルチビット・ディジタル表示
   を発生させる装置。