JP3546295B2 - マルチキャリア送信装置差動符号化回路 - Google Patents
マルチキャリア送信装置差動符号化回路 Download PDFInfo
- Publication number
- JP3546295B2 JP3546295B2 JP08482199A JP8482199A JP3546295B2 JP 3546295 B2 JP3546295 B2 JP 3546295B2 JP 08482199 A JP08482199 A JP 08482199A JP 8482199 A JP8482199 A JP 8482199A JP 3546295 B2 JP3546295 B2 JP 3546295B2
- Authority
- JP
- Japan
- Prior art keywords
- digit binary
- signal
- output
- encoding circuit
- sets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明はマルチキャリア送信装置に用いる、ディジタル信号の差動符号化のためのマルチキャリア送信装置用差動符号化回路に関する。特に、差動４相位相変調（Differential Quadrature Phase Shift Keying）方式を適用した、マルチキャリア送信装置に用いるマルチキャリア送信装置用差動符号化回路に関する。
【０００２】
【従来の技術】
近年、多数の搬送波（キャリア）を使用した、多重通信方式が盛んに開発されている。中でも、直交周波数分割多重（Orthogonal Frequency Division Multiplexing）方式は、高速且つ高密度信号のディジタル伝送方式として注目されている。このＯＦＤＭ方式は、高品質且つ干渉に強い点で特に自動車等に於ける移動受信に適したオーディオ信号、映像信号の伝送手段として有望視されている。
【０００３】
例えばＯＦＤＭ方式は、互いに直交する数百或いは数千の搬送波を用いることで、各搬送波のデータレートを数百分の１或いは数千分の１に落とすことができる。これにより、いわゆるマルチパスによる干渉を軽減させることができる。
【０００４】
このようなマルチキャリア送信方式における変調の方式としては、４相位相変調（Quadrature Phase Shift Keying）方式のような多相位相変調方式、或いは１６相直交振幅変調（16 Quadrature Amplitude Modulation）方式のような直交振幅変調方式が使用されている。特に受信装置側で絶対位相の検出を不要とすることができる差動変調方式として、差動４相位相変調（ＤＱＰＳＫ）、８相、或いは１６相差動位相変調（8, 16 Differential Phase Shift Keying）方式のような差動位相変調方式が注目されている。また、位相差と振幅比を検出することで絶対位相及び絶対振幅の検出を不要とする１６値或いは６４値差動振幅位相変調（16, 64 Differential Amplitude and Phase Shift Keying）方式も注目されている。
【０００５】
図１は、これら差動符号を用いたマルチキャリア送信方式の一例として、変調装置の概略を示したブロック図である。送信すべき情報データがディジタル信号として差動符号化回路９００に入力される。このディジタル信号は、Ｍビットずつを１シンボルとして１つのキャリアにあてて送信されるべきものである。
【０００６】
図１の変調装置がＯＦＤＭ変調装置の場合、送信すべき情報データであるディジタル信号を同相（In Phase）成分と直交（Quadrature）成分とに分ける必要が有る。この同相（In Phase）成分と直交（Quadrature）成分とに分けられた信号を複素周波数成分として離散フーリエ逆変換することで、複素時間軸上の信号列が得られる。これを並直列変換し、ディジタル直交変調ののちディジタル／アナログ変換、或いはディジタル／アナログ変換ののちアナログ直交変調して低周波の信号を得、これを周波数変換して送信する。
【０００７】
差動位相変調について説明する。最も単純な差動符号化とは、受信側において次の関係により受信波の位相列｛φ'n｝から本来の位相列｛φn｝を得られるよう、送信側において位相列｛φn｝から送信波の位相列｛φ'n｝を生成することを言う。
φn＝φ'n−φ'n-1 …（１）
【０００８】
例えば位相変調において、位相列｛φn｝から式（１）を満たすよう生成した位相列｛φ'n｝を位相変調信号とすれば、受信側では遅延検波或いは検波後の位相の減算演算により、絶対位相の判定無しに元の位相列｛φn｝を容易に生成することができるという特長がある。これを利用し、もとのディジタル信号に対応する位相列｛φn｝を算出し、式（１）を満たすよう｛φ'n｝を求める、詳しくはキャリアの同相（In Phase）成分と直交（Quadrature）成分とのベクトル和の位相が｛φ'n｝となるよう、もとのディジタル信号から信号処理により、同相（In Phase）成分と直交（Quadrature）成分の振幅及び位相を算出することで、容易に送信波を変調できる。
【０００９】
実際、図３の（ａ）の信号空間ダイヤグラムに示す通り、ＤＱＰＳＫ方式において、１シンボル２ビットの信号の各々について、１つのキャリアの４つの位相をあてることにより、信号の送信が可能となる。これは差動符号を取らない単なるＱＰＳＫ方式と全く同様である。同様に、図３の（ｂ）の信号空間ダイヤグラムに示す通り、８ＤＰＳＫ方式において、１シンボル３ビットの信号の各々について、１つのキャリアの８つの位相をあてることにより、信号の送信が可能となる（８ＰＳＫと同様）。図３の（ａ）及び（ｂ）についてはグレイ符号（Gray Code）化した２ビット或いは３ビット信号を各位相に記した。以上は、１６ＤＰＳＫ他２の階乗の多相（２M）ＤＰＳＫ方式においても全く同様に多相（２M）ＰＳＫ方式と同じ信号空間ダイヤグラムとなる。
【００１０】
また、図３の（ｃ）は６４ＤＡＰＳＫの信号空間ダイヤグラムを示したものであるが、この場合は、４つの１６ＤＰＳＫの信号空間ダイヤグラムを重ねたものであり、隣り合う円周とは半径即ちキャリアの振幅の比が一定値ａとなっている。これにより、２つのシンボルの位相差及び振幅比から元のディジタル信号を複号するものである。この場合は１キャリア１シンボルあたり６ビットの信号を送信できる。
【００１１】
図３の（ａ）の信号空間ダイヤグラムから、ＤＱＰＳＫにおいて、２ビットの信号から同相（In Phase）成分と直交（Quadrature）成分の係数として例えば１及び−１を対応させることにより容易に差動変調を行うことができる。例えば２ビットの信号が（００）であれば、同相（In Phase）成分と直交（Quadrature）成分に１及び１、２ビットの信号が（１１）であれば、同相（In Phase）成分と直交（Quadrature）成分に−１及び−１を係数とすることにより変調が可能である。
【００１２】
特にＯＦＤＭ方式においてＤＱＰＳＫ方式を適用する場合、変調装置の離散フーリエ逆変換の際の入力が１及び−１（或いは任意の値ａ及び−ａ）とすれば良く、差動符号化回路と合わせて容易にＤＱＰＳＫ変調装置とすることができる。
【００１３】
以上を図２に示すＤＱＰＳＫ−ＯＦＤＭ変調装置について具体的に説明する。図２に示すＤＱＰＳＫ−ＯＦＤＭ変調装置においては、差動符号化回路９００において、送信すべき情報データであるディジタル信号を同相（In Phase）成分と直交（Quadrature）成分とに分け、各々を信号変換回路４０１及び４０２に出力する。信号変換回路４０１及び４０２は、０及び１の１ビット信号から成る信号列を１及び−１、或いは任意の値ａ及び−ａを示す多ビット信号からなる信号列とし、直並列変換器（Ｓ／Ｐ）４１１及び４１２に出力する。尚、信号変換回路４０１及び４０２においては、０の入力信号を１に変換するのが通常であるが、復調側との対応で逆にしても良い。直並列変換器（Ｓ／Ｐ）４１１及び４１２は、信号列を並列信号として離散フーリエ逆変換器（ＩＤＦＴ）４２０に出力する。離散フーリエ逆変換器（ＩＤＦＴ）４２０は、入力された１又は−１、或いは任意の値ａ及び−ａを示す多ビット信号の信号を、複素周波数のキャリアの振幅として扱い、離散フーリエ逆変換する。この際、同相（In Phase）成分Ｉkを各複素周波数の実数部、直交（Quadrature）成分Ｑkを各複素周波数の虚数部として扱う。
【００１４】
尚、ＯＦＤＭ方式においてガードバンド（ヌルシンボルキャリア）を設定する際は、そのキャリアに対応する入力は常に０とする必要が有る。図２のＤＱＰＳＫ−ＯＦＤＭ変調装置においては離散フーリエ逆変換器（ＩＤＦＴ）４２０に直接０が入力される構成としている。
【００１５】
離散フーリエ逆変換器（ＩＤＦＴ）４２０の出力ｉn及びｑnは複素時間軸上の信号であるが、良く知られている通り、出力信号を並直列変換したのち実部、虚部それぞれを直交変調して加えることで、ＯＦＤＭ送信用の中間周波数信号とすることができる。よって、離散フーリエ逆変換器（ＩＤＦＴ）４２０の出力を並直列変換器（Ｐ／Ｓ）４３１及び４３２で実部、虚部をそれぞれ並直列変換し、直交変調及びＤ／Ａ変換部４４０に出力し、直交変調及びＤ／Ａ変換部４４０で得られる中間周波数信号を周波数変換器４５０で周波数変換して送信することができる。
【００１６】
尚、以上の従来例で、直交変調及びＤ／Ａ変換部４４０は、ディジタル直交変調ののちディジタル／アナログ（Ｄ／Ａ）変換する構成の場合も、ディジタル／アナログ（Ｄ／Ａ）変換ののちアナログ直交変調する構成の場合も他の部分に影響はない。また、例えばＯＦＤＭ方式ではガードインターバル（複写による各シンボルの冗長部分）の挿入が行われることが多いが、図２の直交変調及びＤ／Ａ変換部４４０はガードインターバル挿入回路を含んでいるものをも表すものとする。
【００１７】
図２のＤＱＰＳＫ−ＯＦＤＭ変調装置における従来の差動符号化回路９００の作用を更に詳しく説明する。図１０は、従来の差動符号化回路９００の構成を示したブロック図である。また、図１１は、従来の差動符号化回路９００に使用されている単位差動符号化回路９９０−ｋを示した回路図である。
【００１８】
図１０の差動符号化回路９００は、１及び０の１ビット信号を２Ｎ個並べた信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化を行うものである。信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝を、直並列変換器９１０にて２ビットの信号｛SI1、SQ1｝、｛SI2、SQ2｝、…、｛SIN、SQN｝毎に分け、それぞれ単位差動符号化回路９９０−１、９９０−２、…、９９０−Ｎに出力する。単位差動符号化回路９９０−１は差動符号化を行い、差動符号｛DI1、DQ1｝を得て、並直列変換器９９１及び９９２にそれぞれDI1、DQ1を出力する。単位差動符号化回路９９０−２、…、９９０−Ｎも同様に差動符号化を行い、並直列変換器９９１及び９９２にそれぞれDI2、…、DIN及びDQ2、…、DQNを出力する。並直列変換器９９１及び９９２は、それぞれ並直列変換を行い、直列信号ＤＩ｛DI1、DI2、…、DIN｝及び直列信号ＤＱ｛DQ1、DQ2、…、DQN｝を出力する。直列信号ＤＩ｛DI1、DI2、…、DIN｝は図１の信号変換回路４０１に、直列信号ＤＱ｛DQ1、DQ2、…、DQN｝は図１の信号変換回路４０２出力されるものである。
【００１９】
図１０の従来の差動符号化回路９００の働きを、差動符号化回路９００に使用されている単位差動符号化回路９９０−ｋを示した図１１の回路図で説明する。図１１の単位差動符号化回路９９０−ｋは、二桁２進加算器９３０を使用しており、遅延レジスタ９４１及び９４２を有する。また、グレイ符号化のため排他的論理和回路９２０、９５０を有する。
【００２０】
単位差動符号化回路９９０−ｋに、クロック（時刻）ｔにおいて信号SIk(t)及びSQk(t)が入力された時、遅延レジスタ９４１及び９４２にはそれぞれ１ビットの信号RIk(t-1)及びRQk(t-1)が保持されている。クロック（時刻）ｔにおいて１ビットの信号SIk(t)及びSQk(t)が入力されると、次のように演算が行われ、１ビットの信号RIk(t)及びRQk(t)が生成される。
【数１】
【００２１】
実際、信号SIk(t)及びSQk(t)が直並列変換器９１０から単位差動符号化回路９９０−ｋに出力されると、図１１のように第１の排他的論理和回路９２０により信号SIk(t)及びSQk(t)の排他的論理和が求められ、信号SQk(t)と共に二桁２進加算器９３０に出力される。二桁２進加算器９３０は、信号SQk(t)及びSIk(t)の排他的論理和、並びにSQk(t)を、１の二桁２進数（信号SQk(t)及びSIk(t)の排他的論理和が一の位）とし、遅延レジスタ９４１及び９４２にそれぞれ保持された信号RIk(t-1)及びRQk(t-1)を、１の二桁２進数（RIk(t-1)が一の位）として二桁２進加算を行う。和は一の位、二の位それぞれ排他的論理和回路９３１、９３２により演算され、排他的論理和回路９３２には、論理積回路９３３による一の位の繰り上がりも入力される。こうして、式（１）、（２）に示す信号RIk(t)及びRQk(t)が排他的論理和回路９３１、９３２の出力、即ち二桁２進加算器９３０の出力が遅延レジスタ９４１及び９４２にそれぞれ保持される。
【００２２】
また、クロック（時刻）ｔにおける遅延レジスタ９４１の出力信号RIk(t-1)、及び９４２の出力信号RQk(t-1)は、次の関係によりグレイ符号DIk(t-1)及びDQk(t-1)とグレイ符号化され、並直列変換器９９１及び９９２に、それぞれ出力される。
【数２】
【００２３】
これらの回路は外部クロックの周波数ｆ及び、分周器９６０により生成されるクロック周波数ｆ／２及びｆ／２Ｎにより制御される。即ち、直並列変換器９１０の信号列Ｓの入力及びシフトは外部クロックの周波数ｆで、単位差動符号化回路９９０−１、…、９９０−Ｎの各遅延レジスタはクロック周波数ｆ／２で、並直列変換器９９１及び９９２の入力はクロック周波数ｆ／２で、出力はクロック周波数ｆ／２Ｎにて行われる。
【００２４】
このように、各単位差動符号化回路において、式（１−１）、（１−２）、（２−１）、（２−２）を満たす、即ち以下の関係の差動符号DIk(t-1)及びDQk(t-1)、並びにDIk(t)及びDQk(t)が得られる。この差動符号DIk(t-1)及びDQk(t-1)、並びにDIk(t)及びDQk(t)がＱＰＳＫ方式で送信されれば、復調側で絶対位相の判定をすることなく簡易な回路でもとの信号SIk(t)及びSQk(t)が容易に復号できる。
【数３】
【００２５】
従来の差動符号化回路の動作を説明するため、Ｑ相、Ｉ相ともに４ビットを１フレームとする、差動符号化回路９００−４について動作の様子を説明する。図１２は、差動符号化回路９００−４の構成を示したブロック図である。差動符号化回路９００−４は、直並列変換回路（Ｓ／Ｐ）９１０４、並直列変換回路（Ｐ／Ｓ）９９１−４及び９９２−４の段数が８段、４段及び４段であり、単位差動符号化回路９９０−ｋが４個で構成されているほかは図１０の差動符号化回路９００と同様の動作を示す、具体例である。
【００２６】
直並列変換器９１０４の各クロック（時刻）ｔでの出力がSI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4であるものとし、信号SI1、SQ1が単位差動符号化回路９９０−１に、信号SI2、SQ2が単位差動符号化回路９９０−２に、信号SI3、SQ3が単位差動符号化回路９９０−３に、信号SI4、SQ4が単位差動符号化回路９９０−４に出力される。各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４は差動符号｛DI1、DQ1｝、｛DI2、DQ2｝、｛DI3、DQ3｝、｛DI4、DQ4｝、を得、並直列変換器９９１−４及び９９２−４にそれぞれDI1、DI2、DI3、DI4；DQ1、DQ2、DQ3、DQ4を出力する。
【００２７】
各単位差動符号化回路９９０−ｋの構成は図１２の（ｂ）の通りであり、遅延レジスタとしてＤｅｌａｙ−フリップフロップＦＤＣＥを使用するほかは図１１の単位差動符号化回路９９０−ｋと同様である。図１２の（ｃ）のように、Ｄｅｌａｙ−フリップフロップＦＤＣＥは、入力端子がＤ、出力端子がＱで示されており、同期クロック端子としてＣ及びＣＥを持つ。同期クロック端子Ｃには周波数ｆのクロックパルスが、同期クロック端子ＣＥには周波数ｆ/８のクロックパルスが入力される。この他、Ｄｅｌａｙ−フリップフロップＦＤＣＥは、クリア信号入力端子ＣＬＲを持つ。図１２の（ｂ）の遅延レジスタ９４１及び９４２は、二桁２進加算器９３０からの入力が各々のＤ端子に、出力がＱ端子からであり、その他のＣ、ＣＥ、ＣＬＲ端子は図１２の（ｂ）では省略しているが、それらは図１２の（ｃ）の様になっている。
【００２８】
各単位差動符号化回路９９０−ｋの遅延レジスタ９４１及び９４２であるＤｅｌａｙ−フリップフロップＦＤＣＥに、周波数ｆ/８のクロックパルスを供給するため、周波数ｆのクロックパルスから分周する分周回路９６０−４を図１２の（ｄ）に示す。３つのＴｒｉｇｇｅｒ−フリップフロップＦＴＣ９６１、９６３、９６５と、インバータ９６２、２入力論理積回路９６５、３入力論理積回路９６６から良く知られた構成で実現できる。３つのＴｒｉｇｇｅｒ−フリップフロップＦＴＣ９６１、９６３、９６５は、元となる周波数ｆのクロックパルスと同期を取るため、同期クロック端子Ｃに周波数ｆのクロックパルスが入力される（図１２の（ｅ））。
【００２９】
以上のような構成の差動符号化回路９００−４の動作波形を各段の出力波形とともに図１３に示す。簡単のため、クロックタイミングを周波数ｆのクロックパルスで０、１、２、…とする。
クロック０において直並列変換器９１０４、Ｄｅｌａｙ−フリップフロップＦＤＣＥ９４１−１、９４２−１、９４１−２、９４２−２、９４１−３、９４２−３、９４１−４、９４２−４、並直列変換器９９１−４及び９９２−４の内容がクリアされる。即ちクロック０でのこれらの出力は全て０（Ｌｏｗ）である。この状態で信号列Ｓ（Symbol）SI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4が順次直並列変換器９１０４に入力される。直並列変換器９１０４の各段の保持内容は、図１３の９１０４−１、９１０４−２、…、９１０４−８のとおりである。尚、９１０４−８の内容が１クロック毎に順次９１０４−７、９１０４−６、…、９１０４−１へとシフトされる。
【００３０】
次にクロック８にてこれら９１０４−１、９１０４−２、９１０４−３、９１０４−４、９１０４−５、９１０４−６、９１０４−７、９１０４−８に各々SI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4が保持される。このとき、SI1及びSQ1、SI2及びSQ2、SI3及びSQ3、SI4及びSQ4に対応するRI1及びRQ1、RI2及びRQ2、RI3及びRQ3、RI4及びRQ4が各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４で演算される。
【００３１】
次にクロック９では、各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４での演算結果、SI1及びSQ1、SI2及びSQ2、SI3及びSQ3、SI4及びSQ4に対応するRI1及びRQ1、RI2及びRQ2、RI3及びRQ3、RI4及びRQ4が新たにＤｅｌａｙ−フリップフロップＦＤＣＥ９４１−１、９４２−１、９４１−２、９４２−２、９４１−３、９４２−３、９４１−４、９４２−４に保持される。即ちＤｅｌａｙ−フリップフロップＦＤＣＥ９４１−１、９４２−１、９４１−２、９４２−２、９４１−３、９４２−３、９４１−４、９４２−４から各々RI1、RQ1、RI2、RQ2、RI3、RQ3、RI4、RQ4が出力される。。各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４での演算結果が更新されるのは、８ビット１フレームの信号列Ｓが丁度直並列変換器９１０４の各段の保持内容を更新するタイミングであるので、これ以降も８クロック毎となる。
【００３２】
同じくクロック９において、各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４のそれぞれの排他的論理和回路９５０にて、Ｄｅｌａｙ−フリップフロップＦＤＣＥ９４１−１及び９４２−１、９４１−２及び９４２−２、９４１−３及び９４２−３、９４１−４及び９４２−４の出力信号RI1及びRQ1、RI2及びRQ2、RI3及びRQ3、RI4及びRQ4が排他的論理和が取られ、信号DI1、DI2、DI3、DI4が生成される。これらのうち、並直列変換器９９１−４に信号DI1、DI2、DI3、DI4が出力され、並直列変換器９９２−４に信号RQ1、RQ2、RQ3、RQ4即ち信号DQ1、DQ2、DQ3、DQ4が出力される。
【００３３】
そしてクロック１７において、並直列変換器９９１−４の内容が信号DI1、DI2、DI3、DI4に、並直列変換器９９２−４の内容が信号DQ1、DQ2、DQ3、DQ4と更新される。こうしてクロック１７、１９、２１、２３において、並直列変換器９９１−４から信号｛DI1、DI2、DI3、DI4｝が順次出力され、並直列変換器９９２−４から信号｛DQ1、DQ2、DQ3、DQ4｝が順次出力される。このように、従来の差動符号化回路９００−４では、先頭の情報信号SI1がクロック１に入力されてから、その差動符号DI1が出力されるクロック１７までクロックパルス１６個分の時間遅延（図１３でRagと示した部分）が存在する。
【００３４】
【発明が解決しようとする課題】
一般に、図１０に示す従来の差動符号化回路９００においては、直並列変換器９１０における情報信号の直並列変換の時間遅延（２Ｎ個分のクロックパルス長）と、並直列変換器９９１及び９９２における並直列変換の時間遅延（これも２Ｎ個分のクロックパルス長）の合計の時間遅延（４Ｎ個分のクロックパルス長）が必要であった。図１０の差動符号化回路９００はＤＱＰＳＫに用いられる１シンボル２ビットであるが、図１に示す任意の２M相ＤＰＳＫ方式、或いは２M値ＤＡＰＳＫ方式ではＭＮ個の信号毎に差動符号化する場合、時間遅延は２ＭＮ個分のクロックパルス長となる。また、分周回路としてｆ／ＭＮのクロックが必要であった。
【００３５】
この課題に鑑み、発明者らは図１１の単位差動符号化回路の遅延レジスタ９４１及び９４２を各々Ｎ個直列に連結することで、新規な差動符号化回路を構成できることを見出した。
【００３６】
よって本発明の目的は、差動符号化回路において、直並列変換の時間遅延及び並直列変換の時間遅延を減少させることである。また、本発明の別の目的は、差動符号化回路において加算器を共有することにより、差動符号化回路の回路規模を簡略化することである。
【００３７】
【課題を解決するための手段】
上記の課題を解決するため請求項１に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の任意の１段、又はＭ桁２進加算器の出力信号を、ディジタル信号の差動符号として出力することを特徴とする。
【００３８】
また、請求項２に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の任意の１段、又はＭ桁２進加算器の出力信号であるＭビットの差動符号をＭビットのグレイ符号化して出力することを特徴とする。
【００３９】
また、請求項３に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の各段の出力信号を、ディジタル信号の差動符号として出力することを特徴とする。
【００４０】
また、請求項４に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の各段の出力信号であるＮ組のＭビットの差動符号を各々Ｍビットのグレイ符号化して出力することを特徴とする
【００４１】
また、請求項５に記載の手段によれば、請求項１乃至請求項４のいずれか１項に記載のマルチキャリア送信装置用差動符号化回路において、ディジタル信号が直列信号であり、ディジタル信号をＭビット毎に直並列変換する直並列変換器を有し、その出力をＭ桁２進加算器に入力することを特徴とする。
【００４２】
また、請求項６に記載の手段によれば、請求項１乃至請求項４のいずれか１項に記載のマルチキャリア送信装置用差動符号化回路において、ディジタル信号が直列信号であり、ディジタル信号をＭビット毎に直並列変換する直並列変換器を有し、その出力をグレイ符号化したのちＭ桁２進加算器に入力することを特徴とする。
【００４３】
【作用及び発明の効果】
１ビット信号から成る情報データであるディジタル直列信号を、２ＭＮ個毎にＭビット１組としてＭ相位相変調のための差動符号とする際、加算器の出力をＭ組のＮ段の遅延レジスタに順次保持することにより、１の加算器のみで連続的に差動符号化を行うことができる。この際、差動符号をＭビットの信号として順次出力することができる（請求項１）。この出力は、Ｍ組のＮ段の遅延レジスタの最終段に限られず、Ｍ組のＮ段の遅延レジスタの任意の１段、又はＭ桁２進加算器の出力で良い。Ｍ組のＮ段の遅延レジスタの任意の１段、又はＭ桁２進加算器の出力即ち差動符号をグレイ符号化することで、受信時のビット誤り率を低減することができる（請求項２）。
【００４４】
また、上記の構成において、Ｍ組のＮ段の遅延レジスタの各段の出力を取れば、ＭＮビットの信号の差動符号をＮ組のＭビットのディジタル信号として一度に出力することができる（請求項３）。各段の出力即ち差動符号をグレイ符号化することで、やはり受信時のビット誤り率を低減することができる（請求項４）。
【００４５】
以上の場合、ディジタル直列信号をＭビットの並列信号にしたのちＭ桁Ｎ進加算器に入力するとしても、時間遅延は、情報データであるディジタル直列信号をＭビットの並列信号にする際の直並列変換と、Ｍ組のＮ段の遅延レジスタの時間遅延のみであり、結局ＭＮである（請求項１乃至請求項５）。ディジタル直列信号をＭビットの並列信号にしたのちグレイ符号化し、Ｍ桁Ｎ進加算器に入力する場合も全く同様である（請求項６）。
【００４６】
【発明の実施の形態】
以下、本発明の具体的な実施例について、図を用いながら説明する。尚、本発明は以下の実施例に限定されるものではない。
【００４７】
〔第１実施例〕
本発明の具体的な第１の実施例に係る差動符号化回路１００の概略をブロック図として図４に示す。差動符号化回路１００は、１ビット２段の直並列変換器１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される。二桁２進加算器１３０は、一の位、二の位それぞれ排他的論理和回路１３１、１３２により演算され、排他的論理和回路１３２には、論理積回路１３３による一の位の繰り上がりも入力される。差動符号化回路１００は、図１１に示す従来の単位差動符号化回路９９０−ｋの１段の遅延レジスタ９４１及び９４２をＮ段遅延レジスタ１４１及び１４２に置き換えた構成である。差動符号化回路１００は、１及び０から成るディジタル直列信号を２Ｎ個の信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化するものであり、Ｎ個のキャリアによるＤＱＰＳＫ方式の変調装置に用いられる差動符号化回路である。
【００４８】
Ｎ段遅延レジスタ１４１の各段を、二桁２進加算器１３０の一の位の出力が入力される段をriNとし、順にriN-1、…、ri2、ri1とおく。同様にＮ段遅延レジスタ１４２の各段を、二桁２進加算器１３０の二の位の出力が入力される段をrqNとし、順にrqN-1、…、rq2、rq1とおく。
【００４９】
ある時刻tと、その時刻tの直並列変換器１１０の保持する信号をSQk(t)及びSIk(t)とおく。１≦ｋ≦Ｎである。直並列変換器１１０のシフトのクロックパルス２Ｎ個を１単位として、１時刻前をt-1とすれば、図４に示す通り、２つのＮ段遅延レジスタ１４１及び１４２の各段riN、riN-1、…、riN-k+2、riN-k+1、…、ri2、ri1、及び、rqN、rqN-1、…、rqN-k+2、rqN-k+1、…、rq2、rq1の保持内容は、RIk-1(t)、RIk-2(t)、…、RI1(t)、RIN(t-1)、…、RIk+1(t-1)、RIk(t-1)、及び、RQk-1(t)、RQk-2(t)、…、RQ1(t)、RQN(t-1)、…、RQk+1(t-1)、RQk(t-1)である。
【００５０】
さて時刻tにおいて、２つのＮ段遅延レジスタ１４１及び１４２の最終段ri1及びrq1の保持内容RIk(t-1)及びRQk(t-1)が二桁２進加算器１３０に入力され、次のようにして信号RIk(t)及びRQk(t)が生成される。
【数４】
【００５１】
これは従来例と全く同様である。さて、生成された信号RIk(t)及びRQk(t)は、２つのＮ段遅延レジスタ１４１及び１４２の開始段riN及びrqNに入力され、こうして２つのＮ段遅延レジスタ１４１及び１４２の各段riN、riN-1、…、riN-k+2、riN-k+1、…、ri2、ri1、及び、rqN、rqN-1、…、rqN-k+2、rqN-k+1、…、rq2、rq1の出力は、RIk(t)、RIk-1(t)、…、RI2(t)、RI1(t)、…、RIk+2(t-1)、RIk+1(t-1)、及び、RQk(t)、RQk-1(t)、…、RQ2(t)、RQ1(t)、…、RQk+2(t-1)、RQk+1(t-1)となる。
【００５２】
一方、RIk(t-1)及びRQk(t-1)からは排他的論理和回路により差動符号DIk(t-1)が生成され、差動符号DQk(t-1)（RQk(t-1)に等しい）と共に差動符号化回路１００から出力される。このように、本発明に係る差動符号化回路１００は、１及び０から成るディジタル直列信号を２Ｎ個の信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化し、直列信号ＤＩ｛DI1、DI2、…、DIN｝及び直列信号ＤＱ｛DQ1、DQ2、…、DQN｝を出力する差動符号化回路である。
【００５３】
本発明の第１の実施例に係る差動符号化回路の動作を示すため、Ｑ相、Ｉ相ともに４ビットを１フレームとする、差動符号化回路１００−４について動作の様子を説明する。図５は差動符号化回路１００−４の回路図である。差動符号化回路１００−４は、直並列変換回路を構成するＤｅｌａｙ−フリップフロップ１１１及び１１２と、２つの４段遅延レジスタ列を構成するＤｅｌａｙ−フリップフロップ１４１−４、１４１−３、１４１−２、１４１−１、及び、１４２−４、１４２−３、１４２−２、１４２−１、並びにバッファメモリ１３１０、１３２０、１３２１、１４００の他は図４の差動符号化回路１００と同様の動作を示す、具体例である。
【００５４】
Ｄｅｌａｙ−フリップフロップ１１１及び１１２は、図１２の（ｃ）に示すＦＤＣＥと同様であるが、クロックＣＥは必要なく、周波数ｆのクロックパルスのみで制御される。Ｄｅｌａｙ−フリップフロップ１４１−４、１４１−３、１４１−２、１４１−１、及び、１４２−４、１４２−３、１４２−２、１４２−１は、図１２の（ｃ）に示すＦＤＣＥと同様であるが、クロックＣＥには周波数ｆ／２のクロックパルスが入力される。この他、いずれのＤｅｌａｙ−フリップフロップも、クリア信号入力端子ＣＬＲを持つが、図５では表示を省略してある。周波数ｆ/２のクロックパルスを供給するため、周波数ｆのクロックパルスから分周する分周回路１６０−４を図５中に示す。１つのＴｒｉｇｇｅｒ−フリップフロップＦＴＣ１６１と、インバータ１６２から構成できる。Ｔｒｉｇｇｅｒ−フリップフロップＦＴＣ１６１は、元となる周波数ｆのクロックパルスと同期を取るため、同期クロック端子Ｃに周波数ｆのクロックパルスが入力されることも図１２の（ｅ）に示すＴｒｉｇｇｅｒ−フリップフロップＦＴＣと同様である。
【００５５】
以上のような構成の差動符号化回路１００−４の動作波形を各段の出力波形とともに図６に示す。簡単のため、クロックタイミングを周波数ｆのクロックパルスで０、１、２、…とする。
【００５６】
クロック０でＤｅｌａｙ−フリップフロップ１１１、１１２、１４１−４、１４１−３、１４１−２、１４１−１、及び、１４２−４、１４２−３、１４２−２、１４２−１の内容がクリアされる。即ちクロック０でのこれらの出力は全て０（Ｌｏｗ）である。この状態で信号列Ｓ（Symbol）SI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4が順次Ｄｅｌａｙ−フリップフロップ１１２に出力される。Ｄｅｌａｙ−フリップフロップ１１２はクロック周波数ｆでＤｅｌａｙ−フリップフロップ１１１にその内容を出力し、Ｄｅｌａｙ−フリップフロップ１１２及び１１１が、１ビット２段の直並列変換器（シフトレジスタ）を構成する。
【００５７】
クロック２で、Ｄｅｌａｙ−フリップフロップ１１１及び１１２の出力がそれぞれSI1及びSQ1となる。このとき排他的論理和回路１２０の出力はこれらの排他的論理和を取る。こうして二桁２進加算器１３０が、Ｄｅｌａｙ−フリップフロップ１１２の出力及び排他的論理和回路１２０の出力、Ｄｅｌａｙ−フリップフロップ１４１−１及び１４２−１の出力を二桁２進数として加算する。その出力が排他的論理和回路１３１及び１３２の出力である。即ち、排他的論理和回路１２０の出力を一の位、Ｄｅｌａｙ−フリップフロップ１１２の出力を二の位とする二桁２進数と、Ｄｅｌａｙ−フリップフロップ１４１−１の出力を一の位、１４２−１の出力を二の位とする二桁２進数との和の、一の位が排他的論理和回路１３１の出力RI1、二の位が排他的論理和回路１３２の出力RQ1である。
【００５８】
排他的論理和回路１３１の出力RI1、及び排他的論理和回路１３２の出力RQ1はＤｅｌａｙ−フリップフロップ１４１−４及び１４２−４にそれぞれ出力される。クロック３ではこれらの出力がＤｅｌａｙ−フリップフロップ１４１−３及び１４２−３にそれぞれ出力され、以下同様に、クロック９で、Ｄｅｌａｙ−フリップフロップ１４１−１及び１４２−１の出力がRI1及びRQ1となる。
【００５９】
同じくクロック９では、Ｄｅｌａｙ−フリップフロップ１４１−１及び１４２−１の出力がRI1及びRQ1から、排他的論理和回路１５０が排他的論理和を取り、差動符号DI1を生成し、RQ1即ち差動符号DQ1と共に差動符号化回路１００−４から出力される。以下同様にして、差動符号化回路１００−４からクロック１１で差動符号DI2及びDQ2、クロック１３で差動符号DI3及びDQ3、クロック１５で差動符号DI4及びDQ4が出力される。このようにクロック９から８クロック間に１番目のシンボルのキャリア数（４）の差動符号が２つの直列信号として出力され、クロック１７からは２番目のシンボルの差動符号が、クロック２５からは３番目のシンボルの差動符号が、以下同様に出力される。
【００６０】
このように、図５に示す差動符号化回路１００−４は、先頭の信号SI1の入力（クロック１）から先頭の差動符号DI1及びDQ1の出力（クロック９）まで、クロックパルス８個分の時間遅延（図６でRagと示した部分）であり、図１２に示す従来の差動符号化回路９００−４の時間遅延（図１３でRagと示した部分）の１／２となっていることが判る。
【００６１】
これは本発明に係る第１の実施例において、実質的にＮ段の遅延レジスタのみで時間遅延が発生していることが理解でき、その時間遅延は、単位差動符号化回路をＮ個使用する従来の差動符号化回路の時間遅延の１／２である。また、直列信号を並列変換する直並列変換器も１／Ｎの規模に縮小でき、著しく回路規模を小さくできる。また分周回路も直列信号の入力周波数ｆからｆ／２を生成するもののみで良い。これは従来のＤＱＰＳＫ変調用差動符号化回路において、入力周波数ｆからｆ／２Ｎを生成する分周回路が必要であり、そのためにはlog2２Ｎ個のＴｒｉｇｇｅｒ−フリップフロップが必要であったことと比較すると、大幅な回路規模の縮小である。このように本発明に係る第１の実施例において、時間遅延の減少と、回路規模の大幅な縮小を達成することができる。
【００６２】
〔第２実施例〕
本発明の具体的な第２の実施例に係る差動符号化回路２００の概略をブロック図として図７に示す。差動符号化回路２００の構成は、Ｎ段の遅延レジスタを構成する各段の出力について取り出し、且つＮ個の排他的論理和回路１５１−Ｎ、…、１５１−１を有する構成としたほかは図４の差動符号化回路１００と同様の構成であり、同一の構成要素には同一の符号が付されている。差動符号化回路２００は、１及び０から成るディジタル直列信号を２Ｎ個の信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化するものであり、Ｎ個のキャリアによるＤＱＰＳＫ方式の変調装置に用いられる差動符号化回路である。
【００６３】
簡単のため、時刻ｔにおいて直並列変換器１１０の出力がSI1(t)及びSQ1(t)であるとする。Ｎ段の遅延レジスタ１４１及び１４２の各段riN、…、ri2、ri1、及び、rqN、…、rq2、rq1の出力はRIN(t-1)、…、RI2(t-1)、RI1(t-1)、及び、RQN(t-1)、…、RQ2(t-1)、RQ1(t-1)である。これらから、差動符号DIN(t-1)、…、DI2(t-1)、DI1(t-1)、及び、DQN(t-1)、…、DQ2(t-1)、DQ1(t-1)が生成される。また、実施例１と全く同様にして加算器１３０がriN及びrqNにRI1(t)、RQ1(t)を出力する。これを順次繰り返すと、２Ｎ個の１ビット信号の開始SI1(t)及びSQ1(t)が直並列変換器１１０の出力となる時刻において、Ｎ段の遅延レジスタ１４１及び１４２の各段riN、…、ri2、ri1、及び、rqN、…、rq2、rq1の出力RIN(t-1)、…、RI2(t-1)、RI1(t-1)、及び、RQN(t-1)、…、RQ2(t-1)、RQ1(t-1)から、差動符号DIN(t-1)、…、DI2(t-1)、DI1(t-1)、及び、DQN(t-1)、…、DQ2(t-1)、DQ1(t-1)を取りだせば良いことが判る。これは並列信号である。この際、並直列変換器あるいは接続される並列信号処理器を差動符号化回路２００の外部に置く場合は分周回路１７０の生成クロック周波数はｆ／２で良い。差動符号DIN(t-1)、…、DI2(t-1)、DI1(t-1)、及び、DQN(t-1)、…、DQ2(t-1)、DQ1(t-1)を並直列変換する２つの並直列変換器を内部に置く場合は分周回路１７０の生成すべきクロック周波数はｆ／２及びｆ／２Ｎである。
【００６４】
本発明の具体的な第２の実施例に係る差動符号化回路２００は、出力が並列信号として得られるので、それに続く信号変換回路も並列処理することが望ましい。この際、その信号変換回路が出力も並列信号であれば、そのまま離散フーリエ逆変換器の入力とすることができる。この際、図２の構成における直並列変換器（Ｓ／Ｐ）４１１及び４１２を省略することができる。このように、本発明の具体的な第２の実施例に係る差動符号化回路２００と、並列信号入力且つ並列信号出力の並列信号変換回路とを用いることで、図８に示すような変調装置を構成することができる。
【００６５】
〔応用例〕
上記第１実施例及び第２実施例ではＤＱＰＳＫ方式の送信装置のための差動符号化回路を示したが、本発明はこれに限定されてない。多相ＤＰＳＫ、多値ＤＡＰＳＫにおいては、上記実施例からわずかな変形にて適合する差動符号化回路を作製することができる。また、多相ＤＰＳＫ、多値ＤＡＰＳＫに対応する第１実施例及び第２実施例の変形例における送信装置の構成は、それぞれ図１及び図９のように構成することができる。図１の差動符号化回路３１０及び図９の３２０は、１及び０から成るディジタル直列信号をＭＮ個の信号列Ｓ｛S11、S21、…、SM1、S12、S22、…、SM2、……、S1N、S2N、…、SMN｝ごとに差動符号化するものであり、Ｎ個のキャリアによるＭ相ＤＰＳＫ方式、或いはＭ値ＤＡＰＳＫ方式の変調装置に用いられる差動符号化回路である。
【００６６】
図１及び図９において、差動符号化回路３１０及び３２０から信号変換回路４００及び並列型信号変換回路５００への出力ＤkはＭビットの差動符号を示しており、図１においてはＭビットの差動符号が従来同様直列（シリアル）に差動符号化回路３１０から信号変換回路４００に出力され、図９においてはＭビットの差動符号が並列（パラレル）に差動符号化回路３２０から並列型信号変換回路５００に出力される。尚、例えばＯＦＤＭ方式においてガードバンド（ヌルシンボルキャリア）を設定する際は、そのキャリアに対応する入力は常に０とする必要が有るが、離散フーリエ逆変換器（ＩＤＦＴ）４２０或いは５２０に直接０が入力される構成としても、信号変換回路４００或いは並列型信号変換回路５００にて０を示す多ビット信号を生成して離散フーリエ逆変換器（ＩＤＦＴ）４２０或いは５２０に出力する構成としても良い。
【００６７】
上記実施例では、ＤＱＰＳＫ方式における信号変換回路として、１ビット信号０から１を生成するものを示したが、本発明の要部は差動符号化回路であり、その外部に位置する信号変換回路或いは並列型信号変換回路の変換方式にはいっさい限定されない。また、ＯＦＤＭ送信装置を例として挙げたが、本発明は差動符号化による差動位相変調（ＤＰＳＫ）、或いは差動振幅位相変調（ＤＡＰＳＫ）を用いる任意のマルチキャリア送信装置に用いることができる。
【００６８】
また、上記の第１実施例では排他的論理和回路及び差動符号の出力をＮ段の遅延レジスタの最終段の出力としたが、第２の実施例の構成から容易に推察できるように、差動符号の出力はＮ段の遅延レジスタの任意の段で良く、また二桁２進加算器の直後においても良い。これは第２の実施例の構成でも二桁２進加算器の直後及びＮ段の遅延レジスタの最終段以外の各段とし、出力時の同期を取れば良い。これらの場合、差動符号が２Ｎ個の０から始まる場合、即ちクロック０において全てのレジスタの内容が０である場合は、実質的な差動符号の出力は、情報信号の入力からわずか２クロック、即ち直並列変換器の時間遅延のみで出力できる。これはＭビットの差動符号化回路においてはＭクロックで済むことを意味する。
【図面の簡単な説明】
【図１】本発明の具体的な第１の実施例及び従来例に係る差動符号化回路を利用したマルチキャリア送信装置の概略を示したブロック図。
【図２】本発明の具体的な第１の実施例及び従来例に係る差動符号化回路を利用したＤＱＰＳＫ変調方式マルチキャリア送信装置の概略を示したブロック図。
【図３】（ａ）はＤＱＰＳＫ、（ｂ）は８ＤＰＳＫ、（ｃ）は６４ＤＡＰＳＫの信号空間ダイヤグラムを示したグラフ図。
【図４】本発明の具体的な第１の実施例に係る差動符号化回路１００の概略を示したブロック図。
【図５】本発明の具体的な第１の実施例に係る差動符号化回路１００−４の詳細な回路図。
【図６】本発明の具体的な第１の実施例に係る差動符号化回路１００−４の動作を示した各段の波形図。
【図７】本発明の具体的な第２の実施例に係る差動符号化回路２００の概略を示したブロック図。
【図８】本発明の具体的な第２の実施例に係る差動符号化回路を利用したＤＱＰＳＫ変調方式マルチキャリア送信装置の概略を示したブロック図。
【図９】本発明に係る他の差動符号化回路を利用したマルチキャリア送信装置の概略を示したブロック図。
【図１０】従来の差動符号化回路９００の概略を示したブロック図。
【図１１】従来の差動符号化回路９００に使用されている各単位差動符号化回路の構成を示したブロック図。
【図１２】（ａ）は、従来の差動符号化回路９００−４の、構成を示したブロック図、（ｂ）は、差動符号化回路９００−４に使用されている各単位差動符号化回路の構成を示したブロック図、（ｃ）は、差動符号化回路９００−４に使用されている各単位差動符号化回路のＤｅｌａｙ−フリップフロップＦＤＣＥの入力Ｄ及び制御Ｃ，ＣＥ，ＣＬＲ並びに出力Ｑを示した図、（ｄ）は、差動符号化回路９００−４に使用されているクロック分周回路９６０、（ｅ）は、差動符号化回路９００−４に使用されているクロック分周回路９６０のＴｒｉｇｇｅｒ−フリップフロップＦＴＣの入力Ｔ及び制御Ｃ，ＣＬＲ並びに出力Ｑを示した図。
【図１３】従来の差動符号化回路９００−４の動作を示した各段の波形図。
【符号の説明】
１００、１００−４、２００、３１０、３２０本発明に係る差動符号化回路
１３０、９３０ 二桁２進加算器
１４１、１４２ Ｎ段遅延レジスタ
４００、４０１、４０２信号変換回路
５００、５０１、５０２並列型信号変換回路
１６０、１６０−４、１７０、９６０分周回路
９００ 従来の差動符号化回路
９９０−ｋ 従来の差動符号化回路を構成する単位差動符号化回路
【発明の属する技術分野】
本発明はマルチキャリア送信装置に用いる、ディジタル信号の差動符号化のためのマルチキャリア送信装置用差動符号化回路に関する。特に、差動４相位相変調（Differential Quadrature Phase Shift Keying）方式を適用した、マルチキャリア送信装置に用いるマルチキャリア送信装置用差動符号化回路に関する。
【０００２】
【従来の技術】
近年、多数の搬送波（キャリア）を使用した、多重通信方式が盛んに開発されている。中でも、直交周波数分割多重（Orthogonal Frequency Division Multiplexing）方式は、高速且つ高密度信号のディジタル伝送方式として注目されている。このＯＦＤＭ方式は、高品質且つ干渉に強い点で特に自動車等に於ける移動受信に適したオーディオ信号、映像信号の伝送手段として有望視されている。
【０００３】
例えばＯＦＤＭ方式は、互いに直交する数百或いは数千の搬送波を用いることで、各搬送波のデータレートを数百分の１或いは数千分の１に落とすことができる。これにより、いわゆるマルチパスによる干渉を軽減させることができる。
【０００４】
このようなマルチキャリア送信方式における変調の方式としては、４相位相変調（Quadrature Phase Shift Keying）方式のような多相位相変調方式、或いは１６相直交振幅変調（16 Quadrature Amplitude Modulation）方式のような直交振幅変調方式が使用されている。特に受信装置側で絶対位相の検出を不要とすることができる差動変調方式として、差動４相位相変調（ＤＱＰＳＫ）、８相、或いは１６相差動位相変調（8, 16 Differential Phase Shift Keying）方式のような差動位相変調方式が注目されている。また、位相差と振幅比を検出することで絶対位相及び絶対振幅の検出を不要とする１６値或いは６４値差動振幅位相変調（16, 64 Differential Amplitude and Phase Shift Keying）方式も注目されている。
【０００５】
図１は、これら差動符号を用いたマルチキャリア送信方式の一例として、変調装置の概略を示したブロック図である。送信すべき情報データがディジタル信号として差動符号化回路９００に入力される。このディジタル信号は、Ｍビットずつを１シンボルとして１つのキャリアにあてて送信されるべきものである。
【０００６】
図１の変調装置がＯＦＤＭ変調装置の場合、送信すべき情報データであるディジタル信号を同相（In Phase）成分と直交（Quadrature）成分とに分ける必要が有る。この同相（In Phase）成分と直交（Quadrature）成分とに分けられた信号を複素周波数成分として離散フーリエ逆変換することで、複素時間軸上の信号列が得られる。これを並直列変換し、ディジタル直交変調ののちディジタル／アナログ変換、或いはディジタル／アナログ変換ののちアナログ直交変調して低周波の信号を得、これを周波数変換して送信する。
【０００７】
差動位相変調について説明する。最も単純な差動符号化とは、受信側において次の関係により受信波の位相列｛φ'n｝から本来の位相列｛φn｝を得られるよう、送信側において位相列｛φn｝から送信波の位相列｛φ'n｝を生成することを言う。
φn＝φ'n−φ'n-1 …（１）
【０００８】
例えば位相変調において、位相列｛φn｝から式（１）を満たすよう生成した位相列｛φ'n｝を位相変調信号とすれば、受信側では遅延検波或いは検波後の位相の減算演算により、絶対位相の判定無しに元の位相列｛φn｝を容易に生成することができるという特長がある。これを利用し、もとのディジタル信号に対応する位相列｛φn｝を算出し、式（１）を満たすよう｛φ'n｝を求める、詳しくはキャリアの同相（In Phase）成分と直交（Quadrature）成分とのベクトル和の位相が｛φ'n｝となるよう、もとのディジタル信号から信号処理により、同相（In Phase）成分と直交（Quadrature）成分の振幅及び位相を算出することで、容易に送信波を変調できる。
【０００９】
実際、図３の（ａ）の信号空間ダイヤグラムに示す通り、ＤＱＰＳＫ方式において、１シンボル２ビットの信号の各々について、１つのキャリアの４つの位相をあてることにより、信号の送信が可能となる。これは差動符号を取らない単なるＱＰＳＫ方式と全く同様である。同様に、図３の（ｂ）の信号空間ダイヤグラムに示す通り、８ＤＰＳＫ方式において、１シンボル３ビットの信号の各々について、１つのキャリアの８つの位相をあてることにより、信号の送信が可能となる（８ＰＳＫと同様）。図３の（ａ）及び（ｂ）についてはグレイ符号（Gray Code）化した２ビット或いは３ビット信号を各位相に記した。以上は、１６ＤＰＳＫ他２の階乗の多相（２M）ＤＰＳＫ方式においても全く同様に多相（２M）ＰＳＫ方式と同じ信号空間ダイヤグラムとなる。
【００１０】
また、図３の（ｃ）は６４ＤＡＰＳＫの信号空間ダイヤグラムを示したものであるが、この場合は、４つの１６ＤＰＳＫの信号空間ダイヤグラムを重ねたものであり、隣り合う円周とは半径即ちキャリアの振幅の比が一定値ａとなっている。これにより、２つのシンボルの位相差及び振幅比から元のディジタル信号を複号するものである。この場合は１キャリア１シンボルあたり６ビットの信号を送信できる。
【００１１】
図３の（ａ）の信号空間ダイヤグラムから、ＤＱＰＳＫにおいて、２ビットの信号から同相（In Phase）成分と直交（Quadrature）成分の係数として例えば１及び−１を対応させることにより容易に差動変調を行うことができる。例えば２ビットの信号が（００）であれば、同相（In Phase）成分と直交（Quadrature）成分に１及び１、２ビットの信号が（１１）であれば、同相（In Phase）成分と直交（Quadrature）成分に−１及び−１を係数とすることにより変調が可能である。
【００１２】
特にＯＦＤＭ方式においてＤＱＰＳＫ方式を適用する場合、変調装置の離散フーリエ逆変換の際の入力が１及び−１（或いは任意の値ａ及び−ａ）とすれば良く、差動符号化回路と合わせて容易にＤＱＰＳＫ変調装置とすることができる。
【００１３】
以上を図２に示すＤＱＰＳＫ−ＯＦＤＭ変調装置について具体的に説明する。図２に示すＤＱＰＳＫ−ＯＦＤＭ変調装置においては、差動符号化回路９００において、送信すべき情報データであるディジタル信号を同相（In Phase）成分と直交（Quadrature）成分とに分け、各々を信号変換回路４０１及び４０２に出力する。信号変換回路４０１及び４０２は、０及び１の１ビット信号から成る信号列を１及び−１、或いは任意の値ａ及び−ａを示す多ビット信号からなる信号列とし、直並列変換器（Ｓ／Ｐ）４１１及び４１２に出力する。尚、信号変換回路４０１及び４０２においては、０の入力信号を１に変換するのが通常であるが、復調側との対応で逆にしても良い。直並列変換器（Ｓ／Ｐ）４１１及び４１２は、信号列を並列信号として離散フーリエ逆変換器（ＩＤＦＴ）４２０に出力する。離散フーリエ逆変換器（ＩＤＦＴ）４２０は、入力された１又は−１、或いは任意の値ａ及び−ａを示す多ビット信号の信号を、複素周波数のキャリアの振幅として扱い、離散フーリエ逆変換する。この際、同相（In Phase）成分Ｉkを各複素周波数の実数部、直交（Quadrature）成分Ｑkを各複素周波数の虚数部として扱う。
【００１４】
尚、ＯＦＤＭ方式においてガードバンド（ヌルシンボルキャリア）を設定する際は、そのキャリアに対応する入力は常に０とする必要が有る。図２のＤＱＰＳＫ−ＯＦＤＭ変調装置においては離散フーリエ逆変換器（ＩＤＦＴ）４２０に直接０が入力される構成としている。
【００１５】
離散フーリエ逆変換器（ＩＤＦＴ）４２０の出力ｉn及びｑnは複素時間軸上の信号であるが、良く知られている通り、出力信号を並直列変換したのち実部、虚部それぞれを直交変調して加えることで、ＯＦＤＭ送信用の中間周波数信号とすることができる。よって、離散フーリエ逆変換器（ＩＤＦＴ）４２０の出力を並直列変換器（Ｐ／Ｓ）４３１及び４３２で実部、虚部をそれぞれ並直列変換し、直交変調及びＤ／Ａ変換部４４０に出力し、直交変調及びＤ／Ａ変換部４４０で得られる中間周波数信号を周波数変換器４５０で周波数変換して送信することができる。
【００１６】
尚、以上の従来例で、直交変調及びＤ／Ａ変換部４４０は、ディジタル直交変調ののちディジタル／アナログ（Ｄ／Ａ）変換する構成の場合も、ディジタル／アナログ（Ｄ／Ａ）変換ののちアナログ直交変調する構成の場合も他の部分に影響はない。また、例えばＯＦＤＭ方式ではガードインターバル（複写による各シンボルの冗長部分）の挿入が行われることが多いが、図２の直交変調及びＤ／Ａ変換部４４０はガードインターバル挿入回路を含んでいるものをも表すものとする。
【００１７】
図２のＤＱＰＳＫ−ＯＦＤＭ変調装置における従来の差動符号化回路９００の作用を更に詳しく説明する。図１０は、従来の差動符号化回路９００の構成を示したブロック図である。また、図１１は、従来の差動符号化回路９００に使用されている単位差動符号化回路９９０−ｋを示した回路図である。
【００１８】
図１０の差動符号化回路９００は、１及び０の１ビット信号を２Ｎ個並べた信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化を行うものである。信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝を、直並列変換器９１０にて２ビットの信号｛SI1、SQ1｝、｛SI2、SQ2｝、…、｛SIN、SQN｝毎に分け、それぞれ単位差動符号化回路９９０−１、９９０−２、…、９９０−Ｎに出力する。単位差動符号化回路９９０−１は差動符号化を行い、差動符号｛DI1、DQ1｝を得て、並直列変換器９９１及び９９２にそれぞれDI1、DQ1を出力する。単位差動符号化回路９９０−２、…、９９０−Ｎも同様に差動符号化を行い、並直列変換器９９１及び９９２にそれぞれDI2、…、DIN及びDQ2、…、DQNを出力する。並直列変換器９９１及び９９２は、それぞれ並直列変換を行い、直列信号ＤＩ｛DI1、DI2、…、DIN｝及び直列信号ＤＱ｛DQ1、DQ2、…、DQN｝を出力する。直列信号ＤＩ｛DI1、DI2、…、DIN｝は図１の信号変換回路４０１に、直列信号ＤＱ｛DQ1、DQ2、…、DQN｝は図１の信号変換回路４０２出力されるものである。
【００１９】
図１０の従来の差動符号化回路９００の働きを、差動符号化回路９００に使用されている単位差動符号化回路９９０−ｋを示した図１１の回路図で説明する。図１１の単位差動符号化回路９９０−ｋは、二桁２進加算器９３０を使用しており、遅延レジスタ９４１及び９４２を有する。また、グレイ符号化のため排他的論理和回路９２０、９５０を有する。
【００２０】
単位差動符号化回路９９０−ｋに、クロック（時刻）ｔにおいて信号SIk(t)及びSQk(t)が入力された時、遅延レジスタ９４１及び９４２にはそれぞれ１ビットの信号RIk(t-1)及びRQk(t-1)が保持されている。クロック（時刻）ｔにおいて１ビットの信号SIk(t)及びSQk(t)が入力されると、次のように演算が行われ、１ビットの信号RIk(t)及びRQk(t)が生成される。
【数１】
実際、信号SIk(t)及びSQk(t)が直並列変換器９１０から単位差動符号化回路９９０−ｋに出力されると、図１１のように第１の排他的論理和回路９２０により信号SIk(t)及びSQk(t)の排他的論理和が求められ、信号SQk(t)と共に二桁２進加算器９３０に出力される。二桁２進加算器９３０は、信号SQk(t)及びSIk(t)の排他的論理和、並びにSQk(t)を、１の二桁２進数（信号SQk(t)及びSIk(t)の排他的論理和が一の位）とし、遅延レジスタ９４１及び９４２にそれぞれ保持された信号RIk(t-1)及びRQk(t-1)を、１の二桁２進数（RIk(t-1)が一の位）として二桁２進加算を行う。和は一の位、二の位それぞれ排他的論理和回路９３１、９３２により演算され、排他的論理和回路９３２には、論理積回路９３３による一の位の繰り上がりも入力される。こうして、式（１）、（２）に示す信号RIk(t)及びRQk(t)が排他的論理和回路９３１、９３２の出力、即ち二桁２進加算器９３０の出力が遅延レジスタ９４１及び９４２にそれぞれ保持される。
【００２２】
また、クロック（時刻）ｔにおける遅延レジスタ９４１の出力信号RIk(t-1)、及び９４２の出力信号RQk(t-1)は、次の関係によりグレイ符号DIk(t-1)及びDQk(t-1)とグレイ符号化され、並直列変換器９９１及び９９２に、それぞれ出力される。
【数２】
これらの回路は外部クロックの周波数ｆ及び、分周器９６０により生成されるクロック周波数ｆ／２及びｆ／２Ｎにより制御される。即ち、直並列変換器９１０の信号列Ｓの入力及びシフトは外部クロックの周波数ｆで、単位差動符号化回路９９０−１、…、９９０−Ｎの各遅延レジスタはクロック周波数ｆ／２で、並直列変換器９９１及び９９２の入力はクロック周波数ｆ／２で、出力はクロック周波数ｆ／２Ｎにて行われる。
【００２４】
このように、各単位差動符号化回路において、式（１−１）、（１−２）、（２−１）、（２−２）を満たす、即ち以下の関係の差動符号DIk(t-1)及びDQk(t-1)、並びにDIk(t)及びDQk(t)が得られる。この差動符号DIk(t-1)及びDQk(t-1)、並びにDIk(t)及びDQk(t)がＱＰＳＫ方式で送信されれば、復調側で絶対位相の判定をすることなく簡易な回路でもとの信号SIk(t)及びSQk(t)が容易に復号できる。
【数３】
従来の差動符号化回路の動作を説明するため、Ｑ相、Ｉ相ともに４ビットを１フレームとする、差動符号化回路９００−４について動作の様子を説明する。図１２は、差動符号化回路９００−４の構成を示したブロック図である。差動符号化回路９００−４は、直並列変換回路（Ｓ／Ｐ）９１０４、並直列変換回路（Ｐ／Ｓ）９９１−４及び９９２−４の段数が８段、４段及び４段であり、単位差動符号化回路９９０−ｋが４個で構成されているほかは図１０の差動符号化回路９００と同様の動作を示す、具体例である。
【００２６】
直並列変換器９１０４の各クロック（時刻）ｔでの出力がSI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4であるものとし、信号SI1、SQ1が単位差動符号化回路９９０−１に、信号SI2、SQ2が単位差動符号化回路９９０−２に、信号SI3、SQ3が単位差動符号化回路９９０−３に、信号SI4、SQ4が単位差動符号化回路９９０−４に出力される。各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４は差動符号｛DI1、DQ1｝、｛DI2、DQ2｝、｛DI3、DQ3｝、｛DI4、DQ4｝、を得、並直列変換器９９１−４及び９９２−４にそれぞれDI1、DI2、DI3、DI4；DQ1、DQ2、DQ3、DQ4を出力する。
【００２７】
各単位差動符号化回路９９０−ｋの構成は図１２の（ｂ）の通りであり、遅延レジスタとしてＤｅｌａｙ−フリップフロップＦＤＣＥを使用するほかは図１１の単位差動符号化回路９９０−ｋと同様である。図１２の（ｃ）のように、Ｄｅｌａｙ−フリップフロップＦＤＣＥは、入力端子がＤ、出力端子がＱで示されており、同期クロック端子としてＣ及びＣＥを持つ。同期クロック端子Ｃには周波数ｆのクロックパルスが、同期クロック端子ＣＥには周波数ｆ/８のクロックパルスが入力される。この他、Ｄｅｌａｙ−フリップフロップＦＤＣＥは、クリア信号入力端子ＣＬＲを持つ。図１２の（ｂ）の遅延レジスタ９４１及び９４２は、二桁２進加算器９３０からの入力が各々のＤ端子に、出力がＱ端子からであり、その他のＣ、ＣＥ、ＣＬＲ端子は図１２の（ｂ）では省略しているが、それらは図１２の（ｃ）の様になっている。
【００２８】
各単位差動符号化回路９９０−ｋの遅延レジスタ９４１及び９４２であるＤｅｌａｙ−フリップフロップＦＤＣＥに、周波数ｆ/８のクロックパルスを供給するため、周波数ｆのクロックパルスから分周する分周回路９６０−４を図１２の（ｄ）に示す。３つのＴｒｉｇｇｅｒ−フリップフロップＦＴＣ９６１、９６３、９６５と、インバータ９６２、２入力論理積回路９６５、３入力論理積回路９６６から良く知られた構成で実現できる。３つのＴｒｉｇｇｅｒ−フリップフロップＦＴＣ９６１、９６３、９６５は、元となる周波数ｆのクロックパルスと同期を取るため、同期クロック端子Ｃに周波数ｆのクロックパルスが入力される（図１２の（ｅ））。
【００２９】
以上のような構成の差動符号化回路９００−４の動作波形を各段の出力波形とともに図１３に示す。簡単のため、クロックタイミングを周波数ｆのクロックパルスで０、１、２、…とする。
クロック０において直並列変換器９１０４、Ｄｅｌａｙ−フリップフロップＦＤＣＥ９４１−１、９４２−１、９４１−２、９４２−２、９４１−３、９４２−３、９４１−４、９４２−４、並直列変換器９９１−４及び９９２−４の内容がクリアされる。即ちクロック０でのこれらの出力は全て０（Ｌｏｗ）である。この状態で信号列Ｓ（Symbol）SI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4が順次直並列変換器９１０４に入力される。直並列変換器９１０４の各段の保持内容は、図１３の９１０４−１、９１０４−２、…、９１０４−８のとおりである。尚、９１０４−８の内容が１クロック毎に順次９１０４−７、９１０４−６、…、９１０４−１へとシフトされる。
【００３０】
次にクロック８にてこれら９１０４−１、９１０４−２、９１０４−３、９１０４−４、９１０４−５、９１０４−６、９１０４−７、９１０４−８に各々SI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4が保持される。このとき、SI1及びSQ1、SI2及びSQ2、SI3及びSQ3、SI4及びSQ4に対応するRI1及びRQ1、RI2及びRQ2、RI3及びRQ3、RI4及びRQ4が各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４で演算される。
【００３１】
次にクロック９では、各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４での演算結果、SI1及びSQ1、SI2及びSQ2、SI3及びSQ3、SI4及びSQ4に対応するRI1及びRQ1、RI2及びRQ2、RI3及びRQ3、RI4及びRQ4が新たにＤｅｌａｙ−フリップフロップＦＤＣＥ９４１−１、９４２−１、９４１−２、９４２−２、９４１−３、９４２−３、９４１−４、９４２−４に保持される。即ちＤｅｌａｙ−フリップフロップＦＤＣＥ９４１−１、９４２−１、９４１−２、９４２−２、９４１−３、９４２−３、９４１−４、９４２−４から各々RI1、RQ1、RI2、RQ2、RI3、RQ3、RI4、RQ4が出力される。。各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４での演算結果が更新されるのは、８ビット１フレームの信号列Ｓが丁度直並列変換器９１０４の各段の保持内容を更新するタイミングであるので、これ以降も８クロック毎となる。
【００３２】
同じくクロック９において、各単位差動符号化回路９９０−１、９９０−２、９９０−３、９９０−４のそれぞれの排他的論理和回路９５０にて、Ｄｅｌａｙ−フリップフロップＦＤＣＥ９４１−１及び９４２−１、９４１−２及び９４２−２、９４１−３及び９４２−３、９４１−４及び９４２−４の出力信号RI1及びRQ1、RI2及びRQ2、RI3及びRQ3、RI4及びRQ4が排他的論理和が取られ、信号DI1、DI2、DI3、DI4が生成される。これらのうち、並直列変換器９９１−４に信号DI1、DI2、DI3、DI4が出力され、並直列変換器９９２−４に信号RQ1、RQ2、RQ3、RQ4即ち信号DQ1、DQ2、DQ3、DQ4が出力される。
【００３３】
そしてクロック１７において、並直列変換器９９１−４の内容が信号DI1、DI2、DI3、DI4に、並直列変換器９９２−４の内容が信号DQ1、DQ2、DQ3、DQ4と更新される。こうしてクロック１７、１９、２１、２３において、並直列変換器９９１−４から信号｛DI1、DI2、DI3、DI4｝が順次出力され、並直列変換器９９２−４から信号｛DQ1、DQ2、DQ3、DQ4｝が順次出力される。このように、従来の差動符号化回路９００−４では、先頭の情報信号SI1がクロック１に入力されてから、その差動符号DI1が出力されるクロック１７までクロックパルス１６個分の時間遅延（図１３でRagと示した部分）が存在する。
【００３４】
【発明が解決しようとする課題】
一般に、図１０に示す従来の差動符号化回路９００においては、直並列変換器９１０における情報信号の直並列変換の時間遅延（２Ｎ個分のクロックパルス長）と、並直列変換器９９１及び９９２における並直列変換の時間遅延（これも２Ｎ個分のクロックパルス長）の合計の時間遅延（４Ｎ個分のクロックパルス長）が必要であった。図１０の差動符号化回路９００はＤＱＰＳＫに用いられる１シンボル２ビットであるが、図１に示す任意の２M相ＤＰＳＫ方式、或いは２M値ＤＡＰＳＫ方式ではＭＮ個の信号毎に差動符号化する場合、時間遅延は２ＭＮ個分のクロックパルス長となる。また、分周回路としてｆ／ＭＮのクロックが必要であった。
【００３５】
この課題に鑑み、発明者らは図１１の単位差動符号化回路の遅延レジスタ９４１及び９４２を各々Ｎ個直列に連結することで、新規な差動符号化回路を構成できることを見出した。
【００３６】
よって本発明の目的は、差動符号化回路において、直並列変換の時間遅延及び並直列変換の時間遅延を減少させることである。また、本発明の別の目的は、差動符号化回路において加算器を共有することにより、差動符号化回路の回路規模を簡略化することである。
【００３７】
【課題を解決するための手段】
上記の課題を解決するため請求項１に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の任意の１段、又はＭ桁２進加算器の出力信号を、ディジタル信号の差動符号として出力することを特徴とする。
【００３８】
また、請求項２に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の任意の１段、又はＭ桁２進加算器の出力信号であるＭビットの差動符号をＭビットのグレイ符号化して出力することを特徴とする。
【００３９】
また、請求項３に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の各段の出力信号を、ディジタル信号の差動符号として出力することを特徴とする。
【００４０】
また、請求項４に記載の手段によれば、ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、１のＭ桁２進加算器と、Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、第１のＭ桁２進数及び第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれＭ組のＮ段の遅延レジスタ列の各組の開始段に入力し、Ｍ組のＮ段の遅延レジスタ列の各段の出力信号であるＮ組のＭビットの差動符号を各々Ｍビットのグレイ符号化して出力することを特徴とする
【００４１】
また、請求項５に記載の手段によれば、請求項１乃至請求項４のいずれか１項に記載のマルチキャリア送信装置用差動符号化回路において、ディジタル信号が直列信号であり、ディジタル信号をＭビット毎に直並列変換する直並列変換器を有し、その出力をＭ桁２進加算器に入力することを特徴とする。
【００４２】
また、請求項６に記載の手段によれば、請求項１乃至請求項４のいずれか１項に記載のマルチキャリア送信装置用差動符号化回路において、ディジタル信号が直列信号であり、ディジタル信号をＭビット毎に直並列変換する直並列変換器を有し、その出力をグレイ符号化したのちＭ桁２進加算器に入力することを特徴とする。
【００４３】
【作用及び発明の効果】
１ビット信号から成る情報データであるディジタル直列信号を、２ＭＮ個毎にＭビット１組としてＭ相位相変調のための差動符号とする際、加算器の出力をＭ組のＮ段の遅延レジスタに順次保持することにより、１の加算器のみで連続的に差動符号化を行うことができる。この際、差動符号をＭビットの信号として順次出力することができる（請求項１）。この出力は、Ｍ組のＮ段の遅延レジスタの最終段に限られず、Ｍ組のＮ段の遅延レジスタの任意の１段、又はＭ桁２進加算器の出力で良い。Ｍ組のＮ段の遅延レジスタの任意の１段、又はＭ桁２進加算器の出力即ち差動符号をグレイ符号化することで、受信時のビット誤り率を低減することができる（請求項２）。
【００４４】
また、上記の構成において、Ｍ組のＮ段の遅延レジスタの各段の出力を取れば、ＭＮビットの信号の差動符号をＮ組のＭビットのディジタル信号として一度に出力することができる（請求項３）。各段の出力即ち差動符号をグレイ符号化することで、やはり受信時のビット誤り率を低減することができる（請求項４）。
【００４５】
以上の場合、ディジタル直列信号をＭビットの並列信号にしたのちＭ桁Ｎ進加算器に入力するとしても、時間遅延は、情報データであるディジタル直列信号をＭビットの並列信号にする際の直並列変換と、Ｍ組のＮ段の遅延レジスタの時間遅延のみであり、結局ＭＮである（請求項１乃至請求項５）。ディジタル直列信号をＭビットの並列信号にしたのちグレイ符号化し、Ｍ桁Ｎ進加算器に入力する場合も全く同様である（請求項６）。
【００４６】
【発明の実施の形態】
以下、本発明の具体的な実施例について、図を用いながら説明する。尚、本発明は以下の実施例に限定されるものではない。
【００４７】
〔第１実施例〕
本発明の具体的な第１の実施例に係る差動符号化回路１００の概略をブロック図として図４に示す。差動符号化回路１００は、１ビット２段の直並列変換器１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される。二桁２進加算器１３０は、一の位、二の位それぞれ排他的論理和回路１３１、１３２により演算され、排他的論理和回路１３２には、論理積回路１３３による一の位の繰り上がりも入力される。差動符号化回路１００は、図１１に示す従来の単位差動符号化回路９９０−ｋの１段の遅延レジスタ９４１及び９４２をＮ段遅延レジスタ１４１及び１４２に置き換えた構成である。差動符号化回路１００は、１及び０から成るディジタル直列信号を２Ｎ個の信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化するものであり、Ｎ個のキャリアによるＤＱＰＳＫ方式の変調装置に用いられる差動符号化回路である。
【００４８】
Ｎ段遅延レジスタ１４１の各段を、二桁２進加算器１３０の一の位の出力が入力される段をriNとし、順にriN-1、…、ri2、ri1とおく。同様にＮ段遅延レジスタ１４２の各段を、二桁２進加算器１３０の二の位の出力が入力される段をrqNとし、順にrqN-1、…、rq2、rq1とおく。
【００４９】
ある時刻tと、その時刻tの直並列変換器１１０の保持する信号をSQk(t)及びSIk(t)とおく。１≦ｋ≦Ｎである。直並列変換器１１０のシフトのクロックパルス２Ｎ個を１単位として、１時刻前をt-1とすれば、図４に示す通り、２つのＮ段遅延レジスタ１４１及び１４２の各段riN、riN-1、…、riN-k+2、riN-k+1、…、ri2、ri1、及び、rqN、rqN-1、…、rqN-k+2、rqN-k+1、…、rq2、rq1の保持内容は、RIk-1(t)、RIk-2(t)、…、RI1(t)、RIN(t-1)、…、RIk+1(t-1)、RIk(t-1)、及び、RQk-1(t)、RQk-2(t)、…、RQ1(t)、RQN(t-1)、…、RQk+1(t-1)、RQk(t-1)である。
【００５０】
さて時刻tにおいて、２つのＮ段遅延レジスタ１４１及び１４２の最終段ri1及びrq1の保持内容RIk(t-1)及びRQk(t-1)が二桁２進加算器１３０に入力され、次のようにして信号RIk(t)及びRQk(t)が生成される。
【数４】
これは従来例と全く同様である。さて、生成された信号RIk(t)及びRQk(t)は、２つのＮ段遅延レジスタ１４１及び１４２の開始段riN及びrqNに入力され、こうして２つのＮ段遅延レジスタ１４１及び１４２の各段riN、riN-1、…、riN-k+2、riN-k+1、…、ri2、ri1、及び、rqN、rqN-1、…、rqN-k+2、rqN-k+1、…、rq2、rq1の出力は、RIk(t)、RIk-1(t)、…、RI2(t)、RI1(t)、…、RIk+2(t-1)、RIk+1(t-1)、及び、RQk(t)、RQk-1(t)、…、RQ2(t)、RQ1(t)、…、RQk+2(t-1)、RQk+1(t-1)となる。
【００５２】
一方、RIk(t-1)及びRQk(t-1)からは排他的論理和回路により差動符号DIk(t-1)が生成され、差動符号DQk(t-1)（RQk(t-1)に等しい）と共に差動符号化回路１００から出力される。このように、本発明に係る差動符号化回路１００は、１及び０から成るディジタル直列信号を２Ｎ個の信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化し、直列信号ＤＩ｛DI1、DI2、…、DIN｝及び直列信号ＤＱ｛DQ1、DQ2、…、DQN｝を出力する差動符号化回路である。
【００５３】
本発明の第１の実施例に係る差動符号化回路の動作を示すため、Ｑ相、Ｉ相ともに４ビットを１フレームとする、差動符号化回路１００−４について動作の様子を説明する。図５は差動符号化回路１００−４の回路図である。差動符号化回路１００−４は、直並列変換回路を構成するＤｅｌａｙ−フリップフロップ１１１及び１１２と、２つの４段遅延レジスタ列を構成するＤｅｌａｙ−フリップフロップ１４１−４、１４１−３、１４１−２、１４１−１、及び、１４２−４、１４２−３、１４２−２、１４２−１、並びにバッファメモリ１３１０、１３２０、１３２１、１４００の他は図４の差動符号化回路１００と同様の動作を示す、具体例である。
【００５４】
Ｄｅｌａｙ−フリップフロップ１１１及び１１２は、図１２の（ｃ）に示すＦＤＣＥと同様であるが、クロックＣＥは必要なく、周波数ｆのクロックパルスのみで制御される。Ｄｅｌａｙ−フリップフロップ１４１−４、１４１−３、１４１−２、１４１−１、及び、１４２−４、１４２−３、１４２−２、１４２−１は、図１２の（ｃ）に示すＦＤＣＥと同様であるが、クロックＣＥには周波数ｆ／２のクロックパルスが入力される。この他、いずれのＤｅｌａｙ−フリップフロップも、クリア信号入力端子ＣＬＲを持つが、図５では表示を省略してある。周波数ｆ/２のクロックパルスを供給するため、周波数ｆのクロックパルスから分周する分周回路１６０−４を図５中に示す。１つのＴｒｉｇｇｅｒ−フリップフロップＦＴＣ１６１と、インバータ１６２から構成できる。Ｔｒｉｇｇｅｒ−フリップフロップＦＴＣ１６１は、元となる周波数ｆのクロックパルスと同期を取るため、同期クロック端子Ｃに周波数ｆのクロックパルスが入力されることも図１２の（ｅ）に示すＴｒｉｇｇｅｒ−フリップフロップＦＴＣと同様である。
【００５５】
以上のような構成の差動符号化回路１００−４の動作波形を各段の出力波形とともに図６に示す。簡単のため、クロックタイミングを周波数ｆのクロックパルスで０、１、２、…とする。
【００５６】
クロック０でＤｅｌａｙ−フリップフロップ１１１、１１２、１４１−４、１４１−３、１４１−２、１４１−１、及び、１４２−４、１４２−３、１４２−２、１４２−１の内容がクリアされる。即ちクロック０でのこれらの出力は全て０（Ｌｏｗ）である。この状態で信号列Ｓ（Symbol）SI1、SQ1、SI2、SQ2、SI3、SQ3、SI4、SQ4が順次Ｄｅｌａｙ−フリップフロップ１１２に出力される。Ｄｅｌａｙ−フリップフロップ１１２はクロック周波数ｆでＤｅｌａｙ−フリップフロップ１１１にその内容を出力し、Ｄｅｌａｙ−フリップフロップ１１２及び１１１が、１ビット２段の直並列変換器（シフトレジスタ）を構成する。
【００５７】
クロック２で、Ｄｅｌａｙ−フリップフロップ１１１及び１１２の出力がそれぞれSI1及びSQ1となる。このとき排他的論理和回路１２０の出力はこれらの排他的論理和を取る。こうして二桁２進加算器１３０が、Ｄｅｌａｙ−フリップフロップ１１２の出力及び排他的論理和回路１２０の出力、Ｄｅｌａｙ−フリップフロップ１４１−１及び１４２−１の出力を二桁２進数として加算する。その出力が排他的論理和回路１３１及び１３２の出力である。即ち、排他的論理和回路１２０の出力を一の位、Ｄｅｌａｙ−フリップフロップ１１２の出力を二の位とする二桁２進数と、Ｄｅｌａｙ−フリップフロップ１４１−１の出力を一の位、１４２−１の出力を二の位とする二桁２進数との和の、一の位が排他的論理和回路１３１の出力RI1、二の位が排他的論理和回路１３２の出力RQ1である。
【００５８】
排他的論理和回路１３１の出力RI1、及び排他的論理和回路１３２の出力RQ1はＤｅｌａｙ−フリップフロップ１４１−４及び１４２−４にそれぞれ出力される。クロック３ではこれらの出力がＤｅｌａｙ−フリップフロップ１４１−３及び１４２−３にそれぞれ出力され、以下同様に、クロック９で、Ｄｅｌａｙ−フリップフロップ１４１−１及び１４２−１の出力がRI1及びRQ1となる。
【００５９】
同じくクロック９では、Ｄｅｌａｙ−フリップフロップ１４１−１及び１４２−１の出力がRI1及びRQ1から、排他的論理和回路１５０が排他的論理和を取り、差動符号DI1を生成し、RQ1即ち差動符号DQ1と共に差動符号化回路１００−４から出力される。以下同様にして、差動符号化回路１００−４からクロック１１で差動符号DI2及びDQ2、クロック１３で差動符号DI3及びDQ3、クロック１５で差動符号DI4及びDQ4が出力される。このようにクロック９から８クロック間に１番目のシンボルのキャリア数（４）の差動符号が２つの直列信号として出力され、クロック１７からは２番目のシンボルの差動符号が、クロック２５からは３番目のシンボルの差動符号が、以下同様に出力される。
【００６０】
このように、図５に示す差動符号化回路１００−４は、先頭の信号SI1の入力（クロック１）から先頭の差動符号DI1及びDQ1の出力（クロック９）まで、クロックパルス８個分の時間遅延（図６でRagと示した部分）であり、図１２に示す従来の差動符号化回路９００−４の時間遅延（図１３でRagと示した部分）の１／２となっていることが判る。
【００６１】
これは本発明に係る第１の実施例において、実質的にＮ段の遅延レジスタのみで時間遅延が発生していることが理解でき、その時間遅延は、単位差動符号化回路をＮ個使用する従来の差動符号化回路の時間遅延の１／２である。また、直列信号を並列変換する直並列変換器も１／Ｎの規模に縮小でき、著しく回路規模を小さくできる。また分周回路も直列信号の入力周波数ｆからｆ／２を生成するもののみで良い。これは従来のＤＱＰＳＫ変調用差動符号化回路において、入力周波数ｆからｆ／２Ｎを生成する分周回路が必要であり、そのためにはlog2２Ｎ個のＴｒｉｇｇｅｒ−フリップフロップが必要であったことと比較すると、大幅な回路規模の縮小である。このように本発明に係る第１の実施例において、時間遅延の減少と、回路規模の大幅な縮小を達成することができる。
【００６２】
〔第２実施例〕
本発明の具体的な第２の実施例に係る差動符号化回路２００の概略をブロック図として図７に示す。差動符号化回路２００の構成は、Ｎ段の遅延レジスタを構成する各段の出力について取り出し、且つＮ個の排他的論理和回路１５１−Ｎ、…、１５１−１を有する構成としたほかは図４の差動符号化回路１００と同様の構成であり、同一の構成要素には同一の符号が付されている。差動符号化回路２００は、１及び０から成るディジタル直列信号を２Ｎ個の信号列Ｓ｛SI1、SQ1、SI2、SQ2、…、SIN、SQN｝ごとに差動符号化するものであり、Ｎ個のキャリアによるＤＱＰＳＫ方式の変調装置に用いられる差動符号化回路である。
【００６３】
簡単のため、時刻ｔにおいて直並列変換器１１０の出力がSI1(t)及びSQ1(t)であるとする。Ｎ段の遅延レジスタ１４１及び１４２の各段riN、…、ri2、ri1、及び、rqN、…、rq2、rq1の出力はRIN(t-1)、…、RI2(t-1)、RI1(t-1)、及び、RQN(t-1)、…、RQ2(t-1)、RQ1(t-1)である。これらから、差動符号DIN(t-1)、…、DI2(t-1)、DI1(t-1)、及び、DQN(t-1)、…、DQ2(t-1)、DQ1(t-1)が生成される。また、実施例１と全く同様にして加算器１３０がriN及びrqNにRI1(t)、RQ1(t)を出力する。これを順次繰り返すと、２Ｎ個の１ビット信号の開始SI1(t)及びSQ1(t)が直並列変換器１１０の出力となる時刻において、Ｎ段の遅延レジスタ１４１及び１４２の各段riN、…、ri2、ri1、及び、rqN、…、rq2、rq1の出力RIN(t-1)、…、RI2(t-1)、RI1(t-1)、及び、RQN(t-1)、…、RQ2(t-1)、RQ1(t-1)から、差動符号DIN(t-1)、…、DI2(t-1)、DI1(t-1)、及び、DQN(t-1)、…、DQ2(t-1)、DQ1(t-1)を取りだせば良いことが判る。これは並列信号である。この際、並直列変換器あるいは接続される並列信号処理器を差動符号化回路２００の外部に置く場合は分周回路１７０の生成クロック周波数はｆ／２で良い。差動符号DIN(t-1)、…、DI2(t-1)、DI1(t-1)、及び、DQN(t-1)、…、DQ2(t-1)、DQ1(t-1)を並直列変換する２つの並直列変換器を内部に置く場合は分周回路１７０の生成すべきクロック周波数はｆ／２及びｆ／２Ｎである。
【００６４】
本発明の具体的な第２の実施例に係る差動符号化回路２００は、出力が並列信号として得られるので、それに続く信号変換回路も並列処理することが望ましい。この際、その信号変換回路が出力も並列信号であれば、そのまま離散フーリエ逆変換器の入力とすることができる。この際、図２の構成における直並列変換器（Ｓ／Ｐ）４１１及び４１２を省略することができる。このように、本発明の具体的な第２の実施例に係る差動符号化回路２００と、並列信号入力且つ並列信号出力の並列信号変換回路とを用いることで、図８に示すような変調装置を構成することができる。
【００６５】
〔応用例〕
上記第１実施例及び第２実施例ではＤＱＰＳＫ方式の送信装置のための差動符号化回路を示したが、本発明はこれに限定されてない。多相ＤＰＳＫ、多値ＤＡＰＳＫにおいては、上記実施例からわずかな変形にて適合する差動符号化回路を作製することができる。また、多相ＤＰＳＫ、多値ＤＡＰＳＫに対応する第１実施例及び第２実施例の変形例における送信装置の構成は、それぞれ図１及び図９のように構成することができる。図１の差動符号化回路３１０及び図９の３２０は、１及び０から成るディジタル直列信号をＭＮ個の信号列Ｓ｛S11、S21、…、SM1、S12、S22、…、SM2、……、S1N、S2N、…、SMN｝ごとに差動符号化するものであり、Ｎ個のキャリアによるＭ相ＤＰＳＫ方式、或いはＭ値ＤＡＰＳＫ方式の変調装置に用いられる差動符号化回路である。
【００６６】
図１及び図９において、差動符号化回路３１０及び３２０から信号変換回路４００及び並列型信号変換回路５００への出力ＤkはＭビットの差動符号を示しており、図１においてはＭビットの差動符号が従来同様直列（シリアル）に差動符号化回路３１０から信号変換回路４００に出力され、図９においてはＭビットの差動符号が並列（パラレル）に差動符号化回路３２０から並列型信号変換回路５００に出力される。尚、例えばＯＦＤＭ方式においてガードバンド（ヌルシンボルキャリア）を設定する際は、そのキャリアに対応する入力は常に０とする必要が有るが、離散フーリエ逆変換器（ＩＤＦＴ）４２０或いは５２０に直接０が入力される構成としても、信号変換回路４００或いは並列型信号変換回路５００にて０を示す多ビット信号を生成して離散フーリエ逆変換器（ＩＤＦＴ）４２０或いは５２０に出力する構成としても良い。
【００６７】
上記実施例では、ＤＱＰＳＫ方式における信号変換回路として、１ビット信号０から１を生成するものを示したが、本発明の要部は差動符号化回路であり、その外部に位置する信号変換回路或いは並列型信号変換回路の変換方式にはいっさい限定されない。また、ＯＦＤＭ送信装置を例として挙げたが、本発明は差動符号化による差動位相変調（ＤＰＳＫ）、或いは差動振幅位相変調（ＤＡＰＳＫ）を用いる任意のマルチキャリア送信装置に用いることができる。
【００６８】
また、上記の第１実施例では排他的論理和回路及び差動符号の出力をＮ段の遅延レジスタの最終段の出力としたが、第２の実施例の構成から容易に推察できるように、差動符号の出力はＮ段の遅延レジスタの任意の段で良く、また二桁２進加算器の直後においても良い。これは第２の実施例の構成でも二桁２進加算器の直後及びＮ段の遅延レジスタの最終段以外の各段とし、出力時の同期を取れば良い。これらの場合、差動符号が２Ｎ個の０から始まる場合、即ちクロック０において全てのレジスタの内容が０である場合は、実質的な差動符号の出力は、情報信号の入力からわずか２クロック、即ち直並列変換器の時間遅延のみで出力できる。これはＭビットの差動符号化回路においてはＭクロックで済むことを意味する。
【図面の簡単な説明】
【図１】本発明の具体的な第１の実施例及び従来例に係る差動符号化回路を利用したマルチキャリア送信装置の概略を示したブロック図。
【図２】本発明の具体的な第１の実施例及び従来例に係る差動符号化回路を利用したＤＱＰＳＫ変調方式マルチキャリア送信装置の概略を示したブロック図。
【図３】（ａ）はＤＱＰＳＫ、（ｂ）は８ＤＰＳＫ、（ｃ）は６４ＤＡＰＳＫの信号空間ダイヤグラムを示したグラフ図。
【図４】本発明の具体的な第１の実施例に係る差動符号化回路１００の概略を示したブロック図。
【図５】本発明の具体的な第１の実施例に係る差動符号化回路１００−４の詳細な回路図。
【図６】本発明の具体的な第１の実施例に係る差動符号化回路１００−４の動作を示した各段の波形図。
【図７】本発明の具体的な第２の実施例に係る差動符号化回路２００の概略を示したブロック図。
【図８】本発明の具体的な第２の実施例に係る差動符号化回路を利用したＤＱＰＳＫ変調方式マルチキャリア送信装置の概略を示したブロック図。
【図９】本発明に係る他の差動符号化回路を利用したマルチキャリア送信装置の概略を示したブロック図。
【図１０】従来の差動符号化回路９００の概略を示したブロック図。
【図１１】従来の差動符号化回路９００に使用されている各単位差動符号化回路の構成を示したブロック図。
【図１２】（ａ）は、従来の差動符号化回路９００−４の、構成を示したブロック図、（ｂ）は、差動符号化回路９００−４に使用されている各単位差動符号化回路の構成を示したブロック図、（ｃ）は、差動符号化回路９００−４に使用されている各単位差動符号化回路のＤｅｌａｙ−フリップフロップＦＤＣＥの入力Ｄ及び制御Ｃ，ＣＥ，ＣＬＲ並びに出力Ｑを示した図、（ｄ）は、差動符号化回路９００−４に使用されているクロック分周回路９６０、（ｅ）は、差動符号化回路９００−４に使用されているクロック分周回路９６０のＴｒｉｇｇｅｒ−フリップフロップＦＴＣの入力Ｔ及び制御Ｃ，ＣＬＲ並びに出力Ｑを示した図。
【図１３】従来の差動符号化回路９００−４の動作を示した各段の波形図。
【符号の説明】
１００、１００−４、２００、３１０、３２０本発明に係る差動符号化回路
１３０、９３０ 二桁２進加算器
１４１、１４２ Ｎ段遅延レジスタ
４００、４０１、４０２信号変換回路
５００、５０１、５０２並列型信号変換回路
１６０、１６０−４、１７０、９６０分周回路
９００ 従来の差動符号化回路
９９０−ｋ 従来の差動符号化回路を構成する単位差動符号化回路
Claims (6)
- ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、
１のＭ桁２進加算器と、
該Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、
前記Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、前記Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、前記第１のＭ桁２進数及び前記第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれ前記Ｍ組のＮ段の遅延レジスタ列の各組の開始段に入力し、
前記Ｍ組のＮ段の遅延レジスタ列の任意の１段、又は前記Ｍ桁２進加算器の出力信号を、前記ディジタル信号の差動符号として出力することを特徴とするマルチキャリア送信装置用差動符号化回路。 - ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、
１のＭ桁２進加算器と、
該Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、
前記Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、前記Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、前記第１のＭ桁２進数及び前記第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれ前記Ｍ組のＮ段の遅延レジスタ列の各組の開始段に入力し、
前記Ｍ組のＮ段の遅延レジスタ列の任意の１段、又は前記Ｍ桁２進加算器の出力信号であるＭビットの差動符号を、Ｍビットのグレイ符号化して出力することを特徴とするマルチキャリア送信装置用差動符号化回路。 - ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、
１のＭ桁２進加算器と、
該Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、
前記Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、前記Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、前記第１のＭ桁２進数及び前記第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれ前記Ｍ組のＮ段の遅延レジスタ列の各組の開始段に入力し、
前記Ｍ組のＮ段の遅延レジスタ列の各段の出力信号を、前記ディジタル信号の差動符号として出力することを特徴とするマルチキャリア送信装置用差動符号化回路。 - ディジタル信号をＭＮビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、
１のＭ桁２進加算器と、
該Ｍ桁２進加算器の出力を順次記憶するＭ組のＮ段の遅延レジスタ列とから構成され、
前記Ｍ桁２進加算器が、Ｍビットの外部からの入力を１の第１のＭ桁２進数とし、前記Ｍ組のＮ段の遅延レジスタ列の最終段の各々の出力信号を１の第２のＭ桁２進数として、前記第１のＭ桁２進数及び前記第２のＭ桁２進数の和であるＭ桁２進数のＭ個の桁をそれぞれ前記Ｍ組のＮ段の遅延レジスタ列の各組の開始段に入力し、
前記Ｍ組のＮ段の遅延レジスタ列の各段の出力信号であるＮ組のＭビットの差動符号を、各々Ｍビットのグレイ符号化して出力することを特徴とするマルチキャリア送信装置用差動符号化回路。 - 前記ディジタル信号が直列信号であり、前記ディジタル信号をＭビット毎に直並列変換する直並列変換器を有し、該直並列変換器の出力を前記Ｍ桁２進加算器に入力することを特徴とする請求項１乃至請求項４のいずれか１項に記載のマルチキャリア送信装置用差動符号化回路。
- 前記ディジタル信号が直列信号であり、前記ディジタル信号をＭビット毎に直並列変換する直並列変換器を有し、該直並列変換器の出力をグレイ符号化したのち前記Ｍ桁２進加算器に入力することを特徴とする請求項１乃至請求項４のいずれか１項に記載のマルチキャリア送信装置用差動符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08482199A JP3546295B2 (ja) | 1999-03-26 | 1999-03-26 | マルチキャリア送信装置差動符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08482199A JP3546295B2 (ja) | 1999-03-26 | 1999-03-26 | マルチキャリア送信装置差動符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000278240A JP2000278240A (ja) | 2000-10-06 |
| JP3546295B2 true JP3546295B2 (ja) | 2004-07-21 |
Family
ID=13841427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08482199A Expired - Fee Related JP3546295B2 (ja) | 1999-03-26 | 1999-03-26 | マルチキャリア送信装置差動符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3546295B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9979580B2 (en) | 2001-02-01 | 2018-05-22 | Qualcomm Incorporated | Coding scheme for a wireless communication system |
| US6961388B2 (en) | 2001-02-01 | 2005-11-01 | Qualcomm, Incorporated | Coding scheme for a wireless communication system |
-
1999
- 1999-03-26 JP JP08482199A patent/JP3546295B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000278240A (ja) | 2000-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6301221B1 (en) | Methods and apparatus for encoding data | |
| EP0776110B1 (en) | Quadrature modulation circuit | |
| US6373859B1 (en) | Methods and apparatus for encoding and decoding data | |
| AU738201B2 (en) | Single side-band modulation system for use in digitally implemented multicarrier transmission systems | |
| EP3616375B1 (en) | Frequency-domain transmitters and receivers which adapt to different subcarrier spacing configurations | |
| CN113055047B (zh) | 低功率长程无线电装置 | |
| TW200408219A (en) | Multi-carrier transmission systems and methods using subcarrier relocation and guard interval insertion | |
| EP1673914A2 (en) | Dual phase pulse modulation encoder circuit | |
| KR20050099906A (ko) | 직교주파수분할 다중접속 시스템에서 순환 주파수 패턴에따른 고속 주파수 도약을 위한 송수신장치 | |
| JP3546295B2 (ja) | マルチキャリア送信装置差動符号化回路 | |
| JPH07273702A (ja) | シンボル列からなる信号を受信する受信機及びそのための等化器並びにシンボル検出方法 | |
| KR20000024709A (ko) | 대역저감 다반송파 무선송수신장치 및 그 방법 | |
| US4661945A (en) | Differential coding system and apparatus therefor | |
| JP2735025B2 (ja) | 周波数分割多重信号発生装置 | |
| CN1957552B (zh) | 调制装置以及调制方法 | |
| EP0902574A2 (en) | Method for encoding data in COFDM systems | |
| JP3273880B2 (ja) | 無線装置 | |
| WO1998011698A1 (en) | Methods and apparatus for encoding and decoding data | |
| EP1024633A2 (en) | Method and system for generating CPM (continuous phase modulation) signals | |
| JP2000278239A (ja) | 差動符号化離散フーリエ逆変換ハイブリッド回路 | |
| JP3541526B2 (ja) | 周波数分割多重信号生成方法及び復号方法 | |
| JP6214822B2 (ja) | 送信装置、受信装置および通信システム | |
| JP3582307B2 (ja) | Ｉｄｆｔ演算装置 | |
| JP3579982B2 (ja) | 周波数分割多重信号伝送方法、送信装置及び受信装置 | |
| KR100230847B1 (ko) | 직교 주파수 분할 다중화 수신 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040316 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040329 |
|
| LAPS | Cancellation because of no payment of annual fees |