JP3543946B2 - 電界効果型トランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
縦型電界効果型トランジスタ構造及びその製造方法に関する発明である。
特にＬＳＩを構成する微細な縦型電界効果型トランジスタに関する発明である。また、特に半導体層の両側にゲート電極を持つ、ダブルゲート縦型電界効果型トランジスタに関する発明である。
【０００２】
特にゲート電極形状に対する制御性と、半導体層厚さに対する制御性を両立させることを目的とする。
【０００３】
【従来の技術】
シリコンウェハなどの基板上に設けられた絶縁層上に形成される電界効果型トランジスタにおいて、基板上面に対してほぼ垂直な平面に、主たるチャネルが形成される構造が、長谷川によって公開特許公報昭６４−８６７０号第４図に、間によって公開特許公報昭６４−２７２７０号第２図に、久本によって公開特許公報平２−２６３４７３号第１図に、八木下によって公開特許公報平１０−９３０９３にそれぞれ記述されている。
【０００４】
その構造を図５０を用いて説明する。半導体基板１０１上に絶縁体１０２が設けられ、その上部に直方体の半導体層１０３が設けられる。半導体層１０３の表面にはゲート絶縁膜１０４が設けられ、表面にゲート絶縁膜１０４が形成された半導体層１０３を跨いで、ゲート電極１０５が設けられる。但しここで半導体層１０３の表面とは、半導体層の上面及び側面をいう。ゲート電極１０５を挟んだ両側の半導体層１０３は高濃度の不純物が導入されたソース／ドレイン領域を成す。図５０では、直方体の半導体層１０３のうち、ゲート電極に対して手前側と奥側に位置する部分が、高濃度の不純物を含むソース／ドレインとなる。適当なゲート電圧をゲート電極に印加することにより、直方体の半導体層１０３の側面に主たるチャネルが形成される。半導体層１０３の上面にはチャネルが形成されてもその幅が狭いために、伝導には支配的でない。通常の半導体層の高さ（図５０中のａ）は、チャネル電流が流れる方向に垂直な面内における直方体の幅（図５０中のｂ）よりも大きい。なお、図５０は公開特許公報昭６４−８６７０号第４図に基づいた。図５０の構造において、半導体層の幅（図５０のｂ）を、両側面のチャネルから半導体層の内部に向かって形成される空乏層幅の合計よりも小さくすることで、動作特性に優れた完全空乏化型のＭＯＳＦＥＴが得られる。また、チャネルが形成される半導体層の両側にゲートを持つ完全空乏化型のＭＯＳＦＥＴは、短チャネル効果の抑制に優れるという特徴を持つ。
【０００５】
従来の製造方法では、まず最初に絶縁体１０２上に直方体の半導体層１０３が配置される構造を何らかの方法により形成し、続いて半導体層１０３の表面を熱酸化してゲート絶縁膜１０４を設け、続いてゲート電極材料を堆積したのち、これをエッチングにより加工し、ゲート電極１０５を形成するという手順により、図５０の形状を得る。
【０００６】
【発明が解決しようとする課題】
（第一の課題）
ソース／ドレインとチャネルとの位置関係が、通常のＭＯＳＦＥＴと異なるため、ＬＳＩにおけるＭＯＳＦＥＴの配置パターンが、従来のＭＯＳＦＥＴの場合と互換でない。このため、ＬＳＩ中におけるトランジスタの配置を、従来のものと変更しなければならない。また、ソース／ドレインの形状が異なるため、不純物の導入、シリサイドの形成等ソース／ドレインの形成に係わる工程に通常の方法が適用できない。また、チャネル幅を変えるためにはトランジスタの高さを変えなければならないが、一つのウェハ上に様々なチャネル幅を持つトランジスタを混在させるためには、様々な高さを持つ半導体層を混在させる必要があり、その結果ウェハ内に不規則な凹凸が発生するため、加工が極めて困難になる。
【０００７】
具体的には、通常の電界効果型トランジスタでは、チャネルは半導体層の上面に形成されるのに対して、図５０の構造では直方体の半導体層１０３の側面が主に伝導に寄与するチャネルとなる。このため、チャネルに接続するソース／ドレイン領域も縦長の形状を持つ。一方、通常の電界効果型トランジスタでは図５２の上面図に示すように、基板平面に平行な方向に平坦なソース／ドレイン領域を持つ。このため、図５０の電界効果型トランジスタは、基板面への投影パターンが通常のものとは著しく異なるので、通常のトランジスタを想定して配置された回路パターンを用いることができない。また、ソース／ドレイン領域の表面が基板平面に平行な平坦面に無いので、ソース／ドレイン及びその周辺部の構造を形成するための工程を、通常のトランジスタに対して行う場合と、同じ条件で行うことができない。ソース／ドレインを形成するためのイオン注入工程においては、角度の大きな斜めイオン注入等、半導体の側面に不純物を導入する手段が必要となる。また、ソース／ドレイン領域の寄生抵抗を削減するために、ソース／ドレイン領域上に半導体層をエピタキシャル成長させる手段や、シリサイド化工程を実施する手法が提案されていない。また、寄生抵抗を低減するためにソース／ドレイン領域表面にシリサイドを形成する工程も、通常の手順で行うことができない。
【０００８】
従って、チャネル面が基板平面に対してほぼ垂直となる縦型電界効果型トランジスタにおいても、従来のＭＯＳＦＥＴと配置パターンが互換となるトランジスタ構造が望まれる。
【０００９】
（第二の課題）
通常の縦型電界効果型トランジスタにおいて、チャネル幅を大きくしようとすると、半導体層の高さを大きくする必要がある。この結果、素子の凹凸が大きくなり、加工が困難になるという問題が生じる。例えば、半導体層の上下方向に均一に不純物を導入することが難しくなる。また、半導体層の上下方向に対してゲート寸法を均一に保つことが困難になる。この問題は、チャネル幅を単一とする場合においても、単にチャネル幅を大きくしようとすれば発生してしまう。また、素子の凹凸が大きくなると、チャネルが形成される半導体層の基板平面方向の厚さを、チャネルが形成される半導体層の上下方向に対して、均一にすることが困難になる。
【００１０】
また、通常のトランジスタでは、形成する素子の幅を変えることにより、チャネル幅を変えられるが、縦型電界効果型トランジスタではチャネル幅を変えるためにはトランジスタの高さを変える必要がある。従ってチャネル幅の異なるトランジスタを一つのＬＳＩに混在させると、高さの異なるトランジスタが混在することになる。この場合、素子の製造時にチャネル幅に応じた異なるエッチング条件、イオン注入条件を混在させる必要が生じ、加工が極めて複雑となる。
【００１１】
従って、チャネル幅を大きくした場合にも、素子の凹凸が大きくならず、またチャネル幅の異なるトランジスタが混在した場合にも、トランジスタの高さが変化しないトランジスタ構造が望まれる。
【００１２】
（第三の課題）
通常の縦型電界効果型トランジスタでは、ソース／ドレイン領域が薄膜領域に形成されるので、ソース／ドレイン領域の寄生抵抗が増す。従って、ソース／ドレイン領域の寄生抵抗が小さい、縦型電界効果型トランジスタ構造が要求される。
【００１３】
【課題を解決するための手段】
本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分より成り、
前記の各開口部の配列方向の幅は、二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が小さいことを特徴とする電界効果型トランジスタに関する。
【００２１】
また本発明は、ゲート電極が配置される位置から離れるに従って、前記の各開口部の配列方向の幅が一定の傾斜を持ち狭くなる形状を、前記の各開口部の基板平面への投影形状の少なくとも一部に持つことを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２２】
また本発明は、前記の各開口部の基板平面への投影形状が、ソース／ドレイン領域に隣接する位置において弧を描いていることを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２３】
また本発明は、前記の各開口部の基板平面への投影形状が、円形であることを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２４】
また本発明は、前記の各開口部の基板平面への投影形状が、ほぼ正方形であり、且つ開口部の配列方向に対してほぼ４５度傾いていることを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２５】
また本発明は、前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直で、ゲート電極に覆われた断面において、前記の各伝導経路を成す半導体層の高さが、該半導体層の幅と同じであるか、より大きいことを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられた構成部分において、伝導経路を成す前記半導体層の上部には、該半導体層の両側面に形成された絶縁膜の厚さより厚い絶縁膜が設けられ、該厚い絶縁膜の上部にゲート電極が配置されていることを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられた構成部分において、伝導経路を成す前記半導体層の上部には多層の絶縁膜が設けられ、該絶縁膜の上部にゲート電極が配置されていることを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、前記の各伝導経路を成す半導体層の上部に形成される前記の厚い絶縁膜の少なくとも一部がＳｉ 3 Ｎ 4 膜で構成されていることを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、ゲート電極下部の絶縁体が掘り下げられ、この掘り下げられた絶縁体上のゲート電極の下面が、前記伝導経路を成す各半導体層の下面より下に位置することを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２６】
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、該マスク膜に開口が一定方向に配列した開口パターンを形成する工程と、配列した複数の開口を囲む領域が残るように前記マスク膜をパターニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法に関する。
【００２７】
また本発明は、前記開口パターンは、開口配列方向の両端に余分に開口を配列したパターンとし、前記マスク膜をパターニングする工程において、前記開口パターンの余分に形成した開口が残らないようにパターニングすることを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００２８】
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、第二のマスク材料を前記マスク膜の上に堆積する工程と、一定の間隔を隔てて配列する矩形状に前記第二のマスク材料を加工する工程と、配列する第二のマスク材料よりなるパターンに対し、基板への投影面において第二のマスク材料の配列方向と垂直な辺の両端のうちそれぞれ一方の端部を含む一定の領域を覆う、第二のマスク材料の配列方向に延在した二つのレジストパターンを設け、該レジストパターン及び第二のマスク材料の両者に対して選択的に、露出している前記マスク膜をエッチングすることにより、開口が一定方向に配列した開口パターンを有するように前記マスク膜をパターンニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法に関する。
【００２９】
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、一定の間隔を隔てて配列するマスク形成用ダミーパターンを前記マスク膜上に設ける工程と、前記マスク形成用ダミーパターン上に第二のマスク材料を堆積し、第二のマスク材料をエッチバックすることにより、マスク形成用ダミーパターン周辺に第二のマスク材料の側壁を形成し、続いてマスク形成用ダミーパターンを除去して、マスク膜上に前記側壁を残存させる工程と、前記側壁を構成する配列する第二のマスク材料よりなるパターンに対し、基板への投影面において第二のマスク材料の配列方向と垂直な辺の両端のうちそれぞれ一方の端部を含む一定の領域を覆う、第二のマスク材料の配列方向に延在した二つのレジストパターンを設け、該レジストパターン及び第二のマスク材料の両者に対して選択的に、露出している前記マスク膜をエッチングすることにより、開口が一定方向に配列した開口パターンを有するように前記マスク膜をパターンニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法に関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路を成す半導体層の基板面に平行な方向における幅は、前記二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が大きいことを特徴とする電界効果型トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路を成す半導体層の基板面に平行な方向における幅は、ゲート電極に覆われた位置においては一定であり、ゲート電極よりもソース／ドレイン領域に近い位置においてゲー ト電極に覆われた位置における幅より大きくなる構造を有することを特徴とする電界効果型トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなり、
前記伝導経路と前記ソース／ドレイン領域が一体的に形成された材料よりなることを特徴とする電界効果トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなり、
該開口のうち、ソース／ドレイン領域に接する一部の領域が、ゲート電極に覆われないことを特徴とする電界効果トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなる電界効果型トランジスタの製造方法であって、
前記複数の伝導経路が各伝導経路間で共通した半導体領域に接続し、伝導経路間が互いに分離される位置に、単一の半導体層に一定方向に配列形成された開口部を設ける工程を有することを特徴とする電界効果トランジスタの製造方法に関する。
また本発明は、前記の各開口部の配列方向の幅は、ソース／ドレイン領域が形成される位置に隣接した部分において、ソース／ドレイン領域から一定の距離を置いた位置における前記の各開口部の配列方向の幅よりも小さいことを特徴とする上記本発明の電界効果トランジスタの製造方法に関する。
また本発明は、前記の各開口部の配列方向の幅は、ゲート電極に覆われる部分において一定になるように形成されていることを特徴とする上記本発明の電界効果トランジスタの製造方法に関する。
【００３０】
また本発明は、半導体層をパターニングする前記工程にて半導体層に形成された開口部が配列する方向に、開口部により互いに分離された複数の半導体層部分を跨ぐようにゲート電極またはダミーゲート電極を設ける工程を有することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３１】
また本発明は、前記伝導経路を成す半導体層部分への不純物導入は、半導体層をパターニングする前記工程にて半導体層に形成された各開口部の内壁に高濃度の不純物を含む材料を付着させ、次いで熱処理により前記高濃度の不純物を含む材料から前記半導体層部分へ不純物を拡散導入させることを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３２】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した前記絶縁体を所定の深さまでエッチングすることを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３３】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面に対して水素アニールを実施することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３４】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面をＳｉＯ２膜で覆い、温度１２００℃以上、１時間以上の熱処理を実施することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３５】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、レーザービームによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３６】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、電子ビームによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３７】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、電気ヒータによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
前記絶縁体上に設けられた半導体層上に第一のマスク材料を設ける工程と、
前記第一のマスク材料上にダミーパターンを形成し、続いて第二のマスク材料を全体に堆積した後にこれをエッチバックし、前記ダミーパターン周辺に前記第二のマスク材料からなる側壁を形成し、続いてダミーパターンを除去する工程と、
前記第一のマスク材料上に残存した前記第二のマスク材料からなる側壁をマスクに用いて前記第一のマスク材料をパターニングする工程と、
前記第一のマスク材料と前記第一のマスク材料上に残存した前記第二のマスク材料をマスクに用いて前記半導体層をエッチングし、半導体からなる複数の伝導経路が一定方向に配列された形状を形成する工程を有することを特徴とする電界効果トランジスタの製造方法に関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路をなす半導体層の基板面に平行な方向における幅は、前記二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が大きいことを特徴とする電界効果型トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる伝導経路が配列され、前記伝導経路を挟んで互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記伝導経路により導通するように接続され、前記伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記伝導経路の中央部を跨ぐように、ソース／ドレイン領域を結ぶ方向に対して垂直な方向に設けられ、前記伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路をなす半導体層の基板面に平行な方向における幅は、ゲート電極に覆われた位置における幅より、ゲート電極よりもソース／ドレイン領域に近い位置においてより大きくなる構造を有することを特徴とする電界効果型トランジスタに関する。
【００３８】
【発明の実施の形態】
（実施形態１）
本発明における典型的な素子構造について述べる。図１は素子の鳥瞰図、図２は図１の素子を真上から見た上面図である。図３は図１及び図２におけるＡ１−Ａ１’方向の断面図、図４は同じくＢ１−Ｂ１’方向の断面図、図５は同じくＣ１−Ｃ１’方向の断面図である。
【００３９】
図１に示すように、シリコン基板１上に埋め込み絶縁膜２が設けられ、さらにその上部に適当な形にパターニングされた半導体層３が設けられる。半導体層３には、開口部１０の列が半導体層３を横断するように設けられる（図２）。開口部１０では半導体層３は除去され、開口は埋め込み絶縁膜２に達する。開口配列領域３４において、半導体層３上、及び開口部１０において露出した埋め込み絶縁膜２上に、開口部１０が配列する方向に長辺を持つゲート電極５が設けられる。ゲート電極５下部に位置する半導体層は、不純物が導入されないか、あるいは不純物が低濃度に導入され、適当なゲート電圧の印加によりチャネルが形成される、チャネル形成領域７を成す。チャネル形成領域７を成す半導体層の上面及び側面には絶縁膜（図１の形態では上面、側面ともにゲート絶縁膜６）が設けられ、チャネル形成領域７を成す半導体層は絶縁膜を介して上部と側面においてゲート電極５に向かい合う。ここで、少なくともチャネル形成領域７を成す半導体層の側面に設けられる絶縁膜はゲート絶縁膜であり、ゲート電圧の印加により半導体層の側面にチャネルが形成される程度まで膜厚を薄く設定される。チャネル形成領域７を成す半導体層の上部の絶縁膜は、側面の絶縁膜と同程度に薄いゲート絶縁膜でも良く、あるいは側面の絶縁膜よりも厚く設けられても良い。また、上部の絶縁膜と、側面の絶縁膜の材料は異なっていても良い。
【００４０】
半導体層３のうち、開口部１０が配列する領域３４の両側に位置する部分は、高濃度の不純物がドーピングされた、ソース／ドレイン領域４を成す。ソース／ドレイン領域４とチャネル形成領域７との間の領域は、ソース／ドレイン４と同じ導電型の不純物が高濃度に導入され、ソース／ドレイン領域４とチャネル形成領域７を接続する、ソース／ドレイン接続部３２となる。本実施形態のソース／ドレイン領域４はソース／ドレインコンタクト１６（図３５〜図３７）を介して配線を接続する役割を持つ。またソース／ドレイン接続部３２は、ソース／ドレイン領域４とチャネル形成領域７を接続するとともに、不純物の高濃度部とチャネル形成領域が接続する部分の厚さ（伝導経路を成す半導体層の幅に相当、また通常の電界効果型トランジスタの接合深さに相当）を小さくすることにより、短チャネル効果（トランジスタの微細化に伴うしきい値電圧など諸特性の変動）を抑制する作用を持つ。
【００４１】
なお、本トランジスタにおけるソース／ドレイン領域４とソース／ドレイン接続部３２を合わせた部分が通常のシングルドレイン電界効果型トランジスタにおけるソース／ドレイン領域の作用を持つ部分といえる。ソース／ドレイン領域からチャネル形成領域に対して浅く延長されたソース／ドレインエクステンションをもつ電界効果型トランジスタに対しては、本実施形態のソース／ドレイン接続部３２がソース／ドレインエクステンションに相当する。
【００４２】
図１には描いていないが、ゲート電極５に覆われていない開口１０内には、トランジスタが完成するまでの間に、各種の絶縁膜堆積工程において、各種の絶縁体が埋め込まれる。但し、開口１０内がすべて絶縁体に満たされる必要は無く、絶縁体が埋め込まれない空洞が一部残存しても良い。
【００４３】
なお、図１では図を見やすくするためにゲート絶縁膜６を描いていない。
【００４４】
各部分の寸法は例えば以下の通りにする。埋め込み絶縁膜２の厚さは、例えば１００ｎｍとする。半導体層３の厚さ（図１における高さ）は例えば１２０ｎｍとする。開口部が配列する方向（Ａ１−Ａ１’方向）における開口部１０の幅は１００ｎｍ、開口部が配列する方向に対して直角な方向（Ｃ１−Ｃ１’方向）の開口部の幅は３００ｎｍとする。二つの開口部に挟まれた半導体層の幅は５０ｎｍとする。開口配列領域３４の両端では、開口部のほぼ半分の大きさを持つ切り欠きが、半導体層に設けられる。ゲート絶縁膜は、形成するトランジスタにおいて短チャネル効果を抑制するために適した材料及び膜厚の組み合わせを持つようにする。ゲート絶縁膜の材質がＳｉＯ２の場合、典型的な厚さは１．５〜４ｎｍである。
【００４５】
但し、埋め込み絶縁膜２の厚さには特に制限はない。一般にＳＩＭＯＸウェハ（シリコン基板中に酸素をイオン注入して作製するＳＯＩ基板）では埋め込み絶縁層の厚さは１００ｎｍから４００ｎｍ程度、張り合わせウェハ（絶縁膜を介して二枚のシリコン基板を張り合わせて作製したＳＯＩウェハ）の場合、一般には１〜３μｍ程度であるが、ＥＬＴＲＡＮ（登録商標）技術（多孔質シリコンを形成することにより、薄膜シリコン層を分離させる技術）を用いた張り合わせウェハでは、５０ｎｍ程度のものもある。一般に論理回路においては、埋め込み絶縁層を介して熱が逃げやすいように、１５０ｎｍ以下に設定することが望ましいが、本発明の効果は埋め込み絶縁層の厚さには影響されず、その厚さには制限は無い。
【００４６】
二つの開口部１０に挟まれた半導体層の幅は、ゲート長と同程度か、それよりも小さいことが短チャネル効果抑制の観点から望ましく、ゲート長の半分、またはそれ以下であることが短チャネル効果抑制の観点から特に望ましい。ゲート長には特に制限が無いが、本発明が適用される電界効果型トランジスタに対して想定される典型的なゲート長は１０ｎｍから０．２５μｍの範囲である。半導体層の幅と高さの関係については、後に図５３を参照して詳述する。
【００４７】
各部分の材質は、以下の通りにする。埋め込み絶縁膜２は絶縁体であれば良いが、例えばＳｉＯ２とする。ＳｉＯ２以外に、例えばＳｉ３Ｎ４、ＡｌＮ、アルミナ、その他金属酸化物よりなる絶縁体、有機材料よりなる絶縁体等を用いても良い。また、埋め込み絶縁膜２を空洞で置き換え、空洞よりなる埋め込み絶縁層を持つトランジスタを形成してもよい。本発明の効果を享受するに当たり、半導体層３の材質にも特に制限が無いが、通常のＬＳＩプロセスとの互換性という観点からは、単結晶シリコンが最も望ましい。ゲート電極５の材質は必要な仕事関数及び導電率を持つ材料をもつ導電体であれば良い。例えば、ｎ＋型またはｐ＋型のポリシリコン、ｎ＋型またはｐ＋型の多結晶ＳｉＧｅ混晶、ｎ＋型またはｐ＋型の多結晶Ｇｅ、ｎ＋型またはｐ＋型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。
【００４８】
図では、ゲート長（後で形成される二つのソース／ドレイン領域を結ぶ方向のゲート電極の寸法。図１、図２、図４ではＢ１−Ｂ１’方向、Ｃ１−Ｃ１’方向の寸法が相当する）は、開口部を埋めない程度に設定される。例えば１５０ｎｍとする。但し、開口部１０の両端にソース／ドレイン領域が届くように設けられるのであれば、ゲート電極は開口部を完全に覆っても良い。
【００４９】
チャネル形成領域を成す半導体層には低濃度の不純物が導入されていても良いし、あるいは不純物を全く導入しなくとも良い。不純物は例えば、ホウ素、リン、ヒ素であり、その濃度は１０１９ｃｍ−３未満である。素子特性の優れた完全空乏化型動作を得るためには、その濃度は１０１８ｃｍ−３未満であることが望ましい。ゲート電極の材料として、その材料の仕事関数がしきい値の制御に適した材料を選ぶ場合（Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド、ＳｉＧｅ 混晶など）、不純物の導入は必要なく、また導入するとしても１０１８ｃｍ−３未満で良い。また、不純物濃度は、両側側面のチャネルから半導体層の中央に向かって伸びる空乏層が、少なくともゲート電極にしきい値電圧を印加した状態で、互いに接する程度まで低濃度に設定すれば、動作特性に優れた完全空乏化動作となるとともに、ダブルゲート構造がもたらす短チャネル効果に対する抑制効果を享受できる。
【００５０】
ソース／ドレイン領域４にはチャネルの導電型と同一導電型を持つ不純物が高濃度に導入される。ｎチャネルトランジスタの場合、リン、ヒ素などのｎ型不純物が、ｐチャネルトランジスタの場合にはホウ素などのｐ型不純物が導入される。ソース／ドレイン領域に導入される不純物の濃度は１０１９ｃｍ−３以上であり、典型的には５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
【００５１】
このトランジスタのチャネル形成領域の電位は、チャネル形成領域を成す半導体層の両側面に設けられたゲート電極により制御されるので、チャネル形成領域の電位に対する制御性が高く、短チャネル効果が抑制され、素子の特性が向上する。また、半導体層の両側面に配置されたゲート電極からの電界により、半導体層の両側面から半導体層内部に向かって形成される二つの空乏層の幅の合計よりも、半導体層の幅（図３のＷ３）を小さくすると、素子を完全空乏化型動作させることができるので、サブスレッショルド特性（しきい値電圧以下のゲート電圧を印加した場合、トランジスタが急峻にオフする度合い）が改善され、基板浮遊効果（半導体層中に余剰キャリアが蓄積することによる異常動作）が抑制される。
【００５２】
チャネル形成領域７を成す半導体層の上部の絶縁膜が薄く、同半導体層の上部にチャネルが形成される場合、半導体層の高さ（図３のｈ３）と半導体層の幅（図３のＷ３）が同じであれば、両側面のチャネル幅（図３断面では縦方向）の合計は、半導体上面に形成されるチャネルの幅（図３断面では横方向）の２倍となる。半導体層の高さｈ３が半導体層の幅Ｗ３より大きければ、両側面のチャネル幅（図３断面では縦方向）の合計は、半導体層上面に形成されるチャネルの幅（図３断面では横方向）の２倍以上となり、側面のチャネルを、支配的なチャネルとすることができる。従って、チャネル形成領域を成す半導体層の高さｈ３と同半導体層の幅Ｗ３を同じとするか、あるいは、同半導体層の高さｈ３を半導体層の幅Ｗ３よりも大きくすることが望ましい。
【００５３】
チャネル形成領域７を成す半導体層の側面に形成されるゲート絶縁膜よりも、等価膜厚（等価膜厚とは、絶縁膜の厚さを絶縁膜の比誘電率で割り、得られた商にＳｉＯ２の比誘電率を掛けたものである。）の大きい絶縁膜が、チャネル形成領域７を成す半導体層の上部に設けられ、上面にチャネルを成すキャリアが誘起されない場合には、チャネルはチャネル形成領域７を成す半導体層の両側面にのみ形成される。この場合、一つの伝導経路（３５）当たりのチャネル幅は、チャネル形成領域７を成す半導体層の高さの２倍となる。
【００５４】
ここで、チャネル形成領域７を成す半導体層の適切な高さｈ３について、図５３を参照して説明する。チャネル形成領域７と開口部１０とが周期的に配列する断面において、一点鎖線で区切った一つの周期を考える。片側の側面におけるチャネル幅をＷとすると、一つの周期を成す構造において、チャネル幅の合計は２Ｗとなる。一方、図５３におけるチャネル形成領域７を成す半導体層の横方向の幅をＷｓｉ（図３のＷ３に相当）、チャネル形成領域７を分離する開口部１０の幅をＷｓｐとすると、一つの周期の幅はＷｓｉ＋Ｗｓｐとなる。同じ領域に通常のトランジスタ（例えば図５２の構造）を形成した場合に得られるチャネル幅はＷｓｉ＋Ｗｓｐであるから、本発明のトランジスタにおいて通常のトランジスタよりも大きなチャネル幅を実現するためには、２Ｗ＞Ｗｓｉ＋Ｗｓｐという条件を満たせば良い。両辺を２で割ればＷ＞（Ｗｓｉ＋Ｗｓｐ）／２となる。すなわち、ＷがＷｓｉとＷｓｐの平均より大きければ良い。片側の側面のチャネル幅Ｗと、チャネル形成領域７の高さｈＳｉは同じと考えられるので、チャネル形成領域７を成す半導体層の高さｈＳｉ（ｈ３）が、チャネル形成領域７を成す半導体層の幅Ｗｓｉと開口部１０幅Ｗｓｐの平均より大きければ良いと言える。ここで、典型的な一つの例として、チャネル形成領域７を成す半導体層の幅Ｗｓｉと開口部１０幅Ｗｓｐが同じ場合を考えると、両者の平均はＷｓｉと等しいので、チャネル形成領域７を成す半導体層の高さｈＳｉがチャネル形成領域７の幅Ｗｓｉよりも大きければ良いという結論が得られる。ＷｓｉとＷｓｐは必ずしも等しくないが、Ｗｓｉ＝Ｗｓｐと仮定して得られるｈＳｉ＞ＷＳｉという条件を、トランジスタを設計する指針として採用すれば、上の条件Ｗ＞（Ｗｓｉ＋Ｗｓｐ）／２から、少なくとも大きく外れないトランジスタが得られる。
【００５５】
また、他の典型的な構造として、チャネル形成領域７を成す半導体層の幅を開口の幅よりも小さくする場合には、Ｗｓｉ＜Ｗｓｐであるので、ｈ３＞Ｗｓｐという条件を満たせば、上の条件Ｗ＞（Ｗｓｉ＋Ｗｓｐ）／２を必ず満たすことができる。
【００５６】
また、この電界効果型トランジスタは、基板平面にほぼ垂直な半導体層の側面に形成されるチャネルを、主たる伝導経路とするトランジスタであるにもかかわらず、ソース／ドレイン、及びゲート電極の形状を基板面に投影した際の形状（図２）は、通常の電界効果型トランジスタ（図５２）と同一であるという特徴を有する。また、素子領域１５の形状も、中央部を横断する開口の配列を除けば、通常の電界効果型トランジスタと同一である。すなわち、チャネル形成領域及びソース／ドレイン接続部３２は縦型構造を持つが、ソース／ドレイン領域の形状は開口部の周囲を除いて通常の電界効果トランジスタと同一である。このため、ソース／ドレイン領域に対するコンタクト１６、ゲート電極に対するコンタクト１７についても、通常の電界効果型トランジスタ（図５２）と同様のパターン（図３５）及び同様の工程によって作製することができる。またソース／ドレイン領域についても、開口部１０の周辺を除けば、通常の電界効果型トランジスタと同様であるので、ソース／ドレイン領域の形成、シリサイド化、あるいは低抵抗化のためにソース／ドレイン領域上に半導体層をエピタキシャル成長させる工程などにおいて、従来の電界効果型トランジスタに対するものと同様の工程、あるいは従来のＳＯＩ型電界効果型トランジスタに対するものと同様の工程を用いることができる。従って開口の配列部を追加することを除けば、通常のトランジスタの場合とほぼ同一のパターンを用いることができ、また開口部の形成及び開口部周辺に対する加工（例えばゲート電極の加工）を除いた工程（例えば、ゲート及びソース／ドレインへのコンタクト形成）では、従来の電界効果型トランジスタに対するものと同一の工程を用いることができるという特徴を有する。従って、第一の課題を解決できる。
【００５７】
また、チャネル部においては、一定の高さ（典型的には２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは６０ｎｍ以下）の縦型トランジスタが並列に接続される構造を持ち、チャネル幅が各伝導経路に分散されることになり、チャネル幅の大きいトランジスタにおいても、チャネル形成領域の高さが一定に保たれる。また、チャネル幅の異なるトランジスタを回路内に混在させる場合には、単に配列する伝導経路の数を変えれば良いので、トランジスタの高さを変える必要が無く、トランジスタの高さにおけるバラツキを生じない。また、トランジスタの高さを一定の値以下に保つことができるので、半導体の上部からイオン注入など不純物導入手段により不純物を導入した際においても、半導体層の基板平面に垂直な上下方向で不純物濃度の均一性が良い。また、半導体層の上下方向に対してゲート寸法（特に、二つのソース／ドレインを結ぶ方向の長さ、すなわちゲート長）の均一性が良い。また、半導体層の基板平面方向の厚さについて、上下方向での均一性が良い。従って、第二の課題を解決できる。ここに述べた半導体層の基板平面に垂直な上下方向における不純物濃度、ゲート寸法、及び半導体層の基板平面方向の厚さについての均一性は、半導体層が薄いほど改善される（チャネル部における半導体層の高さｈｓｉは１２０ｎｍ以下が好ましく、６０ｎｍ以下がさらに好ましい）。
【００５８】
また、この電界効果型トランジスタは、チャネル形成領域を成す半導体層の両側面には、ゲート電極が設けられており、ダブルゲート構造と呼ばれる構造を形成する。これは、薄膜（典型的には５０ｎｍ以下）の半導体層を挟んで二つのゲート電極が設けられる構造であり、例えば関川によりソリッドステートエレクトロニクス２７巻８２７頁１９８４年（Ｔ．Ｓｅｋｉｋａｗａ、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、ｖｏｌ．２７、ｐ．８２７、１９８４）、田中により１９９１年アイ・イー・ディー・エム、テクニカルダイジェスト、６８３頁〜６８６頁（Ｔ．Ｔａｎａｋａ、１９９１ＩＥＥＥ、ＩＥＤＭ、ｐｐ．６８３〜６８６）に記されている。関川及び田中は基板平面に平行な半導体層の上下にゲート電極を形成する構造を採用することにより、短チャネル効果が抑制されるとを報告している。しかしこの構造の問題として、半導体層の上下にゲート電極を設ける構造では、上下のゲート電極を同時に形成できない点を挙げることができる。このため上下のゲートの位置を自己整合的に決定できず、上下のゲートの位置がずれるという問題、あるいは上下のゲートの寸法（特にゲート長、すなわちソースとドレインを結ぶ方向のゲートの寸法）を揃えられないという問題がある。本実施形態の構造は、半導体層の両側面にゲート電極を設けることによりダブルゲート構造を実現し、短チャネル効果を抑制できる上、両側面のゲート電極を同時に形成することが容易であり（例えば後述実施形態３参照）、両側面のゲートの位置ずれ、及び寸法の差を従来の技術に比べ大きく低減できる。
【００５９】
次に実施形態１において、構造を一部変化させた例を述べる。図６の上面図は半導体層に設ける開口部を円形とした例を示す。図７は、開口配列領域３４の両端において半導体層に切り欠きが設けられない構造である。なお、図６及び図７では、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極の下に隠れている開口部の外形線も表示している。
【００６０】
図８は半導体層３に開口部１０を設ける際に、開口部において、埋め込み絶縁層２を一定の深さまで掘り下げ、半導体層３の下端よりも少し下の位置まで、ゲート電極５の下端が達する構造である。ゲート電極の下端と半導体層の下端の位置が揃っている場合、あるいはゲート電極の下端が半導体層の下端よりも上に位置する場合、半導体層の下端、あるいは半導体層の下部コーナー（これらはそれぞれ、通常の電界効果型トランジスタにおける素子領域端、素子領域端のコーナーに相当する）の電位を、ゲート電極により充分に制御することが比較的難しく、ソース、ドレイン間に漏れ電流が流れやすい。これに対して、図８のように半導体層３の下端よりも少し下の位置まで、ゲート電極７の下端が達するようにすると、半導体層の下端付近における、漏れ電流を抑制しやすくなる。また、図２６の断面図に示すように、埋め込み絶縁層２に対してテーパーエッチングを施して、半導体層３の下端より下の位置で、埋め込み酸化膜の側面が傾斜を持つ形状を形成しても良い。図２６の構造においてもゲート電極下端が半導体層下端よりも下になるため、半導体層の下端の電位に対するゲート電極の制御性を高めることができる。なお、図８及び図２６は、チャネル形成領域７を成す半導体層の側面と上面の両方に同じ膜厚のゲート絶縁膜６を設けた場合を示したが、上面と側面の絶縁膜の材質が異なる場合、あるい上面の絶縁膜が側面の絶縁膜のよりも厚い場合、のそれぞれに適用しても良い。
【００６１】
なお、ここでは半導体層下の絶縁体（埋め込み酸化膜２）の下に、支持基板であるシリコン基板１がある場合を述べたが、本発明は電界効果型トランジスタを形成する半導体の下に何らかの絶縁体があれば適用できる。例えば、サファイア基板上に半導体を設けたＳＯＳ構造（シリコン・オン・サファイア）等、半導体層下の絶縁体自体が支持基板となる構造に対しても適用できる。また、支持基板の材質はシリコンでなくとも良く、例えば石英、ＡｌＮ等の絶縁体であっても良い。この構造は、例えば半導体層３となる単結晶シリコンを、ＳＯＩ基板の作製に用いられる一般的な張り合わせ工程及び薄膜化工程により、石英、ＡｌＮ等の絶縁体上に転写すれば形成できる。
【００６２】
なお、ＣＭＯＳ構成のインバータ、ＮＡＮＤゲート、ＮＯＲゲート等のように、ソース／ドレイン領域の一方が専らソースとして使われ、他方が専らドレインとして使われる場合においても、本明細書においては、両者を単にソース／ドレインと呼ぶ。
【００６３】
（実施形態２）
チャネル形成領域７、半導体層に設ける開口部１０、ソース／ドレイン領域４の三者の配置について、実施形態１のトランジスタに対するいくつかの変形例を述べる。図２７から図３４は図２、図６、図７と同じ位置から見た電界効果型トランジスタの上面図において、特に左端を拡大したものである。図２７から図３４のいずれの素子構造においても、半導体層３を横断するように開口部１０が配列し、開口部が配列する方向に沿って半導体層３を跨ぐゲート電極５が設けられる。半導体層３にはゲート電極５及び開口部１０を挟んで、高濃度の導電性不純物が導入されたソース／ドレイン領域４が設けられている。ゲート電極下の半導体層３は不純物濃度が低いチャネル形成領域７を成し、チャネルは主にチャネル形成領域７を成す半導体層の側面に形成される。なお、図２７から図３４の図面では、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極の下に隠れている開口部の外形線も表示している。また、ゲート絶縁膜６についても、図面を見やすくするために省略している。実際にはゲート絶縁膜６がチャネル形成領域７を成す半導体層の側面に設けられ、チャネル形成領域７を成す半導体層の側面はゲート絶縁膜６を介してゲート電極５に向かい合う。また、チャネル形成領域７を成す半導体層の上面にはゲート絶縁膜６、またはゲート絶縁膜よりも等価膜厚の厚い絶縁膜（例えば図１１又は図３９のパッド酸化膜８とＳｉ３Ｎ４膜９を合わせた物）が設けられる。
【００６４】
二つのソース／ドレイン領域４の間には、二つのソース／ドレイン領域を接続する半導体領域である伝導経路３３が複数設けられた、伝導経路配置領域３１が設けられている。これは図１から図８、及び図３５にその構造を示したトランジスタ、及び実施形態３以下に記載する素子構造においても同じである。図２７における斜線部は、伝導経路３３のうちの一つを明示したものである。伝導経路３３はチャネル形成領域７と、伝導経路中の高不純物濃度領域であるソース／ドレイン接続部３２からなる。チャネル形成領域７はゲート電極の下部に位置する不純物濃度が低い（あるいは不純物が導入されない）領域である。伝導経路中のソース／ドレイン接続部３２は、チャネル形成領域７とソース／ドレイン領域４との間に位置し、ソース／ドレイン領域と同じ導電型の不純物が高濃度に導入された領域である。なお、ゲート電極５の下にソース／ドレイン接続部３２の一部、またはソース／ドレイン領域４の一部が位置する時、それぞれゲート電極５とソース／ドレイン接続部３２の間、ゲート電極５とソース／ドレイン４の間に絶縁層が設けられる。この絶縁層の厚さはゲート絶縁膜と同程度であっても良く、また、ゲート絶縁膜よりも厚くても良い。
【００６５】
また伝導経路３３の形態は、チャネル形成領域７、伝導経路中の高不純物濃度領域（ソース／ドレイン接続部３２）の両方がゲート電極の下に配置されるものであっても良い（図２８）。さらに、チャネル形成領域７、ソース／ドレイン接続部３２に加えて、ソース／ドレイン領域の一部もゲート電極の下部に位置する形態を取っても良い（図２８）。また、伝導経路３３中にソース／ドレイン接続部３２を持たず、チャネル形成領域７とソース／ドレイン領域４が直接接続する形態を取っても良い（図２９）。また、図２７から図２９には、開口部１０の基板平面への投射形状が、少なくともソース／ドレイン領域付近において曲線を描く場合を示したが、図３０から図３１に示すように、開口部の形状が六角形、八角形等の多角形で有っても良い。また、図４６から図４９に示すように、ゲート電極の延長方向（開口部が配列する方向に同じ）に対して傾いた、ほぼ正方形である四角形であっても良い。また、図３３及び３４に示すように、開口部の幅がソース／ドレイン領域側のある範囲において狭くなる形態を持っても良い。
【００６６】
図２７〜図３１、図３３、図３４及び図４６〜図４９に示した実施例においては、いずれの場合においても、開口部の配列方向（ソース／ドレインを結ぶ方向に対して垂直で、基板表面に平行な方向）の開口部の幅Ｗｓｐは、開口部中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷｓｐ１）に比べて、ソース／ドレイン領域付近において小さくなる（例えば図２７のＷｓｐ２）。逆に、伝導経路３３を成す半導体層３の幅Ｗｓｉは、チャネル形成領域中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷｓｉ１）に比べ、ソース／ドレイン領域付近において大きくなり（例えば図２７のＷｓｉ２）、ソース／ドレイン領域に接続する位置において最大となる。すなわち、図２７から図３１、図３３、図３４及び図４６〜図４９の形状は、いずれも、チャネル形成領域７からソース／ドレイン領域４にかけて半導体層の幅Ｗｓｉが広がる形態を持つが、この場合、チャネル形成領域の横方向の幅Ｗｓｉ、あるいは少なくともチャネル形成領域の中央部における幅ＷＳｉが小さくなるので、通常のＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することと同じく、Ｓファクタの改善、短チャネル効果の抑制などに効果があり、トランジスタの特性が向上する。その一方、ソース／ドレイン領域に接する位置では伝導経路３３を成す半導体層の幅が大きくなるので、寄生抵抗が低減するという効果が得られる。さらに、高濃度の不純物を含む領域であるソース／ドレイン接続部３２を有する（図２７、図２８、図３０、図３１、図３３、図３４、図４６〜図４９の形状）伝導経路３３を持つ場合、ソース／ドレイン接続部３２とチャネル形成領域７との接触面積が小さくなる。すると通常の電界効果型トランジスタにおいて高濃度不純物領域であるドレイン接合を浅く形成した場合、高不純物濃度で接合の浅いソース／ドレインエクステンションを設けた場合、あるいはＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することにより高濃度不純物領域であるドレインを薄く形成した場合等と同じく、高濃度不純物領域とチャネル形成領域が接触する部分で、高濃度不純物領域の断面積が減るので、短チャネル効果が抑制され、トランジスタの特性が向上する。すなわち、開口の配列方向におけるソース／ドレイン接続部の幅をチャネル形成領域を成す半導体層と接する部分では小さくすることにより短チャネル効果抑制作用が得られると同時に、開口の配列方向におけるソース／ドレイン接続部の幅をソース／ドレイン領域と接する部分では大きくすることにより寄生抵抗抑制作用が得られ、前記第三の課題を抑制できる。
【００６７】
また、開口部の形状は図３２のような四角形でも良い。この場合、Ｗｓｉ、Ｗｓｐはともに一定である。この場合は、構造が単純であり、製造が容易であるという特徴がある。また、以下に述べるように、寄生容量３６が小さいという特徴がある。
【００６８】
次に、ゲート側面とソース／ドレイン側面間の寄生容量３６について、図５４から図５７を参照して説明する。図５４はゲート端とソース／ドレイン領域の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）がある場合の上面図を示す。これはソース／ドレイン接続部３２のうち少なくとも一部がゲートに覆われていない場合に相当する。図５５はゲート端とソース／ドレイン領域の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）が無い場合の上面図を示す。これは、ソース／ドレイン接続部３２のすべてがゲートに覆われている場合に相当する。図５６、図５７はそれぞれ図５４のＡ２０５−Ａ２０５’線断面、図５５のＡ２０６−Ａ２０６’線断面における断面図である。図５４及び図５５では、図を見やすくするために、実際にはゲート電極５の下に隠れている開口部１０の外形線及びゲート絶縁膜６の外形線を明示した。
【００６９】
ゲート端とソース／ドレイン領域の間に開口がある構造（図５４、図５６）では、ゲートの側面とソース／ドレイン領域の側面が開口に相当する間隔だけ離れるので、ゲート側面とソース／ドレイン側面間の寄生容量３６は小さい。その一方、ゲート端とソース／ドレイン領域の間に開口が無い構造（図５５、図５７）では、ゲート側面とソース／ドレイン側面の距離が小さいので、ゲート側面とソース／ドレイン側面間の寄生容量３６は大きくなり、素子の高速動作に不利になる。本発明のトランジスタの開口部１０には、ＰＳＧの堆積工程、層間絶縁膜の堆積工程等の絶縁膜を堆積する工程において、ＳｉＯ２、ＰＳＧ等の絶縁膜が埋め込まれるが、開口内がＳｉＯ２、ＰＳＧ等の絶縁体により完全に満たされていても、あるいは開口内に絶縁体に満たされない空洞が残存した場合にも、図５４及び図５６の構造における寄生容量３６が、図５５あるいは図５７の構造における寄生容量３６よりも小さくなることに変わりは無い。
【００７０】
したがって、ソース／ドレイン接続部３２のうち、少なくとも一部が、側面、上面ともゲート電極に覆われていない構造（図２７、図３０〜図３４、及び図４６〜図４９の構造）は、寄生容量の低減において有利と言える。
【００７１】
図１、図６、図７、図２７〜図３４の構造では、チャネル面が（１００）面（あるいはこれに等価な面）または（１００）面（あるいはこれに等価な面）から小さく傾いた面になるよう、開口部の配列方向が［１００］方向（あるいはこれに等価な方向）になるようにする。正方形の開口の一辺が開口部の配列方向に対して４５度傾いた図４６から図４９の構造では、開口部の配列方向が［１１０］方向（あるいはこれに等価な方向）になるようにすると、チャネル面が（１００）面（あるいはこれに等価な方向）に形成される。チャネル面が（１００）面または（１００）面から小さく傾いた面に形成されると、界面準位が少ない点、またチャネルキャリアの移動度が大きい点において優れた特性が得られる。なお、図４６から図４９は同一のトランジスタに関する図であり、図４６は開口部とゲート電極の位置関係を示し、図４７はソース／ドレイン及びゲートに対するコンタクト形成後の上面図、図４８は半導体層の形状に対する鳥瞰図、図４９はゲート電極形成後の鳥瞰図であり、図４９においては図を見やすくするためにゲート絶縁膜を省略している。また、図４９は、ソース／ドレイン接続部３２において、マスク膜９とパッド膜８が除去された場合について示した（両者は必ずしも除去されなくても良い）。
【００７２】
なお、本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、実施形態１に記載の各種形態に対して適用することができる。また、本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、チャネル形成領域の上部にチャネル形成領域の側面と同じ厚さの絶縁膜があるトランジスタ、チャネル形成領域の上部にチャネル形成領域の側面よりも厚い絶縁膜があるトランジスタ、チャネル形成領域の上部に多層の絶縁膜があるトランジスタに適用でき、これらいずれに適用してもその効果は変わらない。
【００７３】
（実施形態３）
次に、実施形態１及び実施形態２の電界効果型トランジスタを形成するための製造方法について記載する。
【００７４】
シリコン基板１上に厚さ１００ｎｍのＳｉＯ２より成る埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜９を設ける。次に、リソグラフィ工程により、開口が配列したパターンを持つレジストパターンを設け、これをマスクに、ＲＩＥ等の通常のエッチング工程によりパッド酸化膜８及びＳｉ３Ｎ４膜９をパターニングする（図９）。
【００７５】
次に、開口が配列したパターンを含む一定の領域（例えば図９においてＡ９の点線で囲んだ範囲）を覆うレジストパターンを設け、このレジストパターンをマスクに、Ｓｉ３Ｎ４膜９、パッド酸化膜８をＲＩＥによりパターニングする。続いてレジストを除去したのち、残ったＳｉ３Ｎ４膜９、パッド酸化膜８をマスクに、シリコンに対するエッチング速度がＳｉ３Ｎ４膜に対するエッチング速度より速い、選択的なＲＩＥ（リアクティブイオンエッチング、反応性イオンエッチング）を行い、半導体層３をパターニングする（図１０）。この結果、一定の領域（この場合、Ａ９の点線で囲んだ範囲）以外のＳｉ３Ｎ４膜９、パッド酸化膜８、半導体層３が取り除かれる。
【００７６】
また、シリコンのエッチングに続いて、ＳｉＯ２に対するエッチング速度がＳｉ３Ｎ４膜に対するエッチング速度より速い選択的ＲＩＥを行うことにより、開口部においてＳｉＯ２膜２の上端が半導体層３の下端よりも下に位置する形状（図８）、あるいは開口部においてＳｉＯ２膜２の表面が傾斜した形状（図２６）を得ることもできる。また、Ｓｉ３Ｎ４膜９とパッド膜（パッド酸化膜８）の二層構造は、Ｓｉ３Ｎ４膜９だけの単層構造であっても良い（以下、適宜、単層構造と多層構造のものを併せて「マスク膜９」と表記する。）。また、マスク膜の材質は半導体層３を選択的にエッチングできる材料であれば良い。例えばＳｉＯ２でも良い。また、開口部の形状は、ここに示した形に限らない。例えば、図２７〜図３４、図４６から図４９に示した形であっても良い。ここで述べた工程においてＳｉＯ２からなるパッド膜８を設けた主な理由は、Ｓｉ３Ｎ４膜９と半導体層３が直接接触することによって半導体層３に応力がかかることを防ぐこと、Ｓｉ３Ｎ４膜９と半導体層が直接接触することによってＳｉ３Ｎ４膜９と半導体層３との界面に多量の界面準位が発生することを防ぐこと等、Ｓｉ３Ｎ４膜９と半導体層３が直接接触することにより発生する問題を避けることにある。Ｓｉ３Ｎ４膜９と半導体層３が直接接触させることにより発生する問題の影響が小さい場合は、パッド酸化膜８を省略しても良い。
【００７７】
また、エッチングにより半導体層３に開口部１０を形成した後（図１０の形状形成後）、続いて埋め込み絶縁膜２の上部をエッチングする場合、エッチングによりマスク膜が全て失われることを防ぐために、マスク膜の材質と埋め込み絶縁層の材質との組み合わせを、埋め込み絶縁層だけを選択的にエッチングできるように選ぶことが好ましい。また、この条件が成り立たない組み合わせである場合は、以下のようにする。例えば、マスク膜９が埋め込み酸化膜と同じＳｉＯ２である場合、埋め込み酸化膜２のエッチング時にマスク膜９の一部が除去されることを見込んで、マスク膜９を厚めにすれば良い。一般的に言えば、開口部における半導体層のエッチング後に埋め込み絶縁層をエッチングする場合で、なおかつ埋め込み絶縁層の材質とマスク膜９の材質が同じである場合、埋め込み絶縁層をエッチングする深さＴｂｏｘｏｖよりも、マスク膜の厚さＴｍａｓｋを大きくすれば良い。
【００７８】
また、半導体層が露出した後、半導体層の表面にゲート絶縁膜を形成する前に露出した半導体層の側面の平坦化と清浄化を行うための熱処理工程を追加しても良い。例えば、水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部間の間隔が狭く半導体層の基板平面方向の厚さが薄い場合には、半導体層の凝集を避けるためより短時間、あるいはより低温で熱処理しても良い。また、水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【００７９】
また、半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層の側面をＳｉＯ2膜で覆い、温度９８０℃以上（より望ましくは温度１２００℃以上）、１時間以上の熱処理を実施することにより、前記開口部を設ける工程時に露出した半導体層の側面、すなわち開口部の側面をなす半導体界面を平坦化する工程を追加しても良い。ここで９８０℃以上の温度はＳｉＯ2膜に流動性を持たせるために必要な温度であり、１２００℃以上の温度は流動の顕著化に必要な温度である。熱処理は窒素中で行う。あるいはＡｒなどの不活性ガス中で行う。また、熱処理を行う雰囲気に酸素を混合し、露出した半導体層３の側面を酸化させることにより、チャネル形成領域を成す半導体層の幅ＷSiを小さく（チャネル形成領域を成す半導体層の基板平面方向の厚さを薄く）する工程を実施しても良い。
【００８０】
また、半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層の側面を絶縁膜（この絶縁膜は、例えばＳｉＯ２膜、Ｓｉ３Ｎ４膜等の絶縁体より成る。また、例えば複数の絶縁体からなる多層膜より成る。）で覆い、レーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することによって、伝導経路あるいはチャネル形成領域が形成される半導体領域のうち側面付近の一部領域を溶融して、再結晶化させる工程を行っても良い。また、同じくレーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することにより、伝導経路あるいはチャネル形成領域が形成される半導体領域（突起部）の全体を溶融し、溶融した領域を再結晶化しても良い。この工程の目的は、ＲＩＥ工程により半導体層の側面に発生した凹凸を平坦化することである。レーザービームや電子ビーム等のビームのパワー及びエネルギー、電気ヒータの温度、ビーム及び電気ヒータの走査速度は、望ましくは伝導経路あるいはチャネル形成領域が形成される半導体領域（突起部）の表面だけが溶融してその内部は溶融しないか、あるいは伝導経路が形成される突起部は溶融してソース／ドレイン領域が形成される半導体領域は溶融しない程度に設定されることが好ましい。これは、ビーム走査の後、基板の温度が低下する過程で、それぞれ溶融していない半導体突起部の内部の領域、あるいは溶融していないソース／ドレイン領域を種結晶（シード）として、溶融した領域を再結晶化させるためである。また、溶融再結晶化に伴い、埋め込み酸化膜中に発生した固定電荷またはトラップ等の欠陥を除去することを目的として、溶融結晶化後に高温の熱処理工程（１０００℃以上、典型的には１３００〜１３６０℃、１時間以上、酸化雰囲気または非酸化雰囲気）、または酸化雰囲気中のより低温の熱処理工程を行っても良い。
【００８１】
次にＣＶＤによりＳｉＯ２よりなるダミーゲート絶縁膜１８形成用の絶縁膜を１０ｎｍ堆積し、ＲＩＥによりエッチバック（平坦部に堆積した材料膜を除去して、側壁部に堆積した材料膜を残す工程）することにより、半導体層３における開口部１０の内壁及び半導体層の側面（素子領域をなす半導体層の周囲の側面）に、ダミーゲート絶縁膜１８を設ける。続いてＣＶＤによりポリシリコンを堆積し、これを通常のリソグラフィ及びＲＩＥにより加工し、ダミーゲート電極１１を設ける。この段階での形状は、パッド酸化膜８、Ｓｉ３Ｎ４膜９が存在すること、ゲート絶縁膜６及びゲート電極５の代わりにそれぞれダミーゲート絶縁膜１８、ダミーゲート電極１１があることを除けば、図１と同様である（図３９においてダミーゲート電極１１が設けられた形状に相当。但し、図３９では図を見やすくするため、ダミーゲート絶縁膜１８を省略）。ここで、ダミーゲート絶縁膜１８、ダミーゲート電極１１を形成したのは、後に、これらを除去して得られた空間に、改めてゲート絶縁膜６及びゲート電極５を形成する、いわゆる置換ゲート工程を実施するための準備である。
【００８２】
置換ゲート工程を行わない場合は、ここでダミーゲート絶縁膜１８を形成する代わりにゲート絶縁膜６を、ダミーゲート電極１１を形成する代わりにゲート電極５をそれぞれ形成し（図３９においてゲート電極５が設けられた形状に相当。但し、図３９では図を見やすくするため、ゲート絶縁膜６を省略）、続いて以下に述べるソース／ドレイン接続領域への不純物導入、ソース／ドレインの形成、配線の形成を実施してトランジスタを形成すれば良い。この場合、図１１から図１６に至る工程において、ダミーゲート絶縁膜１８に代えてゲート絶縁膜６が、ダミーゲート電極１１に代えてゲート電極５が設けられた形状が得られる。
【００８３】
また、ここ（図１１に至る工程）で、ダミーゲート絶縁膜１８をＣＶＤにより堆積したのは、もしも熱酸化によりダミーゲート絶縁膜１８を形成すると、ダミーゲート絶縁膜１８の除去後に、マスク膜（この場合はパッド酸化膜８とＳｉ３Ｎ４膜９の二層膜）の基板平面方向の幅よりもチャネル形成領域を成す半導体の基板平面方向幅が狭くなるために、マスク膜の下部でチャネル形成領域を成す半導体層がマスク膜の端よりも後退して段差が発生し、垂直方向の平坦性が悪化しやすいという問題を防ぐことに特に注意を払ったためである。しかし、一般には、ゲート絶縁膜６、及びダミーゲート絶縁膜１８は、ＳｉＯ２以外の絶縁膜であっても良く、また熱酸化により形成したＳｉＯ２膜であっても良い。一般にダミーゲート絶縁膜１８は、半導体層３に対して選択的に除去可能な材料であれば良い。また、ダミーゲート電極１１をＳｉ３Ｎ４等、半導体層３に対して選択的に除去できる材料により形成しても良く、ダミーゲート電極が半導体層３に対して選択的に除去できる場合にはダミーゲート絶縁膜１８を省略しても良い。
【００８４】
続いてＳｉ３Ｎ４膜に対して選択性のある条件下でＲＩＥを実施してダミーゲート電極下部以外のダミーゲート絶縁膜を除去し、次いで全体にＰＳＧ（リンガラス）膜１２を２００ｎｍ堆積し、ＲＩＥによりこれをエッチバックすることにより、開口１０の内壁と、半導体層の側面に側壁状のＰＳＧ膜１２を設ける。この段階において、図１０のＡ１０−Ａ１０’線断面、Ｂ１０−Ｂ１０’線断面、Ｃ１０−Ｃ１０’線断面における断面図を、図１１、図１２及び図１３に示す。この工程においてＰＳＧを堆積するのは、開口部の内壁にＰＳＧを付着させ、ゲート電極（またはダミーゲート電極）の両側の開口部に隣接する半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲート電極両側の半導体層に高濃度（５×１０１８ｃｍ−３以上、好ましくは３×１０１９ｃｍ−３以上）のリンを導入し、ソース／ドレイン接続部３２を形成することである。なお、ＰＳＧからリンを拡散させるための熱処理（例えば８００℃１０秒）は、ＰＳＧの堆積直後に行っても良いし、ＰＳＧの堆積後、いくつかの工程を経た後に行っても良い。ＰＳＧの堆積後に行われる他の熱工程（例えばソース／ドレインへのイオン注入後の活性化、ゲート酸化）の際に同時にＰＳＧからリンを拡散させる方法を用いても良い。
【００８５】
図１４は、開口部のソース／ドレイン方向の幅が大きい場合で、開口がＰＳＧによって埋め尽くされていないが、この場合においても、開口の内壁へのＰＳＧの付着は保証されるので、問題は無い。図１５は、図１４に対応する状態における上面図である。ＰＳＧからの熱拡散によりｎ＋型ソース／ドレイン領域４が形成された状態のＢ１０−Ｂ１０’線断面に相当する位置における断面図を図１６に示す。
【００８６】
なお、ｐチャネルトランジスタの場合は、ＢＳＧ（ホウ素ガラス）など、ｐ型不純物の拡散源をＰＳＧに代えて用いる。またｎチャネルトランジスタの場合においても、ＰＳＧ以外のｎ型不純物拡散源（例えばヒ素ガラス）をＰＳＧに代えて用いても良い。また、ｐ型不純物であるホウ素と、ｎ型不純物であるリンの両方を含むＢＰＳＧ（ホウ素、リンガラス）において、ホウ素またはリンの一方の割合を高めたものを、それぞれｐ型またはｎ型のトランジスタの製造に用いても良い。
【００８７】
ゲート電極の両側、開口から離れた部分の半導体層には、通常の工程によりソース／ドレイン領域を形成する。例えばイオン注入、プラズマドーピング等により、ｎチャネルトランジスタの場合はｎ型不純物、ｐチャネルトランジスタの場合はｐ型不純物を高濃度（３×１０１９ｃｍ−３以上、好ましくは１×１０２０ｃｍ−３〜３×１０２０ｃｍ−３）に導入する。ｎ型不純物には例えばリン、ヒ素等ドナーを形成する不純物、ｐ型不純物には例えばホウ素等アクセプタを形成する不純物を用いる。また、ソース／ドレイン領域に対して寄生抵抗低減のために半導体のエピタキシャル成長を施しても良く、またシリサイド化を行っても良い。
【００８８】
なお、半導体層３上のマスク膜９は、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）の加工時に、半導体層３を保護する目的で設けられたものであるが、ソース／ドレイン領域への不純物導入工程、あるいはソース／ドレイン領域のシリサイド化工程には不要であるので、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工して形成した後、ソース／ドレイン領域へ不純物を導入する以前のいずれかの段階においてＲＩＥあるいはウェットエッチングにより除去されることが望ましい。ＰＳＧの堆積後、ＰＳＧをＲＩＥによりエッチバックし、ＰＳＧよりなる側壁を形成する工程において、ゲート電極下部とＰＳＧ側壁下部を除いた領域のマスク膜９、パッド酸化膜８を同時に除去すれば、図１６のようにソース／ドレイン領域を形成する領域で半導体層３の上面が露出する形状が得られる。また、一旦マスク膜９、パッド酸化膜８を残したままＰＳＧ側壁を形成し（図１２、図１３）、ＰＳＧからの不純物拡散後、ソース／ドレイン領域の形成前に、マスク膜９、パッド酸化膜８を除去する事を目的としたＲＩＥを実施しても良い（この時、ＰＳＧの上部も除去されるが、ＰＳＧからの不純物拡散は既に実施した後なので問題は無い。）。また、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工した後、ＰＳＧの堆積以前に、ＲＩＥ等のエッチング工程によりマスク膜９及びパッド酸化膜８を除去しても良い。この場合、種々の工程を経て最終的に得られる素子形状は図３８に示したものとなる。ＰＳＧの堆積以後のいずれかの段階に、マスク膜９、パッド酸化膜８を除去した場合は、最終的に図３６の形状が得られる。
【００８９】
ＰＳＧの堆積及びエッチバック後、ＣＶＤによりＳｉＯ２を堆積して層間絶縁膜１３とし、ダミーゲート電極１１をストッパとしてＣＭＰにより層間絶縁膜１３を平坦化する。この時、同時にダミーゲート電極１１の上部を露出させる。続いてＲＩＥによりダミーゲート電極１１を除去し、次にＲＩＥによりダミーゲート絶縁膜１８を除去する。続いて熱酸化によりゲート絶縁膜１４を２ｎｍ形成し、ダミーゲート電極１１を除去して得られたスリット中にＴｉＮ等の導電性材料をスパッタ法により埋め込み、これをゲート電極５とする（図１８、１９）。なお、図１９はゲート絶縁膜１４を熱酸化により形成した場合の形状、図１８はゲート絶縁膜１４をＣＶＤにより形成した場合の形状である。
【００９０】
その後、ゲート電極及びソース／ドレイン領域上の層間絶縁膜に開口（それぞれゲートコンタクト１７形成用開口、ソース／ドレインコンタクト１６形成用開口）を設けたのち、Ａｌ等の金属材料をスパッタ、ＣＶＤ等で堆積したのちこれをパターニングし、配線２４を設けると、図３５〜図３８に示した電界効果型トランジスタが得られる。ここではゲート電極５に接続する配線を描いていないが、ソース／ドレイン領域４へのソース／ドレインコンタクト１６を介した接続と同様に、ゲート電極５へゲートコンタクト１７を介して配線が接続される。なお、図３６及び図３８は図３５におけるＢ４１−Ｂ４１’線断面を示し、図３７はＣ４１−Ｃ４１’線断面を示す。但し、図３６はＰＳＧの堆積以前に、マスク膜９及びパッド酸化膜８を除去した場合、図３８はＰＳＧの堆積以後に、マスク膜９及びパッド酸化膜８を除去した場合を示す。また、図３７は、開口部がＰＳＧにより全て満たされない場合（図１４）について示した。
【００９１】
ダミーゲート絶縁膜をＲＩＥで除去した後、ダミーゲート絶縁膜をＲＩＥによる除去する際に半導体層に生じたダメージ及び汚染を除去するために、チャネル形成領域を成す半導体層の表面をドライエッチングにより一部除去しても良い。この際のドライエッチングには、等方性のエッチングが好ましい。エッチングガスとしては、Ｃｌ２、ＣＦ４、ＣＨＦ３、ＨＣｌ等を用いれば良い。また、ここでドライエッチングを施すと同時に、半導体層をより薄膜化することを目的に、チャネル形成領域を成す半導体層を両側面からエッチングしても良い。例えば、短チャネル効果を抑制することを目的に、半導体層の幅が５〜１０ｎｍ程度になるまで薄膜化を行っても良い。
【００９２】
勿論、ダミーゲート絶縁膜１８、ダミーゲート電極１１を形成する工程において、これらに代えてゲート酸化膜６、ゲート電極５が形成されている場合は、ダミーゲート絶縁膜の除去から、導電性材料の埋め込みによるゲート電極５の形成に至る上記の工程を必要としない。
【００９３】
また、半導体層が露出した後、半導体層の表面にゲート絶縁膜を形成する前に露出した半導体層の側面の平坦化と清浄化を行うための熱処理工程を追加しても良い。例えば、水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部間の間隔が狭く半導体層が薄い場合には、半導体層の凝集を避けるためより短時間、あるいはより低温で熱処理しても良い。また、水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【００９４】
また、ソース／ドレイン接続部の幅が大きい場合（例えば図６、図４６〜図４９の構造）は、ソース／ドレイン接続部への不純物導入を、上部から通常にイオン注入をすることにより作製しても良い。ソース／ドレイン接続部に上部からイオン注入する場合は、マスク膜９とパッド膜８を除去することが好ましい（図４９）。ソース／ドレイン接続部とソース／ドレイン領域の両者に対して、同時にマスク膜９とパッド膜８を除去し、同時に不純物の導入を行っても良い。
【００９５】
また、ソース／ドレイン領域、ソース／ドレイン接続部へ上部からイオン注入する場合は、基板平面に対して垂直方向の不純物濃度を均一にするため、異なるエネルギーのイオン注入を複数回繰り返しても良い。
【００９６】
以上に述べた電界効果型トランジスタの製造方法では、ＲＩＥに対するマスク層（ここではＳｉ３Ｎ４膜）にあらかじめ開口が余分に配列したパターンを設け、次に余分な開口パターンを除いた領域において半導体層３をパターニングして素子領域を形成するので、チャネル形成領域を成す半導体層の幅を均一に形成できる。ここでもし、開口パターンに余分な配列を設けず、開口パターンと、素子領域のパターンを同時に形成しようとすると、開口パターン配列の端部に位置するチャネル形成領域（図１０では、配列中で最も右、及び最も左に位置する半導体領域）に対応するレジストパターンの幅が、素子領域外の広い領域に対して露光された光線（あるいは電子線、Ｘ線などのビーム）の影響によって細りを生じ、その結果、図５１のように、開口パターン配列の両端部に位置するチャネル形成領域を成す半導体層の幅が細くなる場合がある（近接効果）。これに対して本製造方法を用いると、この問題は生じず図１０のように、幅の揃った素子領域が得られる。
【００９７】
また、本実施形態の製造方法においては、チャネル形成領域の半導体層の上部にマスク層（ここではＳｉＯ２層とＳｉ３Ｎ４層の二層膜）を設けているので、ゲート電極（またはダミーゲート電極）のエッチング中にチャネル形成領域の半導体層がダメージを受けることも無い。マスク層の材質は、ゲートのエッチング中にマスク層のすべてがエッチングされ消滅することの無いものであれば良い。例えばＳｉＯ２層、Ｓｉ３Ｎ４層等、ゲート電極またはダミーゲート電極のエッチング時にエッチングされない或いはされにくい材料を選べば良い。
【００９８】
ダミーゲート電極及びダミーゲート絶縁膜の除去後、絶縁性側壁材料、例えば厚さ５ｎｍの第二のＳｉ３Ｎ４膜をＣＶＤにより全面に堆積して、続いてこの絶縁材料をＲＩＥによりエッチバックすることにより、ダミーゲート電極及びダミーゲート絶縁膜を除去して得られたスリット中に、絶縁材料よりなる側壁を形成する工程を追加しても良い。この時、チャネル形成領域を成す半導体層とダミーゲート電極の双方がほぼ垂直な側面を持っている場合には、ダミーゲート電極の高さ（埋め込み酸化膜に接する最下端から最上端までの高さ）が、チャネル形成領域を成す半導体層の２倍以上あれば、絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）に対して、少なくともチャネル形成領域を成す半導体層の厚さと同じだけＲＩＥを実施することにより、半導体層の側壁には絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）が無く、スリットの内壁だけに絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）を設けることができる。スリットの内壁に絶縁材料よりなる側壁が設けられると、スリットに隣接する材料（ここではＰＳＧ）に損傷を与えずに、スリット内の半導体に対してクリーニング又はエッチング処理を行うことができる。例えば、半導体層の側面の汚染を除去するため、あるいは半導体層の幅Ｗｓｉを小さくするために、一旦半導体側面を熱酸化し（汚染除去を目的とする場合はゲート酸化膜厚の１０倍以下、薄膜化を目的とする場合は特に範囲はない。ここで行う酸化工程は犠牲酸化と呼ばれる）、これを希フッ酸、または緩衝フッ酸などＳｉＯ２に対するエッチング液により除去する工程（犠牲酸化膜除去工程）を行っても、スリット両側が絶縁性側壁材料に覆われているので、スリット両側の材料（ここではＰＳＧ）に対する損傷が小さい。
【００９９】
また、ゲート電極５（もしくはダミーゲート電極１１）に側壁を設ける方法としては、半導体層に開けられた開口部における、埋め込み絶縁層表面からのゲート電極５（もしくはダミーゲート電極１１）の高さｈｇを、埋め込み絶縁層表面からの半導体層の高さｔＳｉの２倍より大きく設定し、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した後、ゲート電極５（もしくはダミーゲート電極１１）の表面を覆うように絶縁性側壁材料を堆積し、続いてこれをｔｓｉ以上、（ｈｇ−ｔＳｉ）未満の厚さにわたってエッチバックすることにより、ゲート電極の下端から、半導体層の上端の高さまでの位置において、ゲート電極側面に側壁を形成することができる。
【０１００】
但し、本実施形態に述べたスリット内壁に絶縁性側壁を形成する方法、及び同じく本実施形態に述べたゲート電極５（もしくはダミーゲート電極１１）に絶縁性側壁を形成する方法では、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した時点で、ゲート電極５（もしくはダミーゲート電極１１）の両側面を完全に絶縁性側壁で覆うことができない（前者の方法ではこの時点で側壁を設けることができない、後者の方法ではゲート電極の側面が一部露出する）。従って、ソース／ドレイン領域に半導体材料をエピタキシャル成長する場合に、ゲート電極側面にも、半導体材料がエピタキシャル成長するという問題が発生する。この問題の解決法は実施形態４に記載する。
【０１０１】
なお、本実施形態における各工程は、実施形態１及び２に記した電界効果型トランジスタ、または実施形態１及び２に記した各種の変形を伴う電界効果型トランジスタの製造に用いることができる。また、本実施形態における各工程の一部を、他の一般的な電界効果型トランジスタの製造方法とを組み合わせることにより、実施形態１及び２に記した電界効果型トランジスタ、または実施形態１及び２に記した各種の変形を伴う電界効果型トランジスタを製造することもできる。
【０１０２】
また、本実施形態における、各部分の膜厚、寸法、材質は、実施形態１及び２の記載に従って、適宜変更を加えて良い。
【０１０３】
（実施形態４）
実施形態３の末尾に述べた方法とは異なる方法で、Ｓｉ３Ｎ４側壁を形成する方法を図２０〜図２５を参照して述べる。図２０〜図２２は図１０のＢ１０−Ｂ１０’線断面に対応し、図２３〜図２５は図１０のＣ１０−Ｃ１０’線断面のダミーゲート電極１１付近に対応する。実施形態４の発明は実施形態３のダミーゲート電極に側壁を設ける場合、または実施形態３のダミーゲート電極を設ける工程に代えてゲート電極５を設ける工程を実施した際にゲート電極５に側壁を設ける場合に用いることができる。
【０１０４】
まず、ダミーゲート電極１１に側壁を設ける場合について述べる。ダミーゲート電極１１を形成後、全体に第２のＳｉ３Ｎ４膜２０をＣＶＤにより１０ｎｍ堆積する。続いて第２のＣＶＤＳｉＯ２膜２１をＣＶＤ法により２００ｎｍ堆積し、ＣＭＰにより平坦化する（図２０、図２３）。続いて、第２のＳｉ３Ｎ４膜２０と第２のＣＶＤＳｉＯ２膜２１をＲＩＥにより１５ｎｍエッチングし、続いてポリシリコンを２０ｎｍ堆積、ポリシリコンに対するＲＩＥによるエッチバックを行い、第１のサイドウォール２２（材質はこの場合ポリシリコン）をダミーゲート電極１１の上部両側側面に設ける（図２１、図２４）。続いてダミーゲート電極１１及び第１のサイドウォール２２をマスクに、第２のＳｉ３Ｎ４膜２０及び第２のＣＶＤＳｉＯ２膜２１をエッチバックすることにより、第２のＳｉ３Ｎ４膜２０と第２のＣＶＤＳｉＯ２膜２１の一部からなるゲートサイドウォールを、ダミーゲート電極１１の側面に設ける（図２２、図２５）。なお、第２のＣＶＤＳｉＯ２膜２１を持たず第２のＳｉ３Ｎ４膜２０の側面が露出したゲートサイドウォールを設けてもよい（発明の効果は変わらない）。第２のＣＶＤＳｉＯ２膜２１を持たないサイドウォールは、例えば第１のサイドウォール２２の横方向の突起が小さい場合、ゲートサイドウォールの形成後にフッ酸などによりＳｉＯ２をエッチングした場合に生じる。
【０１０５】
このようにゲートサイドウォールが設けられると、ダミーゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。また、ダミーゲート電極を除去したのち、酸化膜、ＰＳＧ膜が露出しないので、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージが軽減される。また、ダミーゲートを取り除いてスリットを形成した時点において、スリット内壁に残存するゲートサイドウォールに保護されたゲート電極周辺部がウェットエッチングの影響を受けないので、チャネル形成領域を成す半導体層を薄膜化する際に、犠牲酸化とそれに続く犠牲酸化膜に対するウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージ（特にエッチングに伴うダメージ）が軽減される。
【０１０６】
ダミーゲート電極を形成しない場合は、ダミーゲート電極に代えて設けられるゲート電極に対して、上記本実施形態の発明を同様に実施すれば良い。ゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。
【０１０７】
（実施形態５）
ＰＳＧ膜を設けず、開口部に隣接する半導体層に対して、イオン注入、プラズマドーピングなど、ＰＳＧ膜からの固相拡散以外の通常の不純物導入プロセスにより、不純物を導入しても良い。この場合、不純物の導入後にＰＳＧに代えてＳｉＯ２、Ｓｉ３Ｎ４などの絶縁材料を堆積すれば良い。
【０１０８】
（実施形態６）
開口部にＰＳＧ膜を設けるのではなく、実施形態４の方法に従いゲート電極５もしくはダミーゲート電極１１に絶縁膜側壁を設けた後に、選択エピタキシャル成長によってチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム 混晶等）を、ソース／ドレイン接続部の側面に成長させると、図３３に示す形状の、ソース／ドレイン接続部が得られる。この場合ソース／ドレイン接続部の形状は、チャネル形成領域との接続点からゲート電極（またはダミーゲート電極）側壁に相当する厚さを隔た位置から、ソース／ドレイン領域に向かって傾斜しながら厚くなる形状を持つ。このような傾斜は選択エピタキシャル成長時に形成される晶癖（ファセット）に由来するものである。また、図３４は選択エピタキシャル成長時に形成される晶癖（ファセット）が形成されない場合、もしくはチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム 混晶等）のアモルファス層、あるいは多結晶よりなる層を選択的に形成した場合である。一般に成長ガスの流量が比較的小さい場合、成長温度が比較的高温である場合にファセットが形成されやすい。また、ファセットが形成されない場合、ソース／ドレイン接続部が傾斜してゲート電極から後退する形状が得られないが、この場合、ファセットが形成される場合に比べて、ソース／ドレイン接続部とゲート電極間の寄生容量が増す。この問題を避けるために、ファセットが形成されない図３４では、ゲート電極（あるいはダミーゲート電極）に設ける側壁を、厚めに設定し、ゲート電極とソース／ドレイン接続部の寄生容量を小さくする方法を採用しても良い。
【０１０９】
なお、選択エピタキシャル成長を行う際、ソース／ドレイン領域の上部が露出していればソース／ドレイン領域の上部にも上向きにエピタキシャル成長が進む。ソース／ドレイン領域の上部がマスク膜９等に覆われて、露出していなければ、ソース／ドレイン領域の上部でエピタキシャル成長は起こらない。
【０１１０】
ソース／ドレイン領域の形成には、まず選択エピタキシャル（もしくは多結晶、アモルファス）成長後、例えば全面に第３のＣＶＤ酸化膜を厚く（例えば２００ｎｍ）堆積し、エッチバックすることによりソース／ドレイン接続部のうちゲート電極（またはダミーゲート電極）寄りの一部またはソース／ドレイン接続部の全部を覆う厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）を設け（形態は前記ＰＳＧ膜の側壁に似る。但し、半導体層上のマスク膜の除去は、ＣＶＤ酸化膜側壁形成の前でも後でも良い）、続いて厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）をマスクにソース／ドレイン領域を形成するための不純物導入、例えばイオン注入を行えば良い。ここで、ソース／ドレイン接続部のうち少なくともゲート電極（またはダミーゲート電極）寄りの一部を覆うのは、この領域のソース／ドレイン接続部は、基板平面方向の厚さが薄い半導体層により構成されており、イオン注入のダメージに弱いので、この部分をイオン注入から保護するためである。
【０１１１】
ＣＭＯＳ構成の回路において、ｎチャネル及びｐチャネルＭＯＳの両方を形成する必要がある場合、第二のチャネルタイプのトランジスタが形成される領域にはレジストをかぶせることにより、第一のチャネルタイプのトランジスタに対してのみゲート側壁の形成と半導体層の露出にかかわる工程（図２１、図２２、図２４、図２５）を実施し、ソース／ドレイン領域接続部へのエピタキシャル成長、ソース／ドレインの形成に係わる前記一連の工程を実施する（但し、図２０の形状を形成する工程実施前にはレジストを一旦除去し、図２１の形状を形成する工程前に再度設ける。あるいは図２０の形状を両チャネルタイプのトランジスタに対して形成し、この後全体を薄いＣＶＤ酸化膜、例えば厚さ１０ｎｍで覆った後、それぞれのチャネルタイプのトランジスタを造る都度、各チャネルタイプのトランジスタ形成領域の表面に設けられた薄いＣＶＤ酸化膜を除去し、図２２以降の形状を作製する工程を実施しても良い。）。その後全体を第４のＣＶＤ酸化膜で覆い（膜厚に制限は無い。１０ｎｍ程度に薄くても良い。また平坦性を得るために２００ｎｍ〜５００ｎｍ程度に厚くしても良い。これらの中間の膜厚でも良い。）、第一のチャネルタイプのトランジスタが形成された領域をレジストで覆い、図２１の形状を作製する工程以降の工程（図２０の形状を両チャネルタイプで別々に造る場合は、図２０の形状を作製する工程も実施する）を実施すれば良い。
【０１１２】
この実施例の製造方法は、チャネル形成領域が平行に配列しない縦型電界効果型トランジスタ（例えば図５０の形状）の製造に用いても良い（図４０）。単一の電流経路よりなる素子領域が形成される形（図４０の破線部）に半導体のパターニングすることを除いて、各製造工程は実施形態６に記載した上記製造方法と同一である。
【０１１３】
（実施形態７）
実施形態６の製造方法を用いる場合、当初半導体層に設ける開口部の形状は、図３２のように矩形とし、ゲート電極５（またはダミーゲート電極１１）を形成後、ソース／ドレイン接続部３２に半導体の選択成長を行うことにより、ソース／ドレイン接続部３２の幅がチャネル形成領域７側では狭く、ソース／ドレイン領域４側では広く、その間ではソース／ドレイン接続部３２の幅が連続的、または段階的に変化する形状（図３３、図３４）を得ることができる。
【０１１４】
この場合、図３２のような矩形の開口を持つ形状は、以下のように形成できる。一つの例を図４１〜図４３を参照して説明する。シリコン基板１上に厚さ１００ｎｍのＳｉＯ２より成る埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜９を設ける。次に第二のマスク材料４１をその上に堆積する（ここでは第二のマスク材料４１として厚さ２０ｎｍのポリシリコンをＣＶＤ法により堆積する）。次に、リソグラフィ工程により、矩形が配列したレジストパターンを設け、このレジストをマスクに、第二のマスク材料４１をパターニングし、矩形の第二のマスク材料４１（ここではポリシリコン）が配列した形状を得る。ここで第二のマスク材料４１の配列方向（図４１では横方向）の幅は例えば５０ｎｍとする。次に配列の両端に位置する第二のマスク材料４１を除く残りの第二のマスク材料４１を覆う領域（図４１の領域４４）にレジストパターンを設け、このレジストをマスクに、配列の両端に位置する第二のマスク材料４１をＲＩＥ等のエッチング処理により除去し、続いてレジストパターンを除去する。次に、矩形の第二のマスク材料４１の両端部において、複数の第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４１中の点線で囲まれた範囲の領域４２）。次にレジストパターンと、第二のマスク材料４１をマスクに（すなわち、レジストパターンと、第二のマスク材料４１に対して選択的に）、それらの下部に位置するマスク膜であるＳｉ３Ｎ４膜９をパターニングする。ここでレジストを除去すれば、図４２の形状が得られる。続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３の形状が得られる。ここで第二のマスク材料４１であるポリシリコンとシリコン３との間には選択性がほとんどないので、半導体層３のエッチング中に第二のマスク材料４１は失われるが、この時第二のマスク材料４１の下に位置するＳｉ３Ｎ４膜９が露出し、Ｓｉ３Ｎ４膜９がエッチングに対するマスクとなる。以後、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０１１５】
図４１の工程において、配列の両端に位置する第二のマスク材料４１を取り除く目的は以下の通りである。パターンを形成するための露光時に、配列の両端に位置するパターンは近接効果の影響を受けて他のパターンとは異なる幅に形成される場合がある。パターン幅の異なる第二のマスク材料４１が混在することは好ましくないので、両端のものを取り除くことが望ましい。但し、近接効果が小さい場合は、配列の両端に位置するパターンを除く必要が無い。また、逆に近接効果の影響が大きい場合は、配列の両端からそれぞれ複数個のパターンを適宜取り除けばよい。
【０１１６】
また、配列の両端の第二のマスク材料４１を除去せず、配列の両端の第二のマスク材料４１に、領域４２を覆うレジストパターンがかからないようにすることで、パターン幅が異なる配列の両端の第二のマスク材料４１をマスクとして形成されるチャネル形成領域を成す半導体層をソース／ドレイン領域が形成される位置（ほぼ領域４２に相当）から分離し、素子特性に影響を与えないようにすることもできる。
【０１１７】
また、配列の両端から各一つまたは複数の第二のマスク材料４１を除去する場合、複数の第二のマスク材料４１の一端を覆うレジストパターンを設ける範囲（領域４２）は、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が除去された後であれば、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が存在していた範囲にかかっていてもかまわない。
【０１１８】
次に、チャネル形成領域をより細く形成するための実施形態について図４４と図４５を参照して説明する。図４１〜図４３の実施形態と同じく、シリコン基板１上に厚さ１００ｎｍのＳｉＯ２より成る埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜９を設ける。次に全体に厚さ４０ｎｍのＳｉＯ２膜をＣＶＤにより堆積し、これをパターニングすることにより、第二のマスク形成用ダミーパターン４３（第二のマスクを形成するためのダミーパターンの意。マスク形成用ダミーパターンの第二では無い。）を形成する。次に全体に厚さ３０ｎｍのポリシリコンを第二のマスク材料として堆積し、これをエッチバック（３０ｎｍ〜５０ｎｍ相当のエッチング）することにより、第二のマスク形成用ダミーパターン４３周辺にポリシリコンの側壁を形成し、続いて第二のマスク形成用ダミーパターン４３を希フッ酸、緩衝フッ酸等を用いて除去する。Ｓｉ３Ｎ４膜９上に残ったポリシリコン側壁を図４１における第二のマスク材料４１に相当するものとする。以後、図４１〜図４３の工程と同じく、第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４４中の点線で囲まれた４２の範囲）。次にレジストパターンと、第二のマスク材料４１をマスクに、それらの下部に位置するマスク膜であるＳｉ３Ｎ４膜９をパターニングする。ここでレジストを除去すれば、図４５の形状が得られる。続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３と同様の形状が得られる。以後は、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０１１９】
図４４と図４５を参照して説明した工程では、チャネル形成領域を成す半導体層の幅が、第二のマスク材料４１を、第二のマスク形成用ダミーパターン４３の側面に堆積した時の堆積厚さによって決まるが、一般にＣＶＤにより堆積した膜の厚さは精度良く制御できるので、チャネル形成領域を成す半導体層の幅を精度良く制御できる。また、同様に、堆積した膜の厚さに対する制御性が良いことから、チャネル形成領域を成す半導体層の幅を小さくすることに対しても有利である。
【０１２０】
ここで、半導体層３はマスク膜９と第二のマスク材料４１に対して、第二のマスク形成用ダミーパターン４３は第二のマスク材料４１とマスク膜９に対してそれぞれ選択的にエッチングできる材料を選んでいる。第二のマスク形成用ダミーパターン４３は第二のマスク材料４１に対してそれぞれ選択的にエッチングできる材料を選んでいる。但し、第二のマスク材料４１とマスク膜９は同じ材料、例えばＳｉ３Ｎ４膜とすることができる。第二のマスク材料４１とマスク膜９を同じ材料とし、それぞれの膜厚をｔｍａｓｋ１、ｔｍａｓｋ２とした場合、図４１又は図４４において符号４２で示した範囲をレジストで覆った後、ｔｍａｓｋ２以上、ｔｍａｓｋ１＋ｔｍａｓｋ２以下の量だけの膜厚をエッチングする条件でＲＩＥを行えば、伝導経路の位置では、第二のマスク材料４１とマスク膜９の両方が全て失われることが無いので、伝導経路の位置に第二のマスク材料４１又はマスク膜９を残すことができる。
【０１２１】
実施形態７において図４１から図４５を参照して説明した各製造方法は、実施形態４において述べたゲート電極への側壁形成を行わない場合、あるいは実施形態６において述べたソース／ドレイン接続部への選択エピタキシャル成長を行わない場合に適用しても良い。また、図３２のように矩形の開口が設けられる場合に対して用いても良い。
【０１２２】
また、実施形態７において図４１から図４５を参照して説明した各製造方法を、実施形態３、５に記載した各実施形態において、開口部が配列したマスク膜を設ける工程に対して、置き換えても良い。但し開口部の境界に円弧を持つ場合、開口部が円形の場合、開口部の境界が開口部の配列方向に対して大きく（具体的には４５度近く）傾いている場合は適さない。
【０１２３】
【発明の効果】
この電界効果型トランジスタは、基板平面にほぼ垂直な半導体層の側面に形成されるチャネルを、主たる伝導経路とするトランジスタであるにもかかわらず、ソース／ドレイン領域及びゲート電極の形状を基板面に投影した際の形状は、通常の電界効果型トランジスタと同一であるという特徴を有する。また、素子領域の形状も、中央部を横断する開口の配列を除けば、通常の電界効果型トランジスタと同一である。このため、ソース／ドレイン領域に対するコンタクト、ゲート電極に対するコンタクトについても、通常の電界効果型トランジスタと同様のパターン及び同様の工程によって作製することができる。またソース／ドレイン領域についても、ゲート電極近傍の開口部を除けば、通常のＳＯＩ電界効果型トランジスタと同様であるので、ソース／ドレイン領域の形成、シリサイド化、あるいは低抵抗化のためにソース／ドレイン領域上に半導体層をエピタキシャル成長させる工程などにおいて、従来の電界効果型トランジスタに対するものと同様のプロセスを用いることができる。従って開口の配列部を追加することを除けば、通常のトランジスタの場合とほぼ同一のパターンを用いることができ、また開口部の形成及び開口部周辺に対する加工（例えばゲート電極の加工）を除いた工程（例えば、ゲート及びソース／ドレインへのコンタクト形成）では、従来の電界効果型トランジスタに対するものと同一の工程を用いることができるという特徴を有する。
【０１２４】
このトランジスタのチャネル形成領域は、ソース／ドレイン間を結ぶ複数の半導体領域から成り、該複数の半導体層の高さｈ３は、開口配列方向の半導体層の幅Ｗ３と同等か、それよりも大きい。チャネル形成領域の電位は、チャネル形成領域を成す半導体層の両側面に設けられたゲート電極により制御されるので、チャネル形成領域の電位を制御しやすい。また、半導体層の幅Ｗ３を、両側面に配置されたゲート電極からの電界により半導体層中に形成される両側の二つの空乏層の幅の合計よりも小さくすることにより、素子を完全空乏化型動作させることができるので、サブスレッショルド特性（しきい値電圧以下のゲート電圧を印加した場合、トランジスタが急峻にオフする度合い）が改善され、基板浮遊効果（半導体層中に余剰キャリアが蓄積することによる異常動作）が抑制される。
【０１２５】
また、半導体層の高さｈ３と半導体層の幅Ｗ３が同じであれば、両側面のチャネル幅の合計（図３断面では縦方向）は、半導体層上面に形成されるチャネルの幅（図３断面では横方向）の２倍となる。半導体層の高さｈ３が半導体層の幅Ｗ３より大きければ、両側面のチャネル幅の合計（図３断面では縦方向）は、半導体層上面に形成されるチャネルの幅（図３断面では横方向）の２倍以上となり、側面のチャネルを、支配的なチャネルとすることができる。
【０１２６】
また、半導体層に開口部を設ける際に、開口部において、埋め込み絶縁層を一定の深さまで掘り下げ、半導体層の下端よりも少し下の位置まで、ゲート電極が達する構造を用いると、通常の電界効果型トランジスタにおける素子領域端に相当する、半導体層下部の位置において、漏れ電流を抑制できる。
【０１２７】
本発明の製造方法では、ＲＩＥに対するマスク材料（ここではＳｉ３Ｎ４膜）にあらかじめ開口が配列したパターンを設け、次に半導体層３に対してパターニングを行うので、チャネル形成領域を成す半導体層の幅を均一に形成できる。ここでもし、開口パターンに余分な配列を設けず、開口パターンと、素子領域のパターンを同時に形成しようとすると、開口パターン配列の端部に位置するチャネル形成領域（図１０では、配列中で最も右、及び最も左に位置する半導体領域）に対応するレジストパターンの幅が、素子領域外の広い領域に対して露光された光線（あるいは電子線、Ｘ線などのビーム）の影響によって細りを生じ、その結果、図５１のように、開口パターン配列の両端部に位置するチャネル形成領域を成す半導体層の幅が細くなる場合がある（近接効果）。これに対して本製造方法を用いると、この問題は生じず、幅の揃った素子領域が得られる。
【０１２８】
本発明の製造方法においては、チャネル形成領域を成す半導体層の上部にマスク層（ここではＳｉ３Ｎ４層）を設けているので、ゲートのエッチング中にチャネル形成領域の半導体層がダメージを受けることが無い。
【０１２９】
本発明の製造方法では、ダミーゲート電極及びダミーゲート絶縁膜の除去後、全体に第二のＳｉ３Ｎ４膜をＣＶＤにより堆積して、ＲＩＥによりエッチバックする工程を加え、側壁を形成する。この時、チャネル形成領域となる半導体層とダミーゲートの双方がほぼ垂直な側面を持っている場合には、ダミーゲートの高さ（埋め込み酸化膜に接する再下端から再上端までの高さ）が、チャネル形成領域となる半導体層の２倍以上あれば、第二のＳｉ３Ｎ４膜に対して、少なくともチャネル形成領域となる半導体層の厚さと同じだけＲＩＥを実施することにより、半導体層の側壁にはＳｉ３Ｎ４膜側壁は無く、ダミーゲートを除去して得らるスリットの内壁だけに絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）を設けることができる。
【０１３０】
本発明においては、ｎチャネルトランジスタの場合は、開口部の内壁にＰＳＧを付着させ、開口部に隣接する半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲート電極両側の半導体層に高濃度のリンを導入できる。ｐチャネルトランジスタの場合は、ＢＳＧなど、ｐ型不純物の拡散源をＰＳＧに代えて用いても同様の効果が得られる。またｎチャネルトランジスタの場合においても、ＰＳＧ以外のｐ型不純物拡散源（例えばヒ素ガラス）をＰＳＧに代えても同様な効果が得られる。
【０１３１】
また本発明の製造方法では、ゲート絶縁膜の形成前に、水素アニールを実施し、チャネル形成領域を成す半導体層の表面を平坦化できる。
【０１３２】
本発明においては、縦型電界効果型トランジスタＦＥＴのダミーゲート電極またはゲート電極にサイドウォールを形成することが可能であり、ダミーゲート電極形成後もしくはゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。また、ダミーゲートを除去したのち、酸化膜が露出しないので、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージが軽減される。また、ダミーゲートを取り除いてスリットを形成した時点において、スリット内壁に残存するサイドウォールに保護されたゲート電極周辺部がウェットエッチングの影響を受けないので、チャネル形成領域を成す半導体層を薄膜化する際に、犠牲酸化とそれに続く犠牲酸化膜に対するウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージ（特にエッチングに伴うダメージ）が軽減される。
【０１３３】
ダミーゲートを形成しない場合は、ダミーゲートに代えてゲート電極に対して、本実施形態の発明を実施すれば良い。ゲート形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す鳥瞰図である。
【図２】本発明の実施形態を示す上面図である。
【図３】本発明の実施形態を示す断面図である。
【図４】本発明の実施形態を示す断面図である。
【図５】本発明の実施形態を示す断面図である。
【図６】本発明の実施形態を示す上面図である。
【図７】本発明の実施形態を示す上面図である。
【図８】本発明の実施形態を示す断面図である。
【図９】本発明の実施形態を示す鳥瞰図である。
【図１０】本発明の実施形態を示す鳥瞰図である。
【図１１】本発明の実施形態を示す断面図である。
【図１２】本発明の実施形態を示す断面図である。
【図１３】本発明の実施形態を示す断面図である。
【図１４】本発明の実施形態を示す断面図である。
【図１５】本発明の実施形態を示す上面図である。
【図１６】本発明の実施形態を示す断面図である。
【図１７】本発明の実施形態を示す断面図である。
【図１８】本発明の実施形態を示す断面図である。
【図１９】本発明の実施形態を示す断面図である。
【図２０】本発明の実施形態を示す断面図である。
【図２１】本発明の実施形態を示す断面図である。
【図２２】本発明の実施形態を示す断面図である。
【図２３】本発明の実施形態を示す断面図である。
【図２４】本発明の実施形態を示す断面図である。
【図２５】本発明の実施形態を示す断面図である。
【図２６】本発明の実施形態を示す断面図である。
【図２７】本発明の実施形態を示す上面図である。
【図２８】本発明の実施形態を示す上面図である。
【図２９】本発明の実施形態を示す上面図である。
【図３０】本発明の実施形態を示す上面図である。
【図３１】本発明の実施形態を示す上面図である。
【図３２】本発明の実施形態を示す上面図である。
【図３３】本発明の実施形態を示す上面図である。
【図３４】本発明の実施形態を示す上面図である。
【図３５】本発明の実施形態を示す上面図である。
【図３６】本発明の実施形態を示す断面図である。
【図３７】本発明の実施形態を示す断面図である。
【図３８】本発明の実施形態を示す断面図である。
【図３９】本発明の実施形態を示す鳥瞰図である。
【図４０】本発明の実施形態を示す上面図である。
【図４１】本発明の実施形態を示す上面図である。
【図４２】本発明の実施形態を示す上面図である。
【図４３】本発明の実施形態を示す上面図である。
【図４４】本発明の実施形態を示す上面図である。
【図４５】本発明の実施形態を示す上面図である。
【図４６】本発明の実施形態を示す上面図である。
【図４７】本発明の実施形態を示す上面図である。
【図４８】本発明の実施形態を示す鳥瞰図である。
【図４９】本発明の実施形態を示す鳥瞰図である。
【図５０】従来の技術を説明する鳥瞰図である。
【図５１】本発明の製造方法の効果を説明するための上面図である。
【図５２】従来の素子構造を示す上面図である。
【図５３】本発明の素子構造を説明するための断面図である。
【図５４】本発明の効果を説明する上面図である。
【図５５】本発明の効果を説明する上面図である。
【図５６】本発明の効果を説明する断面図である。
【図５７】本発明の効果を説明する断面図である。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁層
３ 半導体層
４ ソース／ドレイン領域
５ ゲート電極
６ ゲート絶縁膜
７ チャネル形成領域
８ パッド酸化膜
９ Ｓｉ３Ｎ４膜
１０ 開口部
１１ ダミーゲート電極
１２ ＰＳＧ膜
１３ 層間絶縁膜
１４ ゲート絶縁膜
１５ 素子領域
１６ ソース／ドレインコンタクト
１７ ゲートコンタクト
１８ ダミーゲート絶縁膜
１９ 開口形成領域
２０ 第２のＳｉ３Ｎ４膜
２１ 第２のＳｉＯ２膜
２２ 第１のサイドウォール
２３ 層間絶縁膜
２４ 金属配線
３１ 伝導経路配置領域
３２ ソース／ドレイン接続部
３３ 伝導経路
３４ 開口配列領域
３５ 一つの伝導経路
３６ ゲート側面−ソース／ドレイン側面間容量
４１ 第二のマスク材料
４２ レジストパターンの範囲（形成領域）
４３ 第二のマスク形成用ダミーパターン
４４ レジストパターンの範囲（形成領域）
１０１ 半導体基板
１０２ 絶縁体
１０３ 半導体層
１０４ ゲート絶縁膜
１０５ ゲート電極
【発明の属する技術分野】
縦型電界効果型トランジスタ構造及びその製造方法に関する発明である。
特にＬＳＩを構成する微細な縦型電界効果型トランジスタに関する発明である。また、特に半導体層の両側にゲート電極を持つ、ダブルゲート縦型電界効果型トランジスタに関する発明である。
【０００２】
特にゲート電極形状に対する制御性と、半導体層厚さに対する制御性を両立させることを目的とする。
【０００３】
【従来の技術】
シリコンウェハなどの基板上に設けられた絶縁層上に形成される電界効果型トランジスタにおいて、基板上面に対してほぼ垂直な平面に、主たるチャネルが形成される構造が、長谷川によって公開特許公報昭６４−８６７０号第４図に、間によって公開特許公報昭６４−２７２７０号第２図に、久本によって公開特許公報平２−２６３４７３号第１図に、八木下によって公開特許公報平１０−９３０９３にそれぞれ記述されている。
【０００４】
その構造を図５０を用いて説明する。半導体基板１０１上に絶縁体１０２が設けられ、その上部に直方体の半導体層１０３が設けられる。半導体層１０３の表面にはゲート絶縁膜１０４が設けられ、表面にゲート絶縁膜１０４が形成された半導体層１０３を跨いで、ゲート電極１０５が設けられる。但しここで半導体層１０３の表面とは、半導体層の上面及び側面をいう。ゲート電極１０５を挟んだ両側の半導体層１０３は高濃度の不純物が導入されたソース／ドレイン領域を成す。図５０では、直方体の半導体層１０３のうち、ゲート電極に対して手前側と奥側に位置する部分が、高濃度の不純物を含むソース／ドレインとなる。適当なゲート電圧をゲート電極に印加することにより、直方体の半導体層１０３の側面に主たるチャネルが形成される。半導体層１０３の上面にはチャネルが形成されてもその幅が狭いために、伝導には支配的でない。通常の半導体層の高さ（図５０中のａ）は、チャネル電流が流れる方向に垂直な面内における直方体の幅（図５０中のｂ）よりも大きい。なお、図５０は公開特許公報昭６４−８６７０号第４図に基づいた。図５０の構造において、半導体層の幅（図５０のｂ）を、両側面のチャネルから半導体層の内部に向かって形成される空乏層幅の合計よりも小さくすることで、動作特性に優れた完全空乏化型のＭＯＳＦＥＴが得られる。また、チャネルが形成される半導体層の両側にゲートを持つ完全空乏化型のＭＯＳＦＥＴは、短チャネル効果の抑制に優れるという特徴を持つ。
【０００５】
従来の製造方法では、まず最初に絶縁体１０２上に直方体の半導体層１０３が配置される構造を何らかの方法により形成し、続いて半導体層１０３の表面を熱酸化してゲート絶縁膜１０４を設け、続いてゲート電極材料を堆積したのち、これをエッチングにより加工し、ゲート電極１０５を形成するという手順により、図５０の形状を得る。
【０００６】
【発明が解決しようとする課題】
（第一の課題）
ソース／ドレインとチャネルとの位置関係が、通常のＭＯＳＦＥＴと異なるため、ＬＳＩにおけるＭＯＳＦＥＴの配置パターンが、従来のＭＯＳＦＥＴの場合と互換でない。このため、ＬＳＩ中におけるトランジスタの配置を、従来のものと変更しなければならない。また、ソース／ドレインの形状が異なるため、不純物の導入、シリサイドの形成等ソース／ドレインの形成に係わる工程に通常の方法が適用できない。また、チャネル幅を変えるためにはトランジスタの高さを変えなければならないが、一つのウェハ上に様々なチャネル幅を持つトランジスタを混在させるためには、様々な高さを持つ半導体層を混在させる必要があり、その結果ウェハ内に不規則な凹凸が発生するため、加工が極めて困難になる。
【０００７】
具体的には、通常の電界効果型トランジスタでは、チャネルは半導体層の上面に形成されるのに対して、図５０の構造では直方体の半導体層１０３の側面が主に伝導に寄与するチャネルとなる。このため、チャネルに接続するソース／ドレイン領域も縦長の形状を持つ。一方、通常の電界効果型トランジスタでは図５２の上面図に示すように、基板平面に平行な方向に平坦なソース／ドレイン領域を持つ。このため、図５０の電界効果型トランジスタは、基板面への投影パターンが通常のものとは著しく異なるので、通常のトランジスタを想定して配置された回路パターンを用いることができない。また、ソース／ドレイン領域の表面が基板平面に平行な平坦面に無いので、ソース／ドレイン及びその周辺部の構造を形成するための工程を、通常のトランジスタに対して行う場合と、同じ条件で行うことができない。ソース／ドレインを形成するためのイオン注入工程においては、角度の大きな斜めイオン注入等、半導体の側面に不純物を導入する手段が必要となる。また、ソース／ドレイン領域の寄生抵抗を削減するために、ソース／ドレイン領域上に半導体層をエピタキシャル成長させる手段や、シリサイド化工程を実施する手法が提案されていない。また、寄生抵抗を低減するためにソース／ドレイン領域表面にシリサイドを形成する工程も、通常の手順で行うことができない。
【０００８】
従って、チャネル面が基板平面に対してほぼ垂直となる縦型電界効果型トランジスタにおいても、従来のＭＯＳＦＥＴと配置パターンが互換となるトランジスタ構造が望まれる。
【０００９】
（第二の課題）
通常の縦型電界効果型トランジスタにおいて、チャネル幅を大きくしようとすると、半導体層の高さを大きくする必要がある。この結果、素子の凹凸が大きくなり、加工が困難になるという問題が生じる。例えば、半導体層の上下方向に均一に不純物を導入することが難しくなる。また、半導体層の上下方向に対してゲート寸法を均一に保つことが困難になる。この問題は、チャネル幅を単一とする場合においても、単にチャネル幅を大きくしようとすれば発生してしまう。また、素子の凹凸が大きくなると、チャネルが形成される半導体層の基板平面方向の厚さを、チャネルが形成される半導体層の上下方向に対して、均一にすることが困難になる。
【００１０】
また、通常のトランジスタでは、形成する素子の幅を変えることにより、チャネル幅を変えられるが、縦型電界効果型トランジスタではチャネル幅を変えるためにはトランジスタの高さを変える必要がある。従ってチャネル幅の異なるトランジスタを一つのＬＳＩに混在させると、高さの異なるトランジスタが混在することになる。この場合、素子の製造時にチャネル幅に応じた異なるエッチング条件、イオン注入条件を混在させる必要が生じ、加工が極めて複雑となる。
【００１１】
従って、チャネル幅を大きくした場合にも、素子の凹凸が大きくならず、またチャネル幅の異なるトランジスタが混在した場合にも、トランジスタの高さが変化しないトランジスタ構造が望まれる。
【００１２】
（第三の課題）
通常の縦型電界効果型トランジスタでは、ソース／ドレイン領域が薄膜領域に形成されるので、ソース／ドレイン領域の寄生抵抗が増す。従って、ソース／ドレイン領域の寄生抵抗が小さい、縦型電界効果型トランジスタ構造が要求される。
【００１３】
【課題を解決するための手段】
本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分より成り、
前記の各開口部の配列方向の幅は、二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が小さいことを特徴とする電界効果型トランジスタに関する。
【００２１】
また本発明は、ゲート電極が配置される位置から離れるに従って、前記の各開口部の配列方向の幅が一定の傾斜を持ち狭くなる形状を、前記の各開口部の基板平面への投影形状の少なくとも一部に持つことを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２２】
また本発明は、前記の各開口部の基板平面への投影形状が、ソース／ドレイン領域に隣接する位置において弧を描いていることを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２３】
また本発明は、前記の各開口部の基板平面への投影形状が、円形であることを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２４】
また本発明は、前記の各開口部の基板平面への投影形状が、ほぼ正方形であり、且つ開口部の配列方向に対してほぼ４５度傾いていることを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２５】
また本発明は、前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直で、ゲート電極に覆われた断面において、前記の各伝導経路を成す半導体層の高さが、該半導体層の幅と同じであるか、より大きいことを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられた構成部分において、伝導経路を成す前記半導体層の上部には、該半導体層の両側面に形成された絶縁膜の厚さより厚い絶縁膜が設けられ、該厚い絶縁膜の上部にゲート電極が配置されていることを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられた構成部分において、伝導経路を成す前記半導体層の上部には多層の絶縁膜が設けられ、該絶縁膜の上部にゲート電極が配置されていることを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、前記の各伝導経路を成す半導体層の上部に形成される前記の厚い絶縁膜の少なくとも一部がＳｉ 3 Ｎ 4 膜で構成されていることを特徴とする上記本発明の電界効果型トランジスタに関する。
また本発明は、ゲート電極下部の絶縁体が掘り下げられ、この掘り下げられた絶縁体上のゲート電極の下面が、前記伝導経路を成す各半導体層の下面より下に位置することを特徴とする上記本発明の電界効果型トランジスタに関する。
【００２６】
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、該マスク膜に開口が一定方向に配列した開口パターンを形成する工程と、配列した複数の開口を囲む領域が残るように前記マスク膜をパターニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法に関する。
【００２７】
また本発明は、前記開口パターンは、開口配列方向の両端に余分に開口を配列したパターンとし、前記マスク膜をパターニングする工程において、前記開口パターンの余分に形成した開口が残らないようにパターニングすることを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００２８】
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、第二のマスク材料を前記マスク膜の上に堆積する工程と、一定の間隔を隔てて配列する矩形状に前記第二のマスク材料を加工する工程と、配列する第二のマスク材料よりなるパターンに対し、基板への投影面において第二のマスク材料の配列方向と垂直な辺の両端のうちそれぞれ一方の端部を含む一定の領域を覆う、第二のマスク材料の配列方向に延在した二つのレジストパターンを設け、該レジストパターン及び第二のマスク材料の両者に対して選択的に、露出している前記マスク膜をエッチングすることにより、開口が一定方向に配列した開口パターンを有するように前記マスク膜をパターンニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法に関する。
【００２９】
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、一定の間隔を隔てて配列するマスク形成用ダミーパターンを前記マスク膜上に設ける工程と、前記マスク形成用ダミーパターン上に第二のマスク材料を堆積し、第二のマスク材料をエッチバックすることにより、マスク形成用ダミーパターン周辺に第二のマスク材料の側壁を形成し、続いてマスク形成用ダミーパターンを除去して、マスク膜上に前記側壁を残存させる工程と、前記側壁を構成する配列する第二のマスク材料よりなるパターンに対し、基板への投影面において第二のマスク材料の配列方向と垂直な辺の両端のうちそれぞれ一方の端部を含む一定の領域を覆う、第二のマスク材料の配列方向に延在した二つのレジストパターンを設け、該レジストパターン及び第二のマスク材料の両者に対して選択的に、露出している前記マスク膜をエッチングすることにより、開口が一定方向に配列した開口パターンを有するように前記マスク膜をパターンニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法に関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路を成す半導体層の基板面に平行な方向における幅は、前記二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が大きいことを特徴とする電界効果型トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路を成す半導体層の基板面に平行な方向における幅は、ゲート電極に覆われた位置においては一定であり、ゲート電極よりもソース／ドレイン領域に近い位置においてゲー ト電極に覆われた位置における幅より大きくなる構造を有することを特徴とする電界効果型トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなり、
前記伝導経路と前記ソース／ドレイン領域が一体的に形成された材料よりなることを特徴とする電界効果トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなり、
該開口のうち、ソース／ドレイン領域に接する一部の領域が、ゲート電極に覆われないことを特徴とする電界効果トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなる電界効果型トランジスタの製造方法であって、
前記複数の伝導経路が各伝導経路間で共通した半導体領域に接続し、伝導経路間が互いに分離される位置に、単一の半導体層に一定方向に配列形成された開口部を設ける工程を有することを特徴とする電界効果トランジスタの製造方法に関する。
また本発明は、前記の各開口部の配列方向の幅は、ソース／ドレイン領域が形成される位置に隣接した部分において、ソース／ドレイン領域から一定の距離を置いた位置における前記の各開口部の配列方向の幅よりも小さいことを特徴とする上記本発明の電界効果トランジスタの製造方法に関する。
また本発明は、前記の各開口部の配列方向の幅は、ゲート電極に覆われる部分において一定になるように形成されていることを特徴とする上記本発明の電界効果トランジスタの製造方法に関する。
【００３０】
また本発明は、半導体層をパターニングする前記工程にて半導体層に形成された開口部が配列する方向に、開口部により互いに分離された複数の半導体層部分を跨ぐようにゲート電極またはダミーゲート電極を設ける工程を有することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３１】
また本発明は、前記伝導経路を成す半導体層部分への不純物導入は、半導体層をパターニングする前記工程にて半導体層に形成された各開口部の内壁に高濃度の不純物を含む材料を付着させ、次いで熱処理により前記高濃度の不純物を含む材料から前記半導体層部分へ不純物を拡散導入させることを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３２】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した前記絶縁体を所定の深さまでエッチングすることを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３３】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面に対して水素アニールを実施することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３４】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面をＳｉＯ２膜で覆い、温度１２００℃以上、１時間以上の熱処理を実施することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３５】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、レーザービームによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３６】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、電子ビームによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
【００３７】
また本発明は、半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、電気ヒータによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする上記本発明の電界効果型トランジスタの製造方法に関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
前記絶縁体上に設けられた半導体層上に第一のマスク材料を設ける工程と、
前記第一のマスク材料上にダミーパターンを形成し、続いて第二のマスク材料を全体に堆積した後にこれをエッチバックし、前記ダミーパターン周辺に前記第二のマスク材料からなる側壁を形成し、続いてダミーパターンを除去する工程と、
前記第一のマスク材料上に残存した前記第二のマスク材料からなる側壁をマスクに用いて前記第一のマスク材料をパターニングする工程と、
前記第一のマスク材料と前記第一のマスク材料上に残存した前記第二のマスク材料をマスクに用いて前記半導体層をエッチングし、半導体からなる複数の伝導経路が一定方向に配列された形状を形成する工程を有することを特徴とする電界効果トランジスタの製造方法に関する。
また本発明は、絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路をなす半導体層の基板面に平行な方向における幅は、前記二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が大きいことを特徴とする電界効果型トランジスタに関する。
また本発明は、絶縁体上に、半導体からなる伝導経路が配列され、前記伝導経路を挟んで互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記伝導経路により導通するように接続され、前記伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記伝導経路の中央部を跨ぐように、ソース／ドレイン領域を結ぶ方向に対して垂直な方向に設けられ、前記伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路をなす半導体層の基板面に平行な方向における幅は、ゲート電極に覆われた位置における幅より、ゲート電極よりもソース／ドレイン領域に近い位置においてより大きくなる構造を有することを特徴とする電界効果型トランジスタに関する。
【００３８】
【発明の実施の形態】
（実施形態１）
本発明における典型的な素子構造について述べる。図１は素子の鳥瞰図、図２は図１の素子を真上から見た上面図である。図３は図１及び図２におけるＡ１−Ａ１’方向の断面図、図４は同じくＢ１−Ｂ１’方向の断面図、図５は同じくＣ１−Ｃ１’方向の断面図である。
【００３９】
図１に示すように、シリコン基板１上に埋め込み絶縁膜２が設けられ、さらにその上部に適当な形にパターニングされた半導体層３が設けられる。半導体層３には、開口部１０の列が半導体層３を横断するように設けられる（図２）。開口部１０では半導体層３は除去され、開口は埋め込み絶縁膜２に達する。開口配列領域３４において、半導体層３上、及び開口部１０において露出した埋め込み絶縁膜２上に、開口部１０が配列する方向に長辺を持つゲート電極５が設けられる。ゲート電極５下部に位置する半導体層は、不純物が導入されないか、あるいは不純物が低濃度に導入され、適当なゲート電圧の印加によりチャネルが形成される、チャネル形成領域７を成す。チャネル形成領域７を成す半導体層の上面及び側面には絶縁膜（図１の形態では上面、側面ともにゲート絶縁膜６）が設けられ、チャネル形成領域７を成す半導体層は絶縁膜を介して上部と側面においてゲート電極５に向かい合う。ここで、少なくともチャネル形成領域７を成す半導体層の側面に設けられる絶縁膜はゲート絶縁膜であり、ゲート電圧の印加により半導体層の側面にチャネルが形成される程度まで膜厚を薄く設定される。チャネル形成領域７を成す半導体層の上部の絶縁膜は、側面の絶縁膜と同程度に薄いゲート絶縁膜でも良く、あるいは側面の絶縁膜よりも厚く設けられても良い。また、上部の絶縁膜と、側面の絶縁膜の材料は異なっていても良い。
【００４０】
半導体層３のうち、開口部１０が配列する領域３４の両側に位置する部分は、高濃度の不純物がドーピングされた、ソース／ドレイン領域４を成す。ソース／ドレイン領域４とチャネル形成領域７との間の領域は、ソース／ドレイン４と同じ導電型の不純物が高濃度に導入され、ソース／ドレイン領域４とチャネル形成領域７を接続する、ソース／ドレイン接続部３２となる。本実施形態のソース／ドレイン領域４はソース／ドレインコンタクト１６（図３５〜図３７）を介して配線を接続する役割を持つ。またソース／ドレイン接続部３２は、ソース／ドレイン領域４とチャネル形成領域７を接続するとともに、不純物の高濃度部とチャネル形成領域が接続する部分の厚さ（伝導経路を成す半導体層の幅に相当、また通常の電界効果型トランジスタの接合深さに相当）を小さくすることにより、短チャネル効果（トランジスタの微細化に伴うしきい値電圧など諸特性の変動）を抑制する作用を持つ。
【００４１】
なお、本トランジスタにおけるソース／ドレイン領域４とソース／ドレイン接続部３２を合わせた部分が通常のシングルドレイン電界効果型トランジスタにおけるソース／ドレイン領域の作用を持つ部分といえる。ソース／ドレイン領域からチャネル形成領域に対して浅く延長されたソース／ドレインエクステンションをもつ電界効果型トランジスタに対しては、本実施形態のソース／ドレイン接続部３２がソース／ドレインエクステンションに相当する。
【００４２】
図１には描いていないが、ゲート電極５に覆われていない開口１０内には、トランジスタが完成するまでの間に、各種の絶縁膜堆積工程において、各種の絶縁体が埋め込まれる。但し、開口１０内がすべて絶縁体に満たされる必要は無く、絶縁体が埋め込まれない空洞が一部残存しても良い。
【００４３】
なお、図１では図を見やすくするためにゲート絶縁膜６を描いていない。
【００４４】
各部分の寸法は例えば以下の通りにする。埋め込み絶縁膜２の厚さは、例えば１００ｎｍとする。半導体層３の厚さ（図１における高さ）は例えば１２０ｎｍとする。開口部が配列する方向（Ａ１−Ａ１’方向）における開口部１０の幅は１００ｎｍ、開口部が配列する方向に対して直角な方向（Ｃ１−Ｃ１’方向）の開口部の幅は３００ｎｍとする。二つの開口部に挟まれた半導体層の幅は５０ｎｍとする。開口配列領域３４の両端では、開口部のほぼ半分の大きさを持つ切り欠きが、半導体層に設けられる。ゲート絶縁膜は、形成するトランジスタにおいて短チャネル効果を抑制するために適した材料及び膜厚の組み合わせを持つようにする。ゲート絶縁膜の材質がＳｉＯ２の場合、典型的な厚さは１．５〜４ｎｍである。
【００４５】
但し、埋め込み絶縁膜２の厚さには特に制限はない。一般にＳＩＭＯＸウェハ（シリコン基板中に酸素をイオン注入して作製するＳＯＩ基板）では埋め込み絶縁層の厚さは１００ｎｍから４００ｎｍ程度、張り合わせウェハ（絶縁膜を介して二枚のシリコン基板を張り合わせて作製したＳＯＩウェハ）の場合、一般には１〜３μｍ程度であるが、ＥＬＴＲＡＮ（登録商標）技術（多孔質シリコンを形成することにより、薄膜シリコン層を分離させる技術）を用いた張り合わせウェハでは、５０ｎｍ程度のものもある。一般に論理回路においては、埋め込み絶縁層を介して熱が逃げやすいように、１５０ｎｍ以下に設定することが望ましいが、本発明の効果は埋め込み絶縁層の厚さには影響されず、その厚さには制限は無い。
【００４６】
二つの開口部１０に挟まれた半導体層の幅は、ゲート長と同程度か、それよりも小さいことが短チャネル効果抑制の観点から望ましく、ゲート長の半分、またはそれ以下であることが短チャネル効果抑制の観点から特に望ましい。ゲート長には特に制限が無いが、本発明が適用される電界効果型トランジスタに対して想定される典型的なゲート長は１０ｎｍから０．２５μｍの範囲である。半導体層の幅と高さの関係については、後に図５３を参照して詳述する。
【００４７】
各部分の材質は、以下の通りにする。埋め込み絶縁膜２は絶縁体であれば良いが、例えばＳｉＯ２とする。ＳｉＯ２以外に、例えばＳｉ３Ｎ４、ＡｌＮ、アルミナ、その他金属酸化物よりなる絶縁体、有機材料よりなる絶縁体等を用いても良い。また、埋め込み絶縁膜２を空洞で置き換え、空洞よりなる埋め込み絶縁層を持つトランジスタを形成してもよい。本発明の効果を享受するに当たり、半導体層３の材質にも特に制限が無いが、通常のＬＳＩプロセスとの互換性という観点からは、単結晶シリコンが最も望ましい。ゲート電極５の材質は必要な仕事関数及び導電率を持つ材料をもつ導電体であれば良い。例えば、ｎ＋型またはｐ＋型のポリシリコン、ｎ＋型またはｐ＋型の多結晶ＳｉＧｅ混晶、ｎ＋型またはｐ＋型の多結晶Ｇｅ、ｎ＋型またはｐ＋型の多結晶ＳｉＣ等の半導体、Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。
【００４８】
図では、ゲート長（後で形成される二つのソース／ドレイン領域を結ぶ方向のゲート電極の寸法。図１、図２、図４ではＢ１−Ｂ１’方向、Ｃ１−Ｃ１’方向の寸法が相当する）は、開口部を埋めない程度に設定される。例えば１５０ｎｍとする。但し、開口部１０の両端にソース／ドレイン領域が届くように設けられるのであれば、ゲート電極は開口部を完全に覆っても良い。
【００４９】
チャネル形成領域を成す半導体層には低濃度の不純物が導入されていても良いし、あるいは不純物を全く導入しなくとも良い。不純物は例えば、ホウ素、リン、ヒ素であり、その濃度は１０１９ｃｍ−３未満である。素子特性の優れた完全空乏化型動作を得るためには、その濃度は１０１８ｃｍ−３未満であることが望ましい。ゲート電極の材料として、その材料の仕事関数がしきい値の制御に適した材料を選ぶ場合（Ｍｏ、Ｗ、Ｔａなどの金属、ＴｉＮ、ＷＮ等の金属窒化物、白金シリサイド、エルビウムシリサイド、ＳｉＧｅ 混晶など）、不純物の導入は必要なく、また導入するとしても１０１８ｃｍ−３未満で良い。また、不純物濃度は、両側側面のチャネルから半導体層の中央に向かって伸びる空乏層が、少なくともゲート電極にしきい値電圧を印加した状態で、互いに接する程度まで低濃度に設定すれば、動作特性に優れた完全空乏化動作となるとともに、ダブルゲート構造がもたらす短チャネル効果に対する抑制効果を享受できる。
【００５０】
ソース／ドレイン領域４にはチャネルの導電型と同一導電型を持つ不純物が高濃度に導入される。ｎチャネルトランジスタの場合、リン、ヒ素などのｎ型不純物が、ｐチャネルトランジスタの場合にはホウ素などのｐ型不純物が導入される。ソース／ドレイン領域に導入される不純物の濃度は１０１９ｃｍ−３以上であり、典型的には５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
【００５１】
このトランジスタのチャネル形成領域の電位は、チャネル形成領域を成す半導体層の両側面に設けられたゲート電極により制御されるので、チャネル形成領域の電位に対する制御性が高く、短チャネル効果が抑制され、素子の特性が向上する。また、半導体層の両側面に配置されたゲート電極からの電界により、半導体層の両側面から半導体層内部に向かって形成される二つの空乏層の幅の合計よりも、半導体層の幅（図３のＷ３）を小さくすると、素子を完全空乏化型動作させることができるので、サブスレッショルド特性（しきい値電圧以下のゲート電圧を印加した場合、トランジスタが急峻にオフする度合い）が改善され、基板浮遊効果（半導体層中に余剰キャリアが蓄積することによる異常動作）が抑制される。
【００５２】
チャネル形成領域７を成す半導体層の上部の絶縁膜が薄く、同半導体層の上部にチャネルが形成される場合、半導体層の高さ（図３のｈ３）と半導体層の幅（図３のＷ３）が同じであれば、両側面のチャネル幅（図３断面では縦方向）の合計は、半導体上面に形成されるチャネルの幅（図３断面では横方向）の２倍となる。半導体層の高さｈ３が半導体層の幅Ｗ３より大きければ、両側面のチャネル幅（図３断面では縦方向）の合計は、半導体層上面に形成されるチャネルの幅（図３断面では横方向）の２倍以上となり、側面のチャネルを、支配的なチャネルとすることができる。従って、チャネル形成領域を成す半導体層の高さｈ３と同半導体層の幅Ｗ３を同じとするか、あるいは、同半導体層の高さｈ３を半導体層の幅Ｗ３よりも大きくすることが望ましい。
【００５３】
チャネル形成領域７を成す半導体層の側面に形成されるゲート絶縁膜よりも、等価膜厚（等価膜厚とは、絶縁膜の厚さを絶縁膜の比誘電率で割り、得られた商にＳｉＯ２の比誘電率を掛けたものである。）の大きい絶縁膜が、チャネル形成領域７を成す半導体層の上部に設けられ、上面にチャネルを成すキャリアが誘起されない場合には、チャネルはチャネル形成領域７を成す半導体層の両側面にのみ形成される。この場合、一つの伝導経路（３５）当たりのチャネル幅は、チャネル形成領域７を成す半導体層の高さの２倍となる。
【００５４】
ここで、チャネル形成領域７を成す半導体層の適切な高さｈ３について、図５３を参照して説明する。チャネル形成領域７と開口部１０とが周期的に配列する断面において、一点鎖線で区切った一つの周期を考える。片側の側面におけるチャネル幅をＷとすると、一つの周期を成す構造において、チャネル幅の合計は２Ｗとなる。一方、図５３におけるチャネル形成領域７を成す半導体層の横方向の幅をＷｓｉ（図３のＷ３に相当）、チャネル形成領域７を分離する開口部１０の幅をＷｓｐとすると、一つの周期の幅はＷｓｉ＋Ｗｓｐとなる。同じ領域に通常のトランジスタ（例えば図５２の構造）を形成した場合に得られるチャネル幅はＷｓｉ＋Ｗｓｐであるから、本発明のトランジスタにおいて通常のトランジスタよりも大きなチャネル幅を実現するためには、２Ｗ＞Ｗｓｉ＋Ｗｓｐという条件を満たせば良い。両辺を２で割ればＷ＞（Ｗｓｉ＋Ｗｓｐ）／２となる。すなわち、ＷがＷｓｉとＷｓｐの平均より大きければ良い。片側の側面のチャネル幅Ｗと、チャネル形成領域７の高さｈＳｉは同じと考えられるので、チャネル形成領域７を成す半導体層の高さｈＳｉ（ｈ３）が、チャネル形成領域７を成す半導体層の幅Ｗｓｉと開口部１０幅Ｗｓｐの平均より大きければ良いと言える。ここで、典型的な一つの例として、チャネル形成領域７を成す半導体層の幅Ｗｓｉと開口部１０幅Ｗｓｐが同じ場合を考えると、両者の平均はＷｓｉと等しいので、チャネル形成領域７を成す半導体層の高さｈＳｉがチャネル形成領域７の幅Ｗｓｉよりも大きければ良いという結論が得られる。ＷｓｉとＷｓｐは必ずしも等しくないが、Ｗｓｉ＝Ｗｓｐと仮定して得られるｈＳｉ＞ＷＳｉという条件を、トランジスタを設計する指針として採用すれば、上の条件Ｗ＞（Ｗｓｉ＋Ｗｓｐ）／２から、少なくとも大きく外れないトランジスタが得られる。
【００５５】
また、他の典型的な構造として、チャネル形成領域７を成す半導体層の幅を開口の幅よりも小さくする場合には、Ｗｓｉ＜Ｗｓｐであるので、ｈ３＞Ｗｓｐという条件を満たせば、上の条件Ｗ＞（Ｗｓｉ＋Ｗｓｐ）／２を必ず満たすことができる。
【００５６】
また、この電界効果型トランジスタは、基板平面にほぼ垂直な半導体層の側面に形成されるチャネルを、主たる伝導経路とするトランジスタであるにもかかわらず、ソース／ドレイン、及びゲート電極の形状を基板面に投影した際の形状（図２）は、通常の電界効果型トランジスタ（図５２）と同一であるという特徴を有する。また、素子領域１５の形状も、中央部を横断する開口の配列を除けば、通常の電界効果型トランジスタと同一である。すなわち、チャネル形成領域及びソース／ドレイン接続部３２は縦型構造を持つが、ソース／ドレイン領域の形状は開口部の周囲を除いて通常の電界効果トランジスタと同一である。このため、ソース／ドレイン領域に対するコンタクト１６、ゲート電極に対するコンタクト１７についても、通常の電界効果型トランジスタ（図５２）と同様のパターン（図３５）及び同様の工程によって作製することができる。またソース／ドレイン領域についても、開口部１０の周辺を除けば、通常の電界効果型トランジスタと同様であるので、ソース／ドレイン領域の形成、シリサイド化、あるいは低抵抗化のためにソース／ドレイン領域上に半導体層をエピタキシャル成長させる工程などにおいて、従来の電界効果型トランジスタに対するものと同様の工程、あるいは従来のＳＯＩ型電界効果型トランジスタに対するものと同様の工程を用いることができる。従って開口の配列部を追加することを除けば、通常のトランジスタの場合とほぼ同一のパターンを用いることができ、また開口部の形成及び開口部周辺に対する加工（例えばゲート電極の加工）を除いた工程（例えば、ゲート及びソース／ドレインへのコンタクト形成）では、従来の電界効果型トランジスタに対するものと同一の工程を用いることができるという特徴を有する。従って、第一の課題を解決できる。
【００５７】
また、チャネル部においては、一定の高さ（典型的には２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは６０ｎｍ以下）の縦型トランジスタが並列に接続される構造を持ち、チャネル幅が各伝導経路に分散されることになり、チャネル幅の大きいトランジスタにおいても、チャネル形成領域の高さが一定に保たれる。また、チャネル幅の異なるトランジスタを回路内に混在させる場合には、単に配列する伝導経路の数を変えれば良いので、トランジスタの高さを変える必要が無く、トランジスタの高さにおけるバラツキを生じない。また、トランジスタの高さを一定の値以下に保つことができるので、半導体の上部からイオン注入など不純物導入手段により不純物を導入した際においても、半導体層の基板平面に垂直な上下方向で不純物濃度の均一性が良い。また、半導体層の上下方向に対してゲート寸法（特に、二つのソース／ドレインを結ぶ方向の長さ、すなわちゲート長）の均一性が良い。また、半導体層の基板平面方向の厚さについて、上下方向での均一性が良い。従って、第二の課題を解決できる。ここに述べた半導体層の基板平面に垂直な上下方向における不純物濃度、ゲート寸法、及び半導体層の基板平面方向の厚さについての均一性は、半導体層が薄いほど改善される（チャネル部における半導体層の高さｈｓｉは１２０ｎｍ以下が好ましく、６０ｎｍ以下がさらに好ましい）。
【００５８】
また、この電界効果型トランジスタは、チャネル形成領域を成す半導体層の両側面には、ゲート電極が設けられており、ダブルゲート構造と呼ばれる構造を形成する。これは、薄膜（典型的には５０ｎｍ以下）の半導体層を挟んで二つのゲート電極が設けられる構造であり、例えば関川によりソリッドステートエレクトロニクス２７巻８２７頁１９８４年（Ｔ．Ｓｅｋｉｋａｗａ、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、ｖｏｌ．２７、ｐ．８２７、１９８４）、田中により１９９１年アイ・イー・ディー・エム、テクニカルダイジェスト、６８３頁〜６８６頁（Ｔ．Ｔａｎａｋａ、１９９１ＩＥＥＥ、ＩＥＤＭ、ｐｐ．６８３〜６８６）に記されている。関川及び田中は基板平面に平行な半導体層の上下にゲート電極を形成する構造を採用することにより、短チャネル効果が抑制されるとを報告している。しかしこの構造の問題として、半導体層の上下にゲート電極を設ける構造では、上下のゲート電極を同時に形成できない点を挙げることができる。このため上下のゲートの位置を自己整合的に決定できず、上下のゲートの位置がずれるという問題、あるいは上下のゲートの寸法（特にゲート長、すなわちソースとドレインを結ぶ方向のゲートの寸法）を揃えられないという問題がある。本実施形態の構造は、半導体層の両側面にゲート電極を設けることによりダブルゲート構造を実現し、短チャネル効果を抑制できる上、両側面のゲート電極を同時に形成することが容易であり（例えば後述実施形態３参照）、両側面のゲートの位置ずれ、及び寸法の差を従来の技術に比べ大きく低減できる。
【００５９】
次に実施形態１において、構造を一部変化させた例を述べる。図６の上面図は半導体層に設ける開口部を円形とした例を示す。図７は、開口配列領域３４の両端において半導体層に切り欠きが設けられない構造である。なお、図６及び図７では、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極の下に隠れている開口部の外形線も表示している。
【００６０】
図８は半導体層３に開口部１０を設ける際に、開口部において、埋め込み絶縁層２を一定の深さまで掘り下げ、半導体層３の下端よりも少し下の位置まで、ゲート電極５の下端が達する構造である。ゲート電極の下端と半導体層の下端の位置が揃っている場合、あるいはゲート電極の下端が半導体層の下端よりも上に位置する場合、半導体層の下端、あるいは半導体層の下部コーナー（これらはそれぞれ、通常の電界効果型トランジスタにおける素子領域端、素子領域端のコーナーに相当する）の電位を、ゲート電極により充分に制御することが比較的難しく、ソース、ドレイン間に漏れ電流が流れやすい。これに対して、図８のように半導体層３の下端よりも少し下の位置まで、ゲート電極７の下端が達するようにすると、半導体層の下端付近における、漏れ電流を抑制しやすくなる。また、図２６の断面図に示すように、埋め込み絶縁層２に対してテーパーエッチングを施して、半導体層３の下端より下の位置で、埋め込み酸化膜の側面が傾斜を持つ形状を形成しても良い。図２６の構造においてもゲート電極下端が半導体層下端よりも下になるため、半導体層の下端の電位に対するゲート電極の制御性を高めることができる。なお、図８及び図２６は、チャネル形成領域７を成す半導体層の側面と上面の両方に同じ膜厚のゲート絶縁膜６を設けた場合を示したが、上面と側面の絶縁膜の材質が異なる場合、あるい上面の絶縁膜が側面の絶縁膜のよりも厚い場合、のそれぞれに適用しても良い。
【００６１】
なお、ここでは半導体層下の絶縁体（埋め込み酸化膜２）の下に、支持基板であるシリコン基板１がある場合を述べたが、本発明は電界効果型トランジスタを形成する半導体の下に何らかの絶縁体があれば適用できる。例えば、サファイア基板上に半導体を設けたＳＯＳ構造（シリコン・オン・サファイア）等、半導体層下の絶縁体自体が支持基板となる構造に対しても適用できる。また、支持基板の材質はシリコンでなくとも良く、例えば石英、ＡｌＮ等の絶縁体であっても良い。この構造は、例えば半導体層３となる単結晶シリコンを、ＳＯＩ基板の作製に用いられる一般的な張り合わせ工程及び薄膜化工程により、石英、ＡｌＮ等の絶縁体上に転写すれば形成できる。
【００６２】
なお、ＣＭＯＳ構成のインバータ、ＮＡＮＤゲート、ＮＯＲゲート等のように、ソース／ドレイン領域の一方が専らソースとして使われ、他方が専らドレインとして使われる場合においても、本明細書においては、両者を単にソース／ドレインと呼ぶ。
【００６３】
（実施形態２）
チャネル形成領域７、半導体層に設ける開口部１０、ソース／ドレイン領域４の三者の配置について、実施形態１のトランジスタに対するいくつかの変形例を述べる。図２７から図３４は図２、図６、図７と同じ位置から見た電界効果型トランジスタの上面図において、特に左端を拡大したものである。図２７から図３４のいずれの素子構造においても、半導体層３を横断するように開口部１０が配列し、開口部が配列する方向に沿って半導体層３を跨ぐゲート電極５が設けられる。半導体層３にはゲート電極５及び開口部１０を挟んで、高濃度の導電性不純物が導入されたソース／ドレイン領域４が設けられている。ゲート電極下の半導体層３は不純物濃度が低いチャネル形成領域７を成し、チャネルは主にチャネル形成領域７を成す半導体層の側面に形成される。なお、図２７から図３４の図面では、ゲート電極５と開口部１０との位置関係を解りやすくするために、本来はゲート電極の下に隠れている開口部の外形線も表示している。また、ゲート絶縁膜６についても、図面を見やすくするために省略している。実際にはゲート絶縁膜６がチャネル形成領域７を成す半導体層の側面に設けられ、チャネル形成領域７を成す半導体層の側面はゲート絶縁膜６を介してゲート電極５に向かい合う。また、チャネル形成領域７を成す半導体層の上面にはゲート絶縁膜６、またはゲート絶縁膜よりも等価膜厚の厚い絶縁膜（例えば図１１又は図３９のパッド酸化膜８とＳｉ３Ｎ４膜９を合わせた物）が設けられる。
【００６４】
二つのソース／ドレイン領域４の間には、二つのソース／ドレイン領域を接続する半導体領域である伝導経路３３が複数設けられた、伝導経路配置領域３１が設けられている。これは図１から図８、及び図３５にその構造を示したトランジスタ、及び実施形態３以下に記載する素子構造においても同じである。図２７における斜線部は、伝導経路３３のうちの一つを明示したものである。伝導経路３３はチャネル形成領域７と、伝導経路中の高不純物濃度領域であるソース／ドレイン接続部３２からなる。チャネル形成領域７はゲート電極の下部に位置する不純物濃度が低い（あるいは不純物が導入されない）領域である。伝導経路中のソース／ドレイン接続部３２は、チャネル形成領域７とソース／ドレイン領域４との間に位置し、ソース／ドレイン領域と同じ導電型の不純物が高濃度に導入された領域である。なお、ゲート電極５の下にソース／ドレイン接続部３２の一部、またはソース／ドレイン領域４の一部が位置する時、それぞれゲート電極５とソース／ドレイン接続部３２の間、ゲート電極５とソース／ドレイン４の間に絶縁層が設けられる。この絶縁層の厚さはゲート絶縁膜と同程度であっても良く、また、ゲート絶縁膜よりも厚くても良い。
【００６５】
また伝導経路３３の形態は、チャネル形成領域７、伝導経路中の高不純物濃度領域（ソース／ドレイン接続部３２）の両方がゲート電極の下に配置されるものであっても良い（図２８）。さらに、チャネル形成領域７、ソース／ドレイン接続部３２に加えて、ソース／ドレイン領域の一部もゲート電極の下部に位置する形態を取っても良い（図２８）。また、伝導経路３３中にソース／ドレイン接続部３２を持たず、チャネル形成領域７とソース／ドレイン領域４が直接接続する形態を取っても良い（図２９）。また、図２７から図２９には、開口部１０の基板平面への投射形状が、少なくともソース／ドレイン領域付近において曲線を描く場合を示したが、図３０から図３１に示すように、開口部の形状が六角形、八角形等の多角形で有っても良い。また、図４６から図４９に示すように、ゲート電極の延長方向（開口部が配列する方向に同じ）に対して傾いた、ほぼ正方形である四角形であっても良い。また、図３３及び３４に示すように、開口部の幅がソース／ドレイン領域側のある範囲において狭くなる形態を持っても良い。
【００６６】
図２７〜図３１、図３３、図３４及び図４６〜図４９に示した実施例においては、いずれの場合においても、開口部の配列方向（ソース／ドレインを結ぶ方向に対して垂直で、基板表面に平行な方向）の開口部の幅Ｗｓｐは、開口部中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷｓｐ１）に比べて、ソース／ドレイン領域付近において小さくなる（例えば図２７のＷｓｐ２）。逆に、伝導経路３３を成す半導体層３の幅Ｗｓｉは、チャネル形成領域中央（二つのソース／ドレインから等距離の位置）における値（図２７のＷｓｉ１）に比べ、ソース／ドレイン領域付近において大きくなり（例えば図２７のＷｓｉ２）、ソース／ドレイン領域に接続する位置において最大となる。すなわち、図２７から図３１、図３３、図３４及び図４６〜図４９の形状は、いずれも、チャネル形成領域７からソース／ドレイン領域４にかけて半導体層の幅Ｗｓｉが広がる形態を持つが、この場合、チャネル形成領域の横方向の幅Ｗｓｉ、あるいは少なくともチャネル形成領域の中央部における幅ＷＳｉが小さくなるので、通常のＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することと同じく、Ｓファクタの改善、短チャネル効果の抑制などに効果があり、トランジスタの特性が向上する。その一方、ソース／ドレイン領域に接する位置では伝導経路３３を成す半導体層の幅が大きくなるので、寄生抵抗が低減するという効果が得られる。さらに、高濃度の不純物を含む領域であるソース／ドレイン接続部３２を有する（図２７、図２８、図３０、図３１、図３３、図３４、図４６〜図４９の形状）伝導経路３３を持つ場合、ソース／ドレイン接続部３２とチャネル形成領域７との接触面積が小さくなる。すると通常の電界効果型トランジスタにおいて高濃度不純物領域であるドレイン接合を浅く形成した場合、高不純物濃度で接合の浅いソース／ドレインエクステンションを設けた場合、あるいはＳＯＩ型電界効果型トランジスタにおいて半導体層を薄膜化することにより高濃度不純物領域であるドレインを薄く形成した場合等と同じく、高濃度不純物領域とチャネル形成領域が接触する部分で、高濃度不純物領域の断面積が減るので、短チャネル効果が抑制され、トランジスタの特性が向上する。すなわち、開口の配列方向におけるソース／ドレイン接続部の幅をチャネル形成領域を成す半導体層と接する部分では小さくすることにより短チャネル効果抑制作用が得られると同時に、開口の配列方向におけるソース／ドレイン接続部の幅をソース／ドレイン領域と接する部分では大きくすることにより寄生抵抗抑制作用が得られ、前記第三の課題を抑制できる。
【００６７】
また、開口部の形状は図３２のような四角形でも良い。この場合、Ｗｓｉ、Ｗｓｐはともに一定である。この場合は、構造が単純であり、製造が容易であるという特徴がある。また、以下に述べるように、寄生容量３６が小さいという特徴がある。
【００６８】
次に、ゲート側面とソース／ドレイン側面間の寄生容量３６について、図５４から図５７を参照して説明する。図５４はゲート端とソース／ドレイン領域の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）がある場合の上面図を示す。これはソース／ドレイン接続部３２のうち少なくとも一部がゲートに覆われていない場合に相当する。図５５はゲート端とソース／ドレイン領域の間に開口（もしくは開口内に絶縁体が埋め込まれた空間）が無い場合の上面図を示す。これは、ソース／ドレイン接続部３２のすべてがゲートに覆われている場合に相当する。図５６、図５７はそれぞれ図５４のＡ２０５−Ａ２０５’線断面、図５５のＡ２０６−Ａ２０６’線断面における断面図である。図５４及び図５５では、図を見やすくするために、実際にはゲート電極５の下に隠れている開口部１０の外形線及びゲート絶縁膜６の外形線を明示した。
【００６９】
ゲート端とソース／ドレイン領域の間に開口がある構造（図５４、図５６）では、ゲートの側面とソース／ドレイン領域の側面が開口に相当する間隔だけ離れるので、ゲート側面とソース／ドレイン側面間の寄生容量３６は小さい。その一方、ゲート端とソース／ドレイン領域の間に開口が無い構造（図５５、図５７）では、ゲート側面とソース／ドレイン側面の距離が小さいので、ゲート側面とソース／ドレイン側面間の寄生容量３６は大きくなり、素子の高速動作に不利になる。本発明のトランジスタの開口部１０には、ＰＳＧの堆積工程、層間絶縁膜の堆積工程等の絶縁膜を堆積する工程において、ＳｉＯ２、ＰＳＧ等の絶縁膜が埋め込まれるが、開口内がＳｉＯ２、ＰＳＧ等の絶縁体により完全に満たされていても、あるいは開口内に絶縁体に満たされない空洞が残存した場合にも、図５４及び図５６の構造における寄生容量３６が、図５５あるいは図５７の構造における寄生容量３６よりも小さくなることに変わりは無い。
【００７０】
したがって、ソース／ドレイン接続部３２のうち、少なくとも一部が、側面、上面ともゲート電極に覆われていない構造（図２７、図３０〜図３４、及び図４６〜図４９の構造）は、寄生容量の低減において有利と言える。
【００７１】
図１、図６、図７、図２７〜図３４の構造では、チャネル面が（１００）面（あるいはこれに等価な面）または（１００）面（あるいはこれに等価な面）から小さく傾いた面になるよう、開口部の配列方向が［１００］方向（あるいはこれに等価な方向）になるようにする。正方形の開口の一辺が開口部の配列方向に対して４５度傾いた図４６から図４９の構造では、開口部の配列方向が［１１０］方向（あるいはこれに等価な方向）になるようにすると、チャネル面が（１００）面（あるいはこれに等価な方向）に形成される。チャネル面が（１００）面または（１００）面から小さく傾いた面に形成されると、界面準位が少ない点、またチャネルキャリアの移動度が大きい点において優れた特性が得られる。なお、図４６から図４９は同一のトランジスタに関する図であり、図４６は開口部とゲート電極の位置関係を示し、図４７はソース／ドレイン及びゲートに対するコンタクト形成後の上面図、図４８は半導体層の形状に対する鳥瞰図、図４９はゲート電極形成後の鳥瞰図であり、図４９においては図を見やすくするためにゲート絶縁膜を省略している。また、図４９は、ソース／ドレイン接続部３２において、マスク膜９とパッド膜８が除去された場合について示した（両者は必ずしも除去されなくても良い）。
【００７２】
なお、本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、実施形態１に記載の各種形態に対して適用することができる。また、本実施形態に記載した様々な開口部、及びソース／ドレイン接続部の形状は、チャネル形成領域の上部にチャネル形成領域の側面と同じ厚さの絶縁膜があるトランジスタ、チャネル形成領域の上部にチャネル形成領域の側面よりも厚い絶縁膜があるトランジスタ、チャネル形成領域の上部に多層の絶縁膜があるトランジスタに適用でき、これらいずれに適用してもその効果は変わらない。
【００７３】
（実施形態３）
次に、実施形態１及び実施形態２の電界効果型トランジスタを形成するための製造方法について記載する。
【００７４】
シリコン基板１上に厚さ１００ｎｍのＳｉＯ２より成る埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜９を設ける。次に、リソグラフィ工程により、開口が配列したパターンを持つレジストパターンを設け、これをマスクに、ＲＩＥ等の通常のエッチング工程によりパッド酸化膜８及びＳｉ３Ｎ４膜９をパターニングする（図９）。
【００７５】
次に、開口が配列したパターンを含む一定の領域（例えば図９においてＡ９の点線で囲んだ範囲）を覆うレジストパターンを設け、このレジストパターンをマスクに、Ｓｉ３Ｎ４膜９、パッド酸化膜８をＲＩＥによりパターニングする。続いてレジストを除去したのち、残ったＳｉ３Ｎ４膜９、パッド酸化膜８をマスクに、シリコンに対するエッチング速度がＳｉ３Ｎ４膜に対するエッチング速度より速い、選択的なＲＩＥ（リアクティブイオンエッチング、反応性イオンエッチング）を行い、半導体層３をパターニングする（図１０）。この結果、一定の領域（この場合、Ａ９の点線で囲んだ範囲）以外のＳｉ３Ｎ４膜９、パッド酸化膜８、半導体層３が取り除かれる。
【００７６】
また、シリコンのエッチングに続いて、ＳｉＯ２に対するエッチング速度がＳｉ３Ｎ４膜に対するエッチング速度より速い選択的ＲＩＥを行うことにより、開口部においてＳｉＯ２膜２の上端が半導体層３の下端よりも下に位置する形状（図８）、あるいは開口部においてＳｉＯ２膜２の表面が傾斜した形状（図２６）を得ることもできる。また、Ｓｉ３Ｎ４膜９とパッド膜（パッド酸化膜８）の二層構造は、Ｓｉ３Ｎ４膜９だけの単層構造であっても良い（以下、適宜、単層構造と多層構造のものを併せて「マスク膜９」と表記する。）。また、マスク膜の材質は半導体層３を選択的にエッチングできる材料であれば良い。例えばＳｉＯ２でも良い。また、開口部の形状は、ここに示した形に限らない。例えば、図２７〜図３４、図４６から図４９に示した形であっても良い。ここで述べた工程においてＳｉＯ２からなるパッド膜８を設けた主な理由は、Ｓｉ３Ｎ４膜９と半導体層３が直接接触することによって半導体層３に応力がかかることを防ぐこと、Ｓｉ３Ｎ４膜９と半導体層が直接接触することによってＳｉ３Ｎ４膜９と半導体層３との界面に多量の界面準位が発生することを防ぐこと等、Ｓｉ３Ｎ４膜９と半導体層３が直接接触することにより発生する問題を避けることにある。Ｓｉ３Ｎ４膜９と半導体層３が直接接触させることにより発生する問題の影響が小さい場合は、パッド酸化膜８を省略しても良い。
【００７７】
また、エッチングにより半導体層３に開口部１０を形成した後（図１０の形状形成後）、続いて埋め込み絶縁膜２の上部をエッチングする場合、エッチングによりマスク膜が全て失われることを防ぐために、マスク膜の材質と埋め込み絶縁層の材質との組み合わせを、埋め込み絶縁層だけを選択的にエッチングできるように選ぶことが好ましい。また、この条件が成り立たない組み合わせである場合は、以下のようにする。例えば、マスク膜９が埋め込み酸化膜と同じＳｉＯ２である場合、埋め込み酸化膜２のエッチング時にマスク膜９の一部が除去されることを見込んで、マスク膜９を厚めにすれば良い。一般的に言えば、開口部における半導体層のエッチング後に埋め込み絶縁層をエッチングする場合で、なおかつ埋め込み絶縁層の材質とマスク膜９の材質が同じである場合、埋め込み絶縁層をエッチングする深さＴｂｏｘｏｖよりも、マスク膜の厚さＴｍａｓｋを大きくすれば良い。
【００７８】
また、半導体層が露出した後、半導体層の表面にゲート絶縁膜を形成する前に露出した半導体層の側面の平坦化と清浄化を行うための熱処理工程を追加しても良い。例えば、水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部間の間隔が狭く半導体層の基板平面方向の厚さが薄い場合には、半導体層の凝集を避けるためより短時間、あるいはより低温で熱処理しても良い。また、水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【００７９】
また、半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層の側面をＳｉＯ2膜で覆い、温度９８０℃以上（より望ましくは温度１２００℃以上）、１時間以上の熱処理を実施することにより、前記開口部を設ける工程時に露出した半導体層の側面、すなわち開口部の側面をなす半導体界面を平坦化する工程を追加しても良い。ここで９８０℃以上の温度はＳｉＯ2膜に流動性を持たせるために必要な温度であり、１２００℃以上の温度は流動の顕著化に必要な温度である。熱処理は窒素中で行う。あるいはＡｒなどの不活性ガス中で行う。また、熱処理を行う雰囲気に酸素を混合し、露出した半導体層３の側面を酸化させることにより、チャネル形成領域を成す半導体層の幅ＷSiを小さく（チャネル形成領域を成す半導体層の基板平面方向の厚さを薄く）する工程を実施しても良い。
【００８０】
また、半導体層３を横断するように配列する開口部１０を設けたのち、露出した半導体層の側面を絶縁膜（この絶縁膜は、例えばＳｉＯ２膜、Ｓｉ３Ｎ４膜等の絶縁体より成る。また、例えば複数の絶縁体からなる多層膜より成る。）で覆い、レーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することによって、伝導経路あるいはチャネル形成領域が形成される半導体領域のうち側面付近の一部領域を溶融して、再結晶化させる工程を行っても良い。また、同じくレーザービーム、電子ビーム等のビーム、電気ヒータ等の熱源により加熱することにより、伝導経路あるいはチャネル形成領域が形成される半導体領域（突起部）の全体を溶融し、溶融した領域を再結晶化しても良い。この工程の目的は、ＲＩＥ工程により半導体層の側面に発生した凹凸を平坦化することである。レーザービームや電子ビーム等のビームのパワー及びエネルギー、電気ヒータの温度、ビーム及び電気ヒータの走査速度は、望ましくは伝導経路あるいはチャネル形成領域が形成される半導体領域（突起部）の表面だけが溶融してその内部は溶融しないか、あるいは伝導経路が形成される突起部は溶融してソース／ドレイン領域が形成される半導体領域は溶融しない程度に設定されることが好ましい。これは、ビーム走査の後、基板の温度が低下する過程で、それぞれ溶融していない半導体突起部の内部の領域、あるいは溶融していないソース／ドレイン領域を種結晶（シード）として、溶融した領域を再結晶化させるためである。また、溶融再結晶化に伴い、埋め込み酸化膜中に発生した固定電荷またはトラップ等の欠陥を除去することを目的として、溶融結晶化後に高温の熱処理工程（１０００℃以上、典型的には１３００〜１３６０℃、１時間以上、酸化雰囲気または非酸化雰囲気）、または酸化雰囲気中のより低温の熱処理工程を行っても良い。
【００８１】
次にＣＶＤによりＳｉＯ２よりなるダミーゲート絶縁膜１８形成用の絶縁膜を１０ｎｍ堆積し、ＲＩＥによりエッチバック（平坦部に堆積した材料膜を除去して、側壁部に堆積した材料膜を残す工程）することにより、半導体層３における開口部１０の内壁及び半導体層の側面（素子領域をなす半導体層の周囲の側面）に、ダミーゲート絶縁膜１８を設ける。続いてＣＶＤによりポリシリコンを堆積し、これを通常のリソグラフィ及びＲＩＥにより加工し、ダミーゲート電極１１を設ける。この段階での形状は、パッド酸化膜８、Ｓｉ３Ｎ４膜９が存在すること、ゲート絶縁膜６及びゲート電極５の代わりにそれぞれダミーゲート絶縁膜１８、ダミーゲート電極１１があることを除けば、図１と同様である（図３９においてダミーゲート電極１１が設けられた形状に相当。但し、図３９では図を見やすくするため、ダミーゲート絶縁膜１８を省略）。ここで、ダミーゲート絶縁膜１８、ダミーゲート電極１１を形成したのは、後に、これらを除去して得られた空間に、改めてゲート絶縁膜６及びゲート電極５を形成する、いわゆる置換ゲート工程を実施するための準備である。
【００８２】
置換ゲート工程を行わない場合は、ここでダミーゲート絶縁膜１８を形成する代わりにゲート絶縁膜６を、ダミーゲート電極１１を形成する代わりにゲート電極５をそれぞれ形成し（図３９においてゲート電極５が設けられた形状に相当。但し、図３９では図を見やすくするため、ゲート絶縁膜６を省略）、続いて以下に述べるソース／ドレイン接続領域への不純物導入、ソース／ドレインの形成、配線の形成を実施してトランジスタを形成すれば良い。この場合、図１１から図１６に至る工程において、ダミーゲート絶縁膜１８に代えてゲート絶縁膜６が、ダミーゲート電極１１に代えてゲート電極５が設けられた形状が得られる。
【００８３】
また、ここ（図１１に至る工程）で、ダミーゲート絶縁膜１８をＣＶＤにより堆積したのは、もしも熱酸化によりダミーゲート絶縁膜１８を形成すると、ダミーゲート絶縁膜１８の除去後に、マスク膜（この場合はパッド酸化膜８とＳｉ３Ｎ４膜９の二層膜）の基板平面方向の幅よりもチャネル形成領域を成す半導体の基板平面方向幅が狭くなるために、マスク膜の下部でチャネル形成領域を成す半導体層がマスク膜の端よりも後退して段差が発生し、垂直方向の平坦性が悪化しやすいという問題を防ぐことに特に注意を払ったためである。しかし、一般には、ゲート絶縁膜６、及びダミーゲート絶縁膜１８は、ＳｉＯ２以外の絶縁膜であっても良く、また熱酸化により形成したＳｉＯ２膜であっても良い。一般にダミーゲート絶縁膜１８は、半導体層３に対して選択的に除去可能な材料であれば良い。また、ダミーゲート電極１１をＳｉ３Ｎ４等、半導体層３に対して選択的に除去できる材料により形成しても良く、ダミーゲート電極が半導体層３に対して選択的に除去できる場合にはダミーゲート絶縁膜１８を省略しても良い。
【００８４】
続いてＳｉ３Ｎ４膜に対して選択性のある条件下でＲＩＥを実施してダミーゲート電極下部以外のダミーゲート絶縁膜を除去し、次いで全体にＰＳＧ（リンガラス）膜１２を２００ｎｍ堆積し、ＲＩＥによりこれをエッチバックすることにより、開口１０の内壁と、半導体層の側面に側壁状のＰＳＧ膜１２を設ける。この段階において、図１０のＡ１０−Ａ１０’線断面、Ｂ１０−Ｂ１０’線断面、Ｃ１０−Ｃ１０’線断面における断面図を、図１１、図１２及び図１３に示す。この工程においてＰＳＧを堆積するのは、開口部の内壁にＰＳＧを付着させ、ゲート電極（またはダミーゲート電極）の両側の開口部に隣接する半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲート電極両側の半導体層に高濃度（５×１０１８ｃｍ−３以上、好ましくは３×１０１９ｃｍ−３以上）のリンを導入し、ソース／ドレイン接続部３２を形成することである。なお、ＰＳＧからリンを拡散させるための熱処理（例えば８００℃１０秒）は、ＰＳＧの堆積直後に行っても良いし、ＰＳＧの堆積後、いくつかの工程を経た後に行っても良い。ＰＳＧの堆積後に行われる他の熱工程（例えばソース／ドレインへのイオン注入後の活性化、ゲート酸化）の際に同時にＰＳＧからリンを拡散させる方法を用いても良い。
【００８５】
図１４は、開口部のソース／ドレイン方向の幅が大きい場合で、開口がＰＳＧによって埋め尽くされていないが、この場合においても、開口の内壁へのＰＳＧの付着は保証されるので、問題は無い。図１５は、図１４に対応する状態における上面図である。ＰＳＧからの熱拡散によりｎ＋型ソース／ドレイン領域４が形成された状態のＢ１０−Ｂ１０’線断面に相当する位置における断面図を図１６に示す。
【００８６】
なお、ｐチャネルトランジスタの場合は、ＢＳＧ（ホウ素ガラス）など、ｐ型不純物の拡散源をＰＳＧに代えて用いる。またｎチャネルトランジスタの場合においても、ＰＳＧ以外のｎ型不純物拡散源（例えばヒ素ガラス）をＰＳＧに代えて用いても良い。また、ｐ型不純物であるホウ素と、ｎ型不純物であるリンの両方を含むＢＰＳＧ（ホウ素、リンガラス）において、ホウ素またはリンの一方の割合を高めたものを、それぞれｐ型またはｎ型のトランジスタの製造に用いても良い。
【００８７】
ゲート電極の両側、開口から離れた部分の半導体層には、通常の工程によりソース／ドレイン領域を形成する。例えばイオン注入、プラズマドーピング等により、ｎチャネルトランジスタの場合はｎ型不純物、ｐチャネルトランジスタの場合はｐ型不純物を高濃度（３×１０１９ｃｍ−３以上、好ましくは１×１０２０ｃｍ−３〜３×１０２０ｃｍ−３）に導入する。ｎ型不純物には例えばリン、ヒ素等ドナーを形成する不純物、ｐ型不純物には例えばホウ素等アクセプタを形成する不純物を用いる。また、ソース／ドレイン領域に対して寄生抵抗低減のために半導体のエピタキシャル成長を施しても良く、またシリサイド化を行っても良い。
【００８８】
なお、半導体層３上のマスク膜９は、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）の加工時に、半導体層３を保護する目的で設けられたものであるが、ソース／ドレイン領域への不純物導入工程、あるいはソース／ドレイン領域のシリサイド化工程には不要であるので、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工して形成した後、ソース／ドレイン領域へ不純物を導入する以前のいずれかの段階においてＲＩＥあるいはウェットエッチングにより除去されることが望ましい。ＰＳＧの堆積後、ＰＳＧをＲＩＥによりエッチバックし、ＰＳＧよりなる側壁を形成する工程において、ゲート電極下部とＰＳＧ側壁下部を除いた領域のマスク膜９、パッド酸化膜８を同時に除去すれば、図１６のようにソース／ドレイン領域を形成する領域で半導体層３の上面が露出する形状が得られる。また、一旦マスク膜９、パッド酸化膜８を残したままＰＳＧ側壁を形成し（図１２、図１３）、ＰＳＧからの不純物拡散後、ソース／ドレイン領域の形成前に、マスク膜９、パッド酸化膜８を除去する事を目的としたＲＩＥを実施しても良い（この時、ＰＳＧの上部も除去されるが、ＰＳＧからの不純物拡散は既に実施した後なので問題は無い。）。また、ダミーゲート電極１１（あるいはこれに代わるゲート電極５）をＲＩＥにより加工した後、ＰＳＧの堆積以前に、ＲＩＥ等のエッチング工程によりマスク膜９及びパッド酸化膜８を除去しても良い。この場合、種々の工程を経て最終的に得られる素子形状は図３８に示したものとなる。ＰＳＧの堆積以後のいずれかの段階に、マスク膜９、パッド酸化膜８を除去した場合は、最終的に図３６の形状が得られる。
【００８９】
ＰＳＧの堆積及びエッチバック後、ＣＶＤによりＳｉＯ２を堆積して層間絶縁膜１３とし、ダミーゲート電極１１をストッパとしてＣＭＰにより層間絶縁膜１３を平坦化する。この時、同時にダミーゲート電極１１の上部を露出させる。続いてＲＩＥによりダミーゲート電極１１を除去し、次にＲＩＥによりダミーゲート絶縁膜１８を除去する。続いて熱酸化によりゲート絶縁膜１４を２ｎｍ形成し、ダミーゲート電極１１を除去して得られたスリット中にＴｉＮ等の導電性材料をスパッタ法により埋め込み、これをゲート電極５とする（図１８、１９）。なお、図１９はゲート絶縁膜１４を熱酸化により形成した場合の形状、図１８はゲート絶縁膜１４をＣＶＤにより形成した場合の形状である。
【００９０】
その後、ゲート電極及びソース／ドレイン領域上の層間絶縁膜に開口（それぞれゲートコンタクト１７形成用開口、ソース／ドレインコンタクト１６形成用開口）を設けたのち、Ａｌ等の金属材料をスパッタ、ＣＶＤ等で堆積したのちこれをパターニングし、配線２４を設けると、図３５〜図３８に示した電界効果型トランジスタが得られる。ここではゲート電極５に接続する配線を描いていないが、ソース／ドレイン領域４へのソース／ドレインコンタクト１６を介した接続と同様に、ゲート電極５へゲートコンタクト１７を介して配線が接続される。なお、図３６及び図３８は図３５におけるＢ４１−Ｂ４１’線断面を示し、図３７はＣ４１−Ｃ４１’線断面を示す。但し、図３６はＰＳＧの堆積以前に、マスク膜９及びパッド酸化膜８を除去した場合、図３８はＰＳＧの堆積以後に、マスク膜９及びパッド酸化膜８を除去した場合を示す。また、図３７は、開口部がＰＳＧにより全て満たされない場合（図１４）について示した。
【００９１】
ダミーゲート絶縁膜をＲＩＥで除去した後、ダミーゲート絶縁膜をＲＩＥによる除去する際に半導体層に生じたダメージ及び汚染を除去するために、チャネル形成領域を成す半導体層の表面をドライエッチングにより一部除去しても良い。この際のドライエッチングには、等方性のエッチングが好ましい。エッチングガスとしては、Ｃｌ２、ＣＦ４、ＣＨＦ３、ＨＣｌ等を用いれば良い。また、ここでドライエッチングを施すと同時に、半導体層をより薄膜化することを目的に、チャネル形成領域を成す半導体層を両側面からエッチングしても良い。例えば、短チャネル効果を抑制することを目的に、半導体層の幅が５〜１０ｎｍ程度になるまで薄膜化を行っても良い。
【００９２】
勿論、ダミーゲート絶縁膜１８、ダミーゲート電極１１を形成する工程において、これらに代えてゲート酸化膜６、ゲート電極５が形成されている場合は、ダミーゲート絶縁膜の除去から、導電性材料の埋め込みによるゲート電極５の形成に至る上記の工程を必要としない。
【００９３】
また、半導体層が露出した後、半導体層の表面にゲート絶縁膜を形成する前に露出した半導体層の側面の平坦化と清浄化を行うための熱処理工程を追加しても良い。例えば、水素アニールを実施する。典型的な水素アニールの条件は１０〜５００００Ｐａ、８５０〜１１００℃、５〜６０分程度とする。但し、特に開口部間の間隔が狭く半導体層が薄い場合には、半導体層の凝集を避けるためより短時間、あるいはより低温で熱処理しても良い。また、水素雰囲気中にＨＣｌ等、他の気体を混合しても良い。
【００９４】
また、ソース／ドレイン接続部の幅が大きい場合（例えば図６、図４６〜図４９の構造）は、ソース／ドレイン接続部への不純物導入を、上部から通常にイオン注入をすることにより作製しても良い。ソース／ドレイン接続部に上部からイオン注入する場合は、マスク膜９とパッド膜８を除去することが好ましい（図４９）。ソース／ドレイン接続部とソース／ドレイン領域の両者に対して、同時にマスク膜９とパッド膜８を除去し、同時に不純物の導入を行っても良い。
【００９５】
また、ソース／ドレイン領域、ソース／ドレイン接続部へ上部からイオン注入する場合は、基板平面に対して垂直方向の不純物濃度を均一にするため、異なるエネルギーのイオン注入を複数回繰り返しても良い。
【００９６】
以上に述べた電界効果型トランジスタの製造方法では、ＲＩＥに対するマスク層（ここではＳｉ３Ｎ４膜）にあらかじめ開口が余分に配列したパターンを設け、次に余分な開口パターンを除いた領域において半導体層３をパターニングして素子領域を形成するので、チャネル形成領域を成す半導体層の幅を均一に形成できる。ここでもし、開口パターンに余分な配列を設けず、開口パターンと、素子領域のパターンを同時に形成しようとすると、開口パターン配列の端部に位置するチャネル形成領域（図１０では、配列中で最も右、及び最も左に位置する半導体領域）に対応するレジストパターンの幅が、素子領域外の広い領域に対して露光された光線（あるいは電子線、Ｘ線などのビーム）の影響によって細りを生じ、その結果、図５１のように、開口パターン配列の両端部に位置するチャネル形成領域を成す半導体層の幅が細くなる場合がある（近接効果）。これに対して本製造方法を用いると、この問題は生じず図１０のように、幅の揃った素子領域が得られる。
【００９７】
また、本実施形態の製造方法においては、チャネル形成領域の半導体層の上部にマスク層（ここではＳｉＯ２層とＳｉ３Ｎ４層の二層膜）を設けているので、ゲート電極（またはダミーゲート電極）のエッチング中にチャネル形成領域の半導体層がダメージを受けることも無い。マスク層の材質は、ゲートのエッチング中にマスク層のすべてがエッチングされ消滅することの無いものであれば良い。例えばＳｉＯ２層、Ｓｉ３Ｎ４層等、ゲート電極またはダミーゲート電極のエッチング時にエッチングされない或いはされにくい材料を選べば良い。
【００９８】
ダミーゲート電極及びダミーゲート絶縁膜の除去後、絶縁性側壁材料、例えば厚さ５ｎｍの第二のＳｉ３Ｎ４膜をＣＶＤにより全面に堆積して、続いてこの絶縁材料をＲＩＥによりエッチバックすることにより、ダミーゲート電極及びダミーゲート絶縁膜を除去して得られたスリット中に、絶縁材料よりなる側壁を形成する工程を追加しても良い。この時、チャネル形成領域を成す半導体層とダミーゲート電極の双方がほぼ垂直な側面を持っている場合には、ダミーゲート電極の高さ（埋め込み酸化膜に接する最下端から最上端までの高さ）が、チャネル形成領域を成す半導体層の２倍以上あれば、絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）に対して、少なくともチャネル形成領域を成す半導体層の厚さと同じだけＲＩＥを実施することにより、半導体層の側壁には絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）が無く、スリットの内壁だけに絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）を設けることができる。スリットの内壁に絶縁材料よりなる側壁が設けられると、スリットに隣接する材料（ここではＰＳＧ）に損傷を与えずに、スリット内の半導体に対してクリーニング又はエッチング処理を行うことができる。例えば、半導体層の側面の汚染を除去するため、あるいは半導体層の幅Ｗｓｉを小さくするために、一旦半導体側面を熱酸化し（汚染除去を目的とする場合はゲート酸化膜厚の１０倍以下、薄膜化を目的とする場合は特に範囲はない。ここで行う酸化工程は犠牲酸化と呼ばれる）、これを希フッ酸、または緩衝フッ酸などＳｉＯ２に対するエッチング液により除去する工程（犠牲酸化膜除去工程）を行っても、スリット両側が絶縁性側壁材料に覆われているので、スリット両側の材料（ここではＰＳＧ）に対する損傷が小さい。
【００９９】
また、ゲート電極５（もしくはダミーゲート電極１１）に側壁を設ける方法としては、半導体層に開けられた開口部における、埋め込み絶縁層表面からのゲート電極５（もしくはダミーゲート電極１１）の高さｈｇを、埋め込み絶縁層表面からの半導体層の高さｔＳｉの２倍より大きく設定し、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した後、ゲート電極５（もしくはダミーゲート電極１１）の表面を覆うように絶縁性側壁材料を堆積し、続いてこれをｔｓｉ以上、（ｈｇ−ｔＳｉ）未満の厚さにわたってエッチバックすることにより、ゲート電極の下端から、半導体層の上端の高さまでの位置において、ゲート電極側面に側壁を形成することができる。
【０１００】
但し、本実施形態に述べたスリット内壁に絶縁性側壁を形成する方法、及び同じく本実施形態に述べたゲート電極５（もしくはダミーゲート電極１１）に絶縁性側壁を形成する方法では、図１０の構造上にゲート電極５（もしくはダミーゲート電極１１）を形成した時点で、ゲート電極５（もしくはダミーゲート電極１１）の両側面を完全に絶縁性側壁で覆うことができない（前者の方法ではこの時点で側壁を設けることができない、後者の方法ではゲート電極の側面が一部露出する）。従って、ソース／ドレイン領域に半導体材料をエピタキシャル成長する場合に、ゲート電極側面にも、半導体材料がエピタキシャル成長するという問題が発生する。この問題の解決法は実施形態４に記載する。
【０１０１】
なお、本実施形態における各工程は、実施形態１及び２に記した電界効果型トランジスタ、または実施形態１及び２に記した各種の変形を伴う電界効果型トランジスタの製造に用いることができる。また、本実施形態における各工程の一部を、他の一般的な電界効果型トランジスタの製造方法とを組み合わせることにより、実施形態１及び２に記した電界効果型トランジスタ、または実施形態１及び２に記した各種の変形を伴う電界効果型トランジスタを製造することもできる。
【０１０２】
また、本実施形態における、各部分の膜厚、寸法、材質は、実施形態１及び２の記載に従って、適宜変更を加えて良い。
【０１０３】
（実施形態４）
実施形態３の末尾に述べた方法とは異なる方法で、Ｓｉ３Ｎ４側壁を形成する方法を図２０〜図２５を参照して述べる。図２０〜図２２は図１０のＢ１０−Ｂ１０’線断面に対応し、図２３〜図２５は図１０のＣ１０−Ｃ１０’線断面のダミーゲート電極１１付近に対応する。実施形態４の発明は実施形態３のダミーゲート電極に側壁を設ける場合、または実施形態３のダミーゲート電極を設ける工程に代えてゲート電極５を設ける工程を実施した際にゲート電極５に側壁を設ける場合に用いることができる。
【０１０４】
まず、ダミーゲート電極１１に側壁を設ける場合について述べる。ダミーゲート電極１１を形成後、全体に第２のＳｉ３Ｎ４膜２０をＣＶＤにより１０ｎｍ堆積する。続いて第２のＣＶＤＳｉＯ２膜２１をＣＶＤ法により２００ｎｍ堆積し、ＣＭＰにより平坦化する（図２０、図２３）。続いて、第２のＳｉ３Ｎ４膜２０と第２のＣＶＤＳｉＯ２膜２１をＲＩＥにより１５ｎｍエッチングし、続いてポリシリコンを２０ｎｍ堆積、ポリシリコンに対するＲＩＥによるエッチバックを行い、第１のサイドウォール２２（材質はこの場合ポリシリコン）をダミーゲート電極１１の上部両側側面に設ける（図２１、図２４）。続いてダミーゲート電極１１及び第１のサイドウォール２２をマスクに、第２のＳｉ３Ｎ４膜２０及び第２のＣＶＤＳｉＯ２膜２１をエッチバックすることにより、第２のＳｉ３Ｎ４膜２０と第２のＣＶＤＳｉＯ２膜２１の一部からなるゲートサイドウォールを、ダミーゲート電極１１の側面に設ける（図２２、図２５）。なお、第２のＣＶＤＳｉＯ２膜２１を持たず第２のＳｉ３Ｎ４膜２０の側面が露出したゲートサイドウォールを設けてもよい（発明の効果は変わらない）。第２のＣＶＤＳｉＯ２膜２１を持たないサイドウォールは、例えば第１のサイドウォール２２の横方向の突起が小さい場合、ゲートサイドウォールの形成後にフッ酸などによりＳｉＯ２をエッチングした場合に生じる。
【０１０５】
このようにゲートサイドウォールが設けられると、ダミーゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。また、ダミーゲート電極を除去したのち、酸化膜、ＰＳＧ膜が露出しないので、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージが軽減される。また、ダミーゲートを取り除いてスリットを形成した時点において、スリット内壁に残存するゲートサイドウォールに保護されたゲート電極周辺部がウェットエッチングの影響を受けないので、チャネル形成領域を成す半導体層を薄膜化する際に、犠牲酸化とそれに続く犠牲酸化膜に対するウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージ（特にエッチングに伴うダメージ）が軽減される。
【０１０６】
ダミーゲート電極を形成しない場合は、ダミーゲート電極に代えて設けられるゲート電極に対して、上記本実施形態の発明を同様に実施すれば良い。ゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。
【０１０７】
（実施形態５）
ＰＳＧ膜を設けず、開口部に隣接する半導体層に対して、イオン注入、プラズマドーピングなど、ＰＳＧ膜からの固相拡散以外の通常の不純物導入プロセスにより、不純物を導入しても良い。この場合、不純物の導入後にＰＳＧに代えてＳｉＯ２、Ｓｉ３Ｎ４などの絶縁材料を堆積すれば良い。
【０１０８】
（実施形態６）
開口部にＰＳＧ膜を設けるのではなく、実施形態４の方法に従いゲート電極５もしくはダミーゲート電極１１に絶縁膜側壁を設けた後に、選択エピタキシャル成長によってチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム 混晶等）を、ソース／ドレイン接続部の側面に成長させると、図３３に示す形状の、ソース／ドレイン接続部が得られる。この場合ソース／ドレイン接続部の形状は、チャネル形成領域との接続点からゲート電極（またはダミーゲート電極）側壁に相当する厚さを隔た位置から、ソース／ドレイン領域に向かって傾斜しながら厚くなる形状を持つ。このような傾斜は選択エピタキシャル成長時に形成される晶癖（ファセット）に由来するものである。また、図３４は選択エピタキシャル成長時に形成される晶癖（ファセット）が形成されない場合、もしくはチャネルタイプと同じ導電型の不純物を高濃度に含む半導体（Ｓｉ、シリコン−ゲルマニウム 混晶等）のアモルファス層、あるいは多結晶よりなる層を選択的に形成した場合である。一般に成長ガスの流量が比較的小さい場合、成長温度が比較的高温である場合にファセットが形成されやすい。また、ファセットが形成されない場合、ソース／ドレイン接続部が傾斜してゲート電極から後退する形状が得られないが、この場合、ファセットが形成される場合に比べて、ソース／ドレイン接続部とゲート電極間の寄生容量が増す。この問題を避けるために、ファセットが形成されない図３４では、ゲート電極（あるいはダミーゲート電極）に設ける側壁を、厚めに設定し、ゲート電極とソース／ドレイン接続部の寄生容量を小さくする方法を採用しても良い。
【０１０９】
なお、選択エピタキシャル成長を行う際、ソース／ドレイン領域の上部が露出していればソース／ドレイン領域の上部にも上向きにエピタキシャル成長が進む。ソース／ドレイン領域の上部がマスク膜９等に覆われて、露出していなければ、ソース／ドレイン領域の上部でエピタキシャル成長は起こらない。
【０１１０】
ソース／ドレイン領域の形成には、まず選択エピタキシャル（もしくは多結晶、アモルファス）成長後、例えば全面に第３のＣＶＤ酸化膜を厚く（例えば２００ｎｍ）堆積し、エッチバックすることによりソース／ドレイン接続部のうちゲート電極（またはダミーゲート電極）寄りの一部またはソース／ドレイン接続部の全部を覆う厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）を設け（形態は前記ＰＳＧ膜の側壁に似る。但し、半導体層上のマスク膜の除去は、ＣＶＤ酸化膜側壁形成の前でも後でも良い）、続いて厚いゲート側壁（ここでは第３のＣＶＤ酸化膜）をマスクにソース／ドレイン領域を形成するための不純物導入、例えばイオン注入を行えば良い。ここで、ソース／ドレイン接続部のうち少なくともゲート電極（またはダミーゲート電極）寄りの一部を覆うのは、この領域のソース／ドレイン接続部は、基板平面方向の厚さが薄い半導体層により構成されており、イオン注入のダメージに弱いので、この部分をイオン注入から保護するためである。
【０１１１】
ＣＭＯＳ構成の回路において、ｎチャネル及びｐチャネルＭＯＳの両方を形成する必要がある場合、第二のチャネルタイプのトランジスタが形成される領域にはレジストをかぶせることにより、第一のチャネルタイプのトランジスタに対してのみゲート側壁の形成と半導体層の露出にかかわる工程（図２１、図２２、図２４、図２５）を実施し、ソース／ドレイン領域接続部へのエピタキシャル成長、ソース／ドレインの形成に係わる前記一連の工程を実施する（但し、図２０の形状を形成する工程実施前にはレジストを一旦除去し、図２１の形状を形成する工程前に再度設ける。あるいは図２０の形状を両チャネルタイプのトランジスタに対して形成し、この後全体を薄いＣＶＤ酸化膜、例えば厚さ１０ｎｍで覆った後、それぞれのチャネルタイプのトランジスタを造る都度、各チャネルタイプのトランジスタ形成領域の表面に設けられた薄いＣＶＤ酸化膜を除去し、図２２以降の形状を作製する工程を実施しても良い。）。その後全体を第４のＣＶＤ酸化膜で覆い（膜厚に制限は無い。１０ｎｍ程度に薄くても良い。また平坦性を得るために２００ｎｍ〜５００ｎｍ程度に厚くしても良い。これらの中間の膜厚でも良い。）、第一のチャネルタイプのトランジスタが形成された領域をレジストで覆い、図２１の形状を作製する工程以降の工程（図２０の形状を両チャネルタイプで別々に造る場合は、図２０の形状を作製する工程も実施する）を実施すれば良い。
【０１１２】
この実施例の製造方法は、チャネル形成領域が平行に配列しない縦型電界効果型トランジスタ（例えば図５０の形状）の製造に用いても良い（図４０）。単一の電流経路よりなる素子領域が形成される形（図４０の破線部）に半導体のパターニングすることを除いて、各製造工程は実施形態６に記載した上記製造方法と同一である。
【０１１３】
（実施形態７）
実施形態６の製造方法を用いる場合、当初半導体層に設ける開口部の形状は、図３２のように矩形とし、ゲート電極５（またはダミーゲート電極１１）を形成後、ソース／ドレイン接続部３２に半導体の選択成長を行うことにより、ソース／ドレイン接続部３２の幅がチャネル形成領域７側では狭く、ソース／ドレイン領域４側では広く、その間ではソース／ドレイン接続部３２の幅が連続的、または段階的に変化する形状（図３３、図３４）を得ることができる。
【０１１４】
この場合、図３２のような矩形の開口を持つ形状は、以下のように形成できる。一つの例を図４１〜図４３を参照して説明する。シリコン基板１上に厚さ１００ｎｍのＳｉＯ２より成る埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜９を設ける。次に第二のマスク材料４１をその上に堆積する（ここでは第二のマスク材料４１として厚さ２０ｎｍのポリシリコンをＣＶＤ法により堆積する）。次に、リソグラフィ工程により、矩形が配列したレジストパターンを設け、このレジストをマスクに、第二のマスク材料４１をパターニングし、矩形の第二のマスク材料４１（ここではポリシリコン）が配列した形状を得る。ここで第二のマスク材料４１の配列方向（図４１では横方向）の幅は例えば５０ｎｍとする。次に配列の両端に位置する第二のマスク材料４１を除く残りの第二のマスク材料４１を覆う領域（図４１の領域４４）にレジストパターンを設け、このレジストをマスクに、配列の両端に位置する第二のマスク材料４１をＲＩＥ等のエッチング処理により除去し、続いてレジストパターンを除去する。次に、矩形の第二のマスク材料４１の両端部において、複数の第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４１中の点線で囲まれた範囲の領域４２）。次にレジストパターンと、第二のマスク材料４１をマスクに（すなわち、レジストパターンと、第二のマスク材料４１に対して選択的に）、それらの下部に位置するマスク膜であるＳｉ３Ｎ４膜９をパターニングする。ここでレジストを除去すれば、図４２の形状が得られる。続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３の形状が得られる。ここで第二のマスク材料４１であるポリシリコンとシリコン３との間には選択性がほとんどないので、半導体層３のエッチング中に第二のマスク材料４１は失われるが、この時第二のマスク材料４１の下に位置するＳｉ３Ｎ４膜９が露出し、Ｓｉ３Ｎ４膜９がエッチングに対するマスクとなる。以後、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０１１５】
図４１の工程において、配列の両端に位置する第二のマスク材料４１を取り除く目的は以下の通りである。パターンを形成するための露光時に、配列の両端に位置するパターンは近接効果の影響を受けて他のパターンとは異なる幅に形成される場合がある。パターン幅の異なる第二のマスク材料４１が混在することは好ましくないので、両端のものを取り除くことが望ましい。但し、近接効果が小さい場合は、配列の両端に位置するパターンを除く必要が無い。また、逆に近接効果の影響が大きい場合は、配列の両端からそれぞれ複数個のパターンを適宜取り除けばよい。
【０１１６】
また、配列の両端の第二のマスク材料４１を除去せず、配列の両端の第二のマスク材料４１に、領域４２を覆うレジストパターンがかからないようにすることで、パターン幅が異なる配列の両端の第二のマスク材料４１をマスクとして形成されるチャネル形成領域を成す半導体層をソース／ドレイン領域が形成される位置（ほぼ領域４２に相当）から分離し、素子特性に影響を与えないようにすることもできる。
【０１１７】
また、配列の両端から各一つまたは複数の第二のマスク材料４１を除去する場合、複数の第二のマスク材料４１の一端を覆うレジストパターンを設ける範囲（領域４２）は、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が除去された後であれば、配列の両端からそれぞれ各一つまたは複数の第二のマスク材料４１が存在していた範囲にかかっていてもかまわない。
【０１１８】
次に、チャネル形成領域をより細く形成するための実施形態について図４４と図４５を参照して説明する。図４１〜図４３の実施形態と同じく、シリコン基板１上に厚さ１００ｎｍのＳｉＯ２より成る埋め込み絶縁層２を持ち、その上部に厚さ１２０ｎｍの単結晶シリコン層よりなる半導体層３を持つＳＯＩ（シリコン・オン・インシュレータ）基板を用意する。次に半導体層３の上部を２０ｎｍ熱酸化することによりパッド酸化膜８を設け、その上部にＣＶＤ法により厚さ５０ｎｍのＳｉ３Ｎ４膜９を設ける。次に全体に厚さ４０ｎｍのＳｉＯ２膜をＣＶＤにより堆積し、これをパターニングすることにより、第二のマスク形成用ダミーパターン４３（第二のマスクを形成するためのダミーパターンの意。マスク形成用ダミーパターンの第二では無い。）を形成する。次に全体に厚さ３０ｎｍのポリシリコンを第二のマスク材料として堆積し、これをエッチバック（３０ｎｍ〜５０ｎｍ相当のエッチング）することにより、第二のマスク形成用ダミーパターン４３周辺にポリシリコンの側壁を形成し、続いて第二のマスク形成用ダミーパターン４３を希フッ酸、緩衝フッ酸等を用いて除去する。Ｓｉ３Ｎ４膜９上に残ったポリシリコン側壁を図４１における第二のマスク材料４１に相当するものとする。以後、図４１〜図４３の工程と同じく、第二のマスク材料４１の一方の端を含む一定の領域を覆うレジストパターンを設ける（図４４中の点線で囲まれた４２の範囲）。次にレジストパターンと、第二のマスク材料４１をマスクに、それらの下部に位置するマスク膜であるＳｉ３Ｎ４膜９をパターニングする。ここでレジストを除去すれば、図４５の形状が得られる。続いて、マスク材料９と第二のマスク材料４１をマスクに、選択的ＲＩＥにより半導体層３（ここではシリコン）をエッチングすれば、図４３と同様の形状が得られる。以後は、他の実施形態と同様の手順で電界効果型トランジスタを形成する。但し、ソース／ドレイン領域接続部の側面に単結晶、アモルファスまたは多結晶の半導体を選択的に堆積させる工程、及びそれに先行する側壁形成工程は実施形態６の手順を用いる。
【０１１９】
図４４と図４５を参照して説明した工程では、チャネル形成領域を成す半導体層の幅が、第二のマスク材料４１を、第二のマスク形成用ダミーパターン４３の側面に堆積した時の堆積厚さによって決まるが、一般にＣＶＤにより堆積した膜の厚さは精度良く制御できるので、チャネル形成領域を成す半導体層の幅を精度良く制御できる。また、同様に、堆積した膜の厚さに対する制御性が良いことから、チャネル形成領域を成す半導体層の幅を小さくすることに対しても有利である。
【０１２０】
ここで、半導体層３はマスク膜９と第二のマスク材料４１に対して、第二のマスク形成用ダミーパターン４３は第二のマスク材料４１とマスク膜９に対してそれぞれ選択的にエッチングできる材料を選んでいる。第二のマスク形成用ダミーパターン４３は第二のマスク材料４１に対してそれぞれ選択的にエッチングできる材料を選んでいる。但し、第二のマスク材料４１とマスク膜９は同じ材料、例えばＳｉ３Ｎ４膜とすることができる。第二のマスク材料４１とマスク膜９を同じ材料とし、それぞれの膜厚をｔｍａｓｋ１、ｔｍａｓｋ２とした場合、図４１又は図４４において符号４２で示した範囲をレジストで覆った後、ｔｍａｓｋ２以上、ｔｍａｓｋ１＋ｔｍａｓｋ２以下の量だけの膜厚をエッチングする条件でＲＩＥを行えば、伝導経路の位置では、第二のマスク材料４１とマスク膜９の両方が全て失われることが無いので、伝導経路の位置に第二のマスク材料４１又はマスク膜９を残すことができる。
【０１２１】
実施形態７において図４１から図４５を参照して説明した各製造方法は、実施形態４において述べたゲート電極への側壁形成を行わない場合、あるいは実施形態６において述べたソース／ドレイン接続部への選択エピタキシャル成長を行わない場合に適用しても良い。また、図３２のように矩形の開口が設けられる場合に対して用いても良い。
【０１２２】
また、実施形態７において図４１から図４５を参照して説明した各製造方法を、実施形態３、５に記載した各実施形態において、開口部が配列したマスク膜を設ける工程に対して、置き換えても良い。但し開口部の境界に円弧を持つ場合、開口部が円形の場合、開口部の境界が開口部の配列方向に対して大きく（具体的には４５度近く）傾いている場合は適さない。
【０１２３】
【発明の効果】
この電界効果型トランジスタは、基板平面にほぼ垂直な半導体層の側面に形成されるチャネルを、主たる伝導経路とするトランジスタであるにもかかわらず、ソース／ドレイン領域及びゲート電極の形状を基板面に投影した際の形状は、通常の電界効果型トランジスタと同一であるという特徴を有する。また、素子領域の形状も、中央部を横断する開口の配列を除けば、通常の電界効果型トランジスタと同一である。このため、ソース／ドレイン領域に対するコンタクト、ゲート電極に対するコンタクトについても、通常の電界効果型トランジスタと同様のパターン及び同様の工程によって作製することができる。またソース／ドレイン領域についても、ゲート電極近傍の開口部を除けば、通常のＳＯＩ電界効果型トランジスタと同様であるので、ソース／ドレイン領域の形成、シリサイド化、あるいは低抵抗化のためにソース／ドレイン領域上に半導体層をエピタキシャル成長させる工程などにおいて、従来の電界効果型トランジスタに対するものと同様のプロセスを用いることができる。従って開口の配列部を追加することを除けば、通常のトランジスタの場合とほぼ同一のパターンを用いることができ、また開口部の形成及び開口部周辺に対する加工（例えばゲート電極の加工）を除いた工程（例えば、ゲート及びソース／ドレインへのコンタクト形成）では、従来の電界効果型トランジスタに対するものと同一の工程を用いることができるという特徴を有する。
【０１２４】
このトランジスタのチャネル形成領域は、ソース／ドレイン間を結ぶ複数の半導体領域から成り、該複数の半導体層の高さｈ３は、開口配列方向の半導体層の幅Ｗ３と同等か、それよりも大きい。チャネル形成領域の電位は、チャネル形成領域を成す半導体層の両側面に設けられたゲート電極により制御されるので、チャネル形成領域の電位を制御しやすい。また、半導体層の幅Ｗ３を、両側面に配置されたゲート電極からの電界により半導体層中に形成される両側の二つの空乏層の幅の合計よりも小さくすることにより、素子を完全空乏化型動作させることができるので、サブスレッショルド特性（しきい値電圧以下のゲート電圧を印加した場合、トランジスタが急峻にオフする度合い）が改善され、基板浮遊効果（半導体層中に余剰キャリアが蓄積することによる異常動作）が抑制される。
【０１２５】
また、半導体層の高さｈ３と半導体層の幅Ｗ３が同じであれば、両側面のチャネル幅の合計（図３断面では縦方向）は、半導体層上面に形成されるチャネルの幅（図３断面では横方向）の２倍となる。半導体層の高さｈ３が半導体層の幅Ｗ３より大きければ、両側面のチャネル幅の合計（図３断面では縦方向）は、半導体層上面に形成されるチャネルの幅（図３断面では横方向）の２倍以上となり、側面のチャネルを、支配的なチャネルとすることができる。
【０１２６】
また、半導体層に開口部を設ける際に、開口部において、埋め込み絶縁層を一定の深さまで掘り下げ、半導体層の下端よりも少し下の位置まで、ゲート電極が達する構造を用いると、通常の電界効果型トランジスタにおける素子領域端に相当する、半導体層下部の位置において、漏れ電流を抑制できる。
【０１２７】
本発明の製造方法では、ＲＩＥに対するマスク材料（ここではＳｉ３Ｎ４膜）にあらかじめ開口が配列したパターンを設け、次に半導体層３に対してパターニングを行うので、チャネル形成領域を成す半導体層の幅を均一に形成できる。ここでもし、開口パターンに余分な配列を設けず、開口パターンと、素子領域のパターンを同時に形成しようとすると、開口パターン配列の端部に位置するチャネル形成領域（図１０では、配列中で最も右、及び最も左に位置する半導体領域）に対応するレジストパターンの幅が、素子領域外の広い領域に対して露光された光線（あるいは電子線、Ｘ線などのビーム）の影響によって細りを生じ、その結果、図５１のように、開口パターン配列の両端部に位置するチャネル形成領域を成す半導体層の幅が細くなる場合がある（近接効果）。これに対して本製造方法を用いると、この問題は生じず、幅の揃った素子領域が得られる。
【０１２８】
本発明の製造方法においては、チャネル形成領域を成す半導体層の上部にマスク層（ここではＳｉ３Ｎ４層）を設けているので、ゲートのエッチング中にチャネル形成領域の半導体層がダメージを受けることが無い。
【０１２９】
本発明の製造方法では、ダミーゲート電極及びダミーゲート絶縁膜の除去後、全体に第二のＳｉ３Ｎ４膜をＣＶＤにより堆積して、ＲＩＥによりエッチバックする工程を加え、側壁を形成する。この時、チャネル形成領域となる半導体層とダミーゲートの双方がほぼ垂直な側面を持っている場合には、ダミーゲートの高さ（埋め込み酸化膜に接する再下端から再上端までの高さ）が、チャネル形成領域となる半導体層の２倍以上あれば、第二のＳｉ３Ｎ４膜に対して、少なくともチャネル形成領域となる半導体層の厚さと同じだけＲＩＥを実施することにより、半導体層の側壁にはＳｉ３Ｎ４膜側壁は無く、ダミーゲートを除去して得らるスリットの内壁だけに絶縁性側壁材料（ここでは第二のＳｉ３Ｎ４膜）を設けることができる。
【０１３０】
本発明においては、ｎチャネルトランジスタの場合は、開口部の内壁にＰＳＧを付着させ、開口部に隣接する半導体領域にＰＳＧから高濃度のリンを拡散させ、ゲート電極両側の半導体層に高濃度のリンを導入できる。ｐチャネルトランジスタの場合は、ＢＳＧなど、ｐ型不純物の拡散源をＰＳＧに代えて用いても同様の効果が得られる。またｎチャネルトランジスタの場合においても、ＰＳＧ以外のｐ型不純物拡散源（例えばヒ素ガラス）をＰＳＧに代えても同様な効果が得られる。
【０１３１】
また本発明の製造方法では、ゲート絶縁膜の形成前に、水素アニールを実施し、チャネル形成領域を成す半導体層の表面を平坦化できる。
【０１３２】
本発明においては、縦型電界効果型トランジスタＦＥＴのダミーゲート電極またはゲート電極にサイドウォールを形成することが可能であり、ダミーゲート電極形成後もしくはゲート電極形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。また、ダミーゲートを除去したのち、酸化膜が露出しないので、ダミーゲート酸化膜の除去をウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージが軽減される。また、ダミーゲートを取り除いてスリットを形成した時点において、スリット内壁に残存するサイドウォールに保護されたゲート電極周辺部がウェットエッチングの影響を受けないので、チャネル形成領域を成す半導体層を薄膜化する際に、犠牲酸化とそれに続く犠牲酸化膜に対するウエットエッチングにより行うことが可能となり、チャネル形成領域を成す半導体層へのダメージ（特にエッチングに伴うダメージ）が軽減される。
【０１３３】
ダミーゲートを形成しない場合は、ダミーゲートに代えてゲート電極に対して、本実施形態の発明を実施すれば良い。ゲート形成後にソース／ドレイン領域に対してさまざまな処理（イオン注入、シリサイド化、半導体のエピタキシャル成長）を行う際に、ゲート電極及びゲート電極の下部を保護することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す鳥瞰図である。
【図２】本発明の実施形態を示す上面図である。
【図３】本発明の実施形態を示す断面図である。
【図４】本発明の実施形態を示す断面図である。
【図５】本発明の実施形態を示す断面図である。
【図６】本発明の実施形態を示す上面図である。
【図７】本発明の実施形態を示す上面図である。
【図８】本発明の実施形態を示す断面図である。
【図９】本発明の実施形態を示す鳥瞰図である。
【図１０】本発明の実施形態を示す鳥瞰図である。
【図１１】本発明の実施形態を示す断面図である。
【図１２】本発明の実施形態を示す断面図である。
【図１３】本発明の実施形態を示す断面図である。
【図１４】本発明の実施形態を示す断面図である。
【図１５】本発明の実施形態を示す上面図である。
【図１６】本発明の実施形態を示す断面図である。
【図１７】本発明の実施形態を示す断面図である。
【図１８】本発明の実施形態を示す断面図である。
【図１９】本発明の実施形態を示す断面図である。
【図２０】本発明の実施形態を示す断面図である。
【図２１】本発明の実施形態を示す断面図である。
【図２２】本発明の実施形態を示す断面図である。
【図２３】本発明の実施形態を示す断面図である。
【図２４】本発明の実施形態を示す断面図である。
【図２５】本発明の実施形態を示す断面図である。
【図２６】本発明の実施形態を示す断面図である。
【図２７】本発明の実施形態を示す上面図である。
【図２８】本発明の実施形態を示す上面図である。
【図２９】本発明の実施形態を示す上面図である。
【図３０】本発明の実施形態を示す上面図である。
【図３１】本発明の実施形態を示す上面図である。
【図３２】本発明の実施形態を示す上面図である。
【図３３】本発明の実施形態を示す上面図である。
【図３４】本発明の実施形態を示す上面図である。
【図３５】本発明の実施形態を示す上面図である。
【図３６】本発明の実施形態を示す断面図である。
【図３７】本発明の実施形態を示す断面図である。
【図３８】本発明の実施形態を示す断面図である。
【図３９】本発明の実施形態を示す鳥瞰図である。
【図４０】本発明の実施形態を示す上面図である。
【図４１】本発明の実施形態を示す上面図である。
【図４２】本発明の実施形態を示す上面図である。
【図４３】本発明の実施形態を示す上面図である。
【図４４】本発明の実施形態を示す上面図である。
【図４５】本発明の実施形態を示す上面図である。
【図４６】本発明の実施形態を示す上面図である。
【図４７】本発明の実施形態を示す上面図である。
【図４８】本発明の実施形態を示す鳥瞰図である。
【図４９】本発明の実施形態を示す鳥瞰図である。
【図５０】従来の技術を説明する鳥瞰図である。
【図５１】本発明の製造方法の効果を説明するための上面図である。
【図５２】従来の素子構造を示す上面図である。
【図５３】本発明の素子構造を説明するための断面図である。
【図５４】本発明の効果を説明する上面図である。
【図５５】本発明の効果を説明する上面図である。
【図５６】本発明の効果を説明する断面図である。
【図５７】本発明の効果を説明する断面図である。
【符号の説明】
１ シリコン基板
２ 埋め込み絶縁層
３ 半導体層
４ ソース／ドレイン領域
５ ゲート電極
６ ゲート絶縁膜
７ チャネル形成領域
８ パッド酸化膜
９ Ｓｉ３Ｎ４膜
１０ 開口部
１１ ダミーゲート電極
１２ ＰＳＧ膜
１３ 層間絶縁膜
１４ ゲート絶縁膜
１５ 素子領域
１６ ソース／ドレインコンタクト
１７ ゲートコンタクト
１８ ダミーゲート絶縁膜
１９ 開口形成領域
２０ 第２のＳｉ３Ｎ４膜
２１ 第２のＳｉＯ２膜
２２ 第１のサイドウォール
２３ 層間絶縁膜
２４ 金属配線
３１ 伝導経路配置領域
３２ ソース／ドレイン接続部
３３ 伝導経路
３４ 開口配列領域
３５ 一つの伝導経路
３６ ゲート側面−ソース／ドレイン側面間容量
４１ 第二のマスク材料
４２ レジストパターンの範囲（形成領域）
４３ 第二のマスク形成用ダミーパターン
４４ レジストパターンの範囲（形成領域）
１０１ 半導体基板
１０２ 絶縁体
１０３ 半導体層
１０４ ゲート絶縁膜
１０５ ゲート電極
Claims (33)
- 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分より成り、
前記の各開口部の配列方向の幅は、二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が小さいことを特徴とする電界効果型トランジスタ。 - ゲート電極が配置される位置から離れるに従って、前記の各開口部の配列方向の幅が一定の傾斜を持ち狭くなる形状を、前記の各開口部の基板平面への投影形状の少なくとも一部に持つことを特徴とする請求項１記載の電界効果型トランジスタ。
- 前記の各開口部の基板平面への投影形状が、ソース／ドレイン領域に隣接する位置において弧を描いていることを特徴とする請求項１記載の電界効果型トランジスタ。
- 前記の各開口部の基板平面への投影形状が、円形であることを特徴とする請求項１記載の電界効果型トランジスタ。
- 前記の各開口部の基板平面への投影形状が、ほぼ正方形であり、且つ開口部の配列方向に対してほぼ４５度傾いていることを特徴とする請求項１記載の電界効果型トランジスタ。
- 前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直で、ゲート電極に覆われた断面において、前記の各伝導経路を成す半導体層の高さが、該半導体層の幅と同じであるか、より大きいことを特徴とする請求項１〜５のいずれか一項に記載の電界効果型トランジスタ。
- 前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられた構成部分において、伝導経路を成す前記半導体層の上部には、該半導体層の両側面に形成された絶縁膜の厚さより厚い絶縁膜が設けられ、該厚い絶縁膜の上部にゲート電極が配置されていることを特徴とする請求項１〜５のいずれか一項に記載の電界効果型トランジスタ。
- 前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられた構成部分において、伝導経路を成す前記半導体層の上部には多層の絶縁膜が設けられ、該絶縁膜の上部にゲート電極が配置されていることを特徴とする請求項１〜５のいずれか一項に記載の電界効果型トランジスタ。
- 前記の各伝導経路を成す半導体層の上部に形成される前記の厚い絶縁膜の少なくとも一部がＳｉ3Ｎ4膜で構成されていることを特徴とする請求項７に記載の電界効果型トランジスタ。
【請求項１０】ゲート電極下部の絶縁体が掘り下げられ、この掘り下げられた絶縁体上のゲート電極の下面が、前記伝導経路を成す各半導体層の下面より下に位置することを特徴とする請求項１〜５のいずれか１項に記載の電界効果型トランジスタ。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、該マスク膜に開口が一定方向に配列した開口パターンを形成する工程と、配列した複数の開口を囲む領域が残るように前記マスク膜をパターニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法。 - 前記開口パターンは、開口配列方向の両端に余分に開口を配列したパターンとし、前記マスク膜をパターニングする工程において、前記開口パターンの余分に形成した開口が残らないようにパターニングすることを特徴とする請求項１１記載の電界効果型トランジスタの製造方法。
- 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、第二のマスク材料を前記マスク膜の上に堆積する工程と、一定の間隔を隔てて配列する矩形状に前記第二のマスク材料を加工する工程と、配列する第二のマスク材料よりなるパターンに対し、基板への投影面において第二のマスク材料の配列方向と垂直な辺の両端のうちそれぞれ一方の端部を含む一定の領域を覆う、第二のマスク材料の配列方向に延在した二つのレジストパターンを設け、該レジストパターン及び第二のマスク材料の両者に対して選択的に、露出している前記マスク膜をエッチングすることにより、開口が一定方向に配列した開口パターンを有するように前記マスク膜をパターンニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
絶縁体上に半導体層を形成し、該半導体層上に少なくとも一種の絶縁性のマスク膜を設ける工程と、一定の間隔を隔てて配列するマスク形成用ダミーパターンを前記マスク膜上に設ける工程と、前記マスク形成用ダミーパターン上に第二のマスク材料を堆積し、第二のマスク材料をエッチバックすることにより、マスク形成用ダミーパターン周辺に第二のマスク材料の側壁を形成し、続いてマスク形成用ダミーパターンを除去して、マスク膜上に前記側壁を残存させる工程と、前記側壁を構成する配列する第二のマスク材料よりなるパターンに対し、基板への投影面において第二のマスク材料の配列方向と垂直な辺の両端のうちそれぞれ一方の端部を含む一定の領域を覆う、第二のマスク材料の配列方向に延在した二つのレジストパターンを設け、該レジストパターン及び第二のマスク材料の両者に対して選択的に、露出している前記マスク膜をエッチングすることにより、開口が一定方向に配列した開口パターンを有するように前記マスク膜をパターンニングする工程と、パターニングされたマスク膜をマスクとして前記半導体層をパターニングし、前記伝導経路および前記ソース／ドレイン領域を成す半導体層を形成する工程を有することを特徴とする電界効果型トランジスタの製造方法。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路を成す半導体層の基板面に平行な方向における幅は、前記二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が大きいことを特徴とする電界効果型トランジスタ。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路を成す半導体層の基板面に平行な方向における幅は、ゲート電極に覆われた位置においては一定であり、ゲート電極よりもソース／ドレイン領域に近い位置においてゲート電極に覆われた位置における幅より大きくなる構造を有することを特徴とする電界効果型トランジスタ。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなり、
前記伝導経路と前記ソース／ドレイン領域が一体的に形成された材料よりなることを特徴とする電界効果トランジスタ。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなり、
該開口のうち、ソース／ドレイン領域に接する一部の領域が、ゲート電極に覆われないことを特徴とする電界効果トランジスタ。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、前記複数の伝導経路は、前記絶縁体上の半導体層に一定方向に配列形成された開口部により互いに分離された半導体層部分よりなる電界効果型トランジスタの製造方法であって、
前記複数の伝導経路が各伝導経路間で共通した半導体領域に接続し、伝導経路間が互いに分離される位置に、単一の半導体層に一定方向に配列形成された開口部を設ける工程を有することを特徴とする電界効果トランジスタの製造方法。 - 前記の各開口部の配列方向の幅は、ソース／ドレイン領域が形成される位置に隣接した部分において、ソース／ドレイン領域から一定の距離を置いた位置における前記の各開口部の配列方向の幅よりも小さいことを特徴とする請求項１９記載の電界効果トランジスタの製造方法。
- 前記の各開口部の配列方向の幅は、ゲート電極に覆われる部分において一定になるように形成されていることを特徴とする請求項２０記載の電界効果トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて半導体層に形成された開口部が配列する方向に、開口部により互いに分離された複数の半導体層部分を跨ぐようにゲート電極またはダミーゲート電極を設ける工程を有することを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 前記伝導経路を成す半導体層部分への不純物導入は、半導体層をパターニングする前記工程にて半導体層に形成された各開口部の内壁に高濃度の不純物を含む材料を付着させ、次いで熱処理により前記高濃度の不純物を含む材料から前記半導体層部分へ不純物を拡散導入させることを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて形成された各開口部内に露出した前記絶縁体を所定の深さまでエッチングすることを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面に対して水素アニールを実施することを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面をＳｉＯ2膜で覆い、温度１２００℃以上、１時間以上の熱処理を実施することを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、レーザービームによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、電子ビームによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 半導体層をパターニングする前記工程にて形成された各開口部内に露出した半導体層の側面を絶縁膜で覆い、電気ヒータによって、前記絶縁膜で覆われた半導体層の側面、または前記伝導経路を成す半導体層を溶融し、溶融した領域を再結晶化することを特徴とする請求項１１〜１４、１９〜２１のいずれか１項に記載の電界効果型トランジスタの製造方法。
- 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、これら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路をなす半導体層の基板面に平行な方向における幅は、前記二つのソース／ドレイン領域からほぼ等距離の位置の幅より、ソース／ドレイン領域に近い位置の幅が大きいことを特徴とする電界効果型トランジスタ。 - 絶縁体上に、半導体からなる伝導経路が配列され、前記伝導経路を挟んで互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記伝導経路により導通するように接続され、前記伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記伝導経路の中央部を跨ぐように、ソース／ドレイン領域を結ぶ方向に対して垂直な方向に設けられ、前記伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となり、
前記二つのソース／ドレイン領域を結ぶ導通方向に対して垂直な断面における前記の各伝導経路をなす半導体層の基板面に平行な方向における幅は、ゲート電極に覆われた位置における幅より、ゲート電極よりもソース／ドレイン領域に近い位置においてより大きくなる構造を有することを特徴とする電界効果型トランジスタ。 - 絶縁体上に、半導体からなる複数の伝導経路が一定方向に配列され、前記複数の伝導経路を挟んで、これら伝導経路の配列方向に垂直な方向に互いに対向するようにソース／ドレイン領域が設けられ、これら二つのソース／ドレイン領域は前記複数の伝導経路により導通するように接続され、前記の各伝導経路を成す半導体層の少なくともその中央部を含む領域に、絶縁膜を介してゲート電極が設けられ、前記の各伝導経路を成す半導体層の両側面に絶縁膜を介してゲート電極が形成された領域はチャネル形成領域を成し、前記ゲート電極は、少なくとも前記複数の伝導経路の中央部を跨ぐように、こ れら伝導経路の配列方向に沿って設けられ、前記の各伝導経路においては、伝導経路を成す前記半導体層の両側面が主たる導通経路となる構成を有する電界効果型トランジスタの製造方法であって、
前記絶縁体上に設けられた半導体層上に第一のマスク材料を設ける工程と、
前記第一のマスク材料上にダミーパターンを形成し、続いて第二のマスク材料を全体に堆積した後にこれをエッチバックし、前記ダミーパターン周辺に前記第二のマスク材料からなる側壁を形成し、続いてダミーパターンを除去する工程と、
前記第一のマスク材料上に残存した前記第二のマスク材料からなる側壁をマスクに用いて前記第一のマスク材料をパターニングする工程と、
前記第一のマスク材料と前記第一のマスク材料上に残存した前記第二のマスク材料をマスクに用いて前記半導体層をエッチングし、半導体からなる複数の伝導経路が一定方向に配列された形状を形成する工程を有することを特徴とする電界効果トランジスタの製造方法。 - 前記半導体層がＳｉＯ 2 上に形成される請求項１、１５〜１８のいずれか一項に記載の電界効果トランジスタ。
- 前記半導体層がＳｉ 3 Ｎ 4 上に形成される請求項１、１５〜１８のいずれか一項に記載の電界効果トランジスタ。
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| KR100458288B1 (ko) * | 2002-01-30 | 2004-11-26 | 한국과학기술원 | 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법 |
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
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| JP4310615B2 (ja) * | 2002-10-10 | 2009-08-12 | セイコーエプソン株式会社 | 半導体装置の製造方法及び半導体装置、電気光学装置、電子機器 |
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| JP4277021B2 (ja) * | 2003-05-30 | 2009-06-10 | パナソニック株式会社 | 半導体装置 |
| US7285466B2 (en) * | 2003-08-05 | 2007-10-23 | Samsung Electronics Co., Ltd. | Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels |
| JP2005086024A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
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| KR100526887B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
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| DE102005022306B4 (de) * | 2004-05-17 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET) |
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| JP5012023B2 (ja) * | 2004-07-14 | 2012-08-29 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP4930056B2 (ja) * | 2004-07-29 | 2012-05-09 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| KR100555573B1 (ko) * | 2004-09-10 | 2006-03-03 | 삼성전자주식회사 | Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법 |
| KR100682892B1 (ko) * | 2004-09-25 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터의 제조방법 |
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| JP2006135067A (ja) * | 2004-11-05 | 2006-05-25 | Toshiba Corp | 半導体装置およびその製造方法 |
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| KR100680291B1 (ko) * | 2005-04-22 | 2007-02-07 | 한국과학기술원 | Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법 |
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| DE102008030864B4 (de) * | 2008-06-30 | 2010-06-17 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors |
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| US8860117B2 (en) * | 2011-04-28 | 2014-10-14 | Micron Technology, Inc. | Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods |
| KR101823105B1 (ko) * | 2012-03-19 | 2018-01-30 | 삼성전자주식회사 | 전계 효과 트랜지스터의 형성 방법 |
| JP2013197342A (ja) * | 2012-03-21 | 2013-09-30 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US8964474B2 (en) | 2012-06-15 | 2015-02-24 | Micron Technology, Inc. | Architecture for 3-D NAND memory |
| US9905657B2 (en) * | 2016-01-20 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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