[go: up one dir, main page]

JP2013197342A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2013197342A
JP2013197342A JP2012063461A JP2012063461A JP2013197342A JP 2013197342 A JP2013197342 A JP 2013197342A JP 2012063461 A JP2012063461 A JP 2012063461A JP 2012063461 A JP2012063461 A JP 2012063461A JP 2013197342 A JP2013197342 A JP 2013197342A
Authority
JP
Japan
Prior art keywords
fin
plane
type
channel
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012063461A
Other languages
English (en)
Inventor
Kimitoshi Okano
王俊 岡野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012063461A priority Critical patent/JP2013197342A/ja
Priority to US13/800,498 priority patent/US20130248942A1/en
Publication of JP2013197342A publication Critical patent/JP2013197342A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40Crystalline structures
    • H10D62/405Orientations of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/62Fin field-effect transistors [FinFET]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85Complementary IGFETs, e.g. CMOS
    • H10D84/853Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】フィン側面のチャネル面方位として(110)面を用いた場合においても、ソース/ドレイン領域に半導体層をエピタキシャル成長させたときに、(111)面からなるファセットがソース/ドレイン領域のフィン側面に形成されるのを抑制しつつ、フィントランジスタの寄生抵抗を低減する。
【解決手段】フィン側面の面方位が(110)面および(100)面を持つようにフィン型半導体3を構成し、(110)面にはチャネル領域C1を形成し、(100)面にはチャネル領域C1を挟むようにしてソース領域S1およびドレイン領域D1を形成し、ソース領域S1およびドレイン領域D1にはフィン型半導体3を囲むようにして半導体層8を形成する。
【選択図】 図1

Description

本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
フィントランジスタでは、フィン側面のチャネル面方位として(100)面または(110)面が最もよく検討されている。フィントランジスタは移動度の観点からは、Nチャネルトランジスタには(100)面、Pチャネルトランジスタには(110)面を用いるのがよいと考えられている。この時、ソース/ドレイン領域のフィン側面の面方位はチャネル領域のフィン側面の面方位と同じであることが一般的であった。
本発明の一つの実施形態の目的は、フィン側面のチャネル面方位として(110)面を用いた場合においても、ソース/ドレイン領域に半導体層をエピタキシャル成長させたときに、(111)面からなるファセットがソース/ドレイン領域のフィン側面に形成されるのを抑制しつつ、フィントランジスタの寄生抵抗を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
実施形態の半導体装置によれば、チャネル領域と、ソース/ドレイン領域とが設けられている。チャネル領域は、フィン型半導体の第1の側面に形成されている。ソース/ドレイン領域は、前記フィン型半導体において前記チャネル領域が挟まれるようにして前記第1の側面と面方位が異なる第2の側面に形成されている。
図1(a)は、第1実施形態に係る半導体装置の概略構成を示す平面図、図1(b)は、図1(a)のA−A線で切断した断面図、図1(c)は、図1(a)のB−B線で切断した断面図である。 図2は、図1(a)の半導体装置における(100)面からのフィン側面のずれ角度を示す平面図である。 図3(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図3(b)は、図3(a)のC−C線で切断した断面図である。 図4(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図4(b)は、図4(a)のC−C線で切断した断面図である。 図5(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図5(b)は、図5(a)のC−C線で切断した断面図である。 図6(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図6(b)は、図6(a)のC−C線で切断した断面図である。 図7(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図7(b)は、図7(a)のC−C線で切断した断面図である。 図8(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図8(b)は、図8(a)のC−C線で切断した断面図である。 図9(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図9(b)は、図9(a)のC−C線で切断した断面図である。 図10(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図、図10(b)は、図10(a)のC−C線で切断した断面図である。 図11は、第3実施形態に係る半導体装置の概略構成を示す平面図である。 図12は、第4実施形態に係る半導体装置の概略構成を示す平面図である。 図13(a)〜図13(c)は、第5実施形態に係る半導体装置の製造方法を示す平面図である。 図14(a)は、第6実施形態に係る半導体装置の概略構成を示す平面図、図14(b)は、図14(a)のD−D線で切断した断面図、図14(c)は、図14(a)のE−E線で切断した断面図である。
以下、実施形態に係る半導体装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1実施形態)
図1(a)は、第1実施形態に係る半導体装置の概略構成を示す平面図、図1(b)は、図1(a)のA−A線で切断した断面図、図1(c)は、図1(a)のB−B線で切断した断面図である。
図1(a)〜図1(c)において、半導体基板1上にはフィン型半導体3が形成されている。なお、半導体基板1およびフィン型半導体3の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaP、InGaAs、GaN、SiCなどから選択することができる。また、半導体基板1およびフィン型半導体3の材料は、互いに同じであってもよいし、互いに異なっていてもよい。
ここで、フィン型半導体3は、フィン側面の面方位が(110)面および(100)面を持つように構成されている。このように構成する場合、面方位が(110)面のフィン側面に対して45度だけフィン側面を折り曲げることにより、(110)面に連続するように(100)面をフィン側面に持たせることができる。
そして、半導体基板1上には、フィン型半導体3の下部が埋め込まれるようにして埋め込み絶縁層2が形成されている。なお、埋め込み絶縁層2の構造としては、例えば、STI(Shallow Trench Isolation)構造を用いることができる。また、埋め込み絶縁層2の材料は、例えば、SiOを用いることができる。
そして、埋め込み絶縁層2上に突出したフィン型半導体3のフィン側面において、(110)面にはチャネル領域C1が形成され、(100)面にはチャネル領域C1を挟むようにしてソース領域S1およびドレイン領域D1が形成されている。
ここで、チャネル領域C1には、フィン型半導体3を挟むようにしてゲート絶縁膜5を介してゲート電極6が形成されている。また、チャネル領域C1において、ゲート電極6の側面にはサイドウォールスペーサ7が形成されている。
なお、フィン型半導体3のチャネル領域C1では、チャネル領域C1の不純物濃度のばらつきに起因する電界効果トランジスタの電気特性のばらつきや移動度の低下を抑制するために、チャネル領域C1の不純物濃度を低減することが好ましい。チャネル領域C1はノンドープであってもよい。チャネル領域C1内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には2/3以下にすることが好ましい。なお、チャネル領域C1内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。
ゲート電極6の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極6の材料は、例えば、W、Al、TaN、Ru、TiAlN、HfN、NiSi、MoおよびTiNなどから選択するようにしてもよい。また、ゲート絶縁膜5の材料は、例えば、SiO、HfO、HfSiO、HfSON、HfAlO、HfAlSONおよびLaなどから選択することができる。また、サイドウォールスペーサ7の材料は、例えば、Siなどの絶縁体を用いることができる。
また、ソース領域S1およびドレイン領域D1では、高濃度不純物拡散層がフィン型半導体3に形成されている。この高濃度不純物拡散層は、フィン型Nチャネル電界効果トランジスタではN+型不純物拡散層とすることができ、フィン型Pチャネル電界効果トランジスタではP+型不純物拡散層とすることができる。そして、ソース領域S1およびドレイン領域D1には、フィン型半導体3を囲むようにして半導体層8が形成されている。なお、半導体層8は、単結晶半導体であってもよいし、多結晶半導体であってもよいし、非晶質半導体であってもよい。また、半導体層8の材料は、例えば、Si、Ge、SiGe、GaAs、AlGaAs、InP、GaP、InGaAs、GaN、SiCなどから選択することができる。半導体層8の表層にはシリサイド層9が形成されている。なお、シリサイド層9としては、例えば、WSi、MoSi、NiSiまたはNiPtSiなどを用いることができる。
また、フィン型半導体3の下部には、ゲート電極6がフィン側面に存在しないためにソース領域S1とドレイン領域D1との間にリーク電流が流れるのを防止するためのパンチスルーストッパ層4が形成されている。なお、ソース領域S1とドレイン領域D1がN+型不純物拡散層である場合、パンチスルーストッパ層4はP型不純物拡散層とすることができる。ソース領域S1とドレイン領域D1がP+型不純物拡散層である場合、パンチスルーストッパ層4はN型不純物拡散層とすることができる。
ここで、チャネル領域C1のフィン側面のチャネル面方位を(110)面とすることにより、チャネル面方位を(100)面とした場合に比べてホールの移動度を向上させることができ、フィン型Pチャネル電界効果トランジスタの高性能化を図ることができる。
また、ソース領域S1およびドレイン領域D1のフィン側面の面方位を(100)面とすることにより、選択エピタキシャル成長にてソース領域S1およびドレイン領域D1のフィン側面に半導体層8を形成した場合においても、(111)面からなるファセットがソース領域S1およびドレイン領域D1のフィン側面に形成されるのを抑制することができる。このため、フィン側面からの半導体層8の厚さを均一にすることができ、半導体層8上にシリサイド層9を形成した場合においても、ソース領域S1およびドレイン領域D1の底部のPN接合とシリサイド層9とが近接するのを防止することができる。この結果、フィン型Pチャネル電界効果トランジスタの接合リークの増大を抑制しつつ、寄生抵抗を低減することが可能となる。
また、(111)面からなるファセットがソース領域S1およびドレイン領域D1のフィン側面に形成されないようにすることにより、シリサイド層9形成後に層間絶縁膜を堆積させた場合においても、半導体層8の下部にボイドが形成されるのを抑制することができる。このため、層間絶縁膜形成後のコンタクト形成工程で金属がボイドに埋め込まれるのを防止することができ、メタル残りに起因する接合リークを抑制することができる。
また、(111)面からなるファセットがソース領域S1およびドレイン領域D1のフィン側面に形成されないようにすることにより、カバレッジ性の良くないスパッタなどの方法にてシリサイド層9に用いられる金属を半導体層8上に成膜することができ、シリサイド層9のコンタクト抵抗低減および耐熱性向上を図ることができる。
また、フィン型Nチャネル電界効果トランジスタにおいても、チャネル領域C1のフィン側面のチャネル面方位を(110)面とした場合、面方位が(100)面である場合と比べてストレス技術による電子移動度の向上が大きいため、チャネル領域C1のフィン側面のチャネル面方位を(100)面とした場合と同等以上の高性能化を図ることができる。
図2は、図1(a)の半導体装置におけるソース領域S1およびドレイン領域D1のフィン型半導体3側面の(100)面からのずれ角度を示す平面図である。
図2において、(111)面からなるファセットがソース領域S1およびドレイン領域D1のフィン側面に形成されるのを抑制するには、ソース領域S1およびドレイン領域D1のフィン側面の面方位が(100)面に厳密に一致している必要はなく、フィン側面の(100)面からのずれ角度α、βは15度以下であればよい。このずれ角度α、βが15度以下であれば、エピタキシャル成長で半導体層3の側面に(111)面からなるファセットが形成されるのを抑制し、半導体層8の下部へのボイド形成などの問題を改善することができる。
(第2実施形態)
図3(a)〜図10(a)は、第2実施形態に係る半導体装置の製造方法を示す平面図
、図3(b)〜図10(b)は、図3(a)〜図10(a)のC−C線でそれぞれ切断した断面図である。
図3(a)および図3(b)において、芯材パターン11を半導体基板1上に形成する。なお、芯材パターン11は、少なくとも一部の内角θを鈍角に設定することができる。例えば、芯材パターン11を6角形とした場合、隣接辺が45度で折れ曲がるように4つの内角を設定し、残りの対向する2つの内角を90度に設定することができる。また、芯材パターン11の材料は、レジスト材を用いるようにしてもよいし、BSG膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。
次に、図4(a)および図4(b)に示すように、例えば、CVDなどの方法により、芯材パターン11の側面を含む半導体基板1上の全面に芯材パターン11に対するエッチング選択比が高い側壁材を堆積する。なお、芯材パターン11に対するエッチング選択比が高い側壁材としては、例えば、芯材パターン11がBSG膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行い、側壁材を芯材パターン11の側面に残したまま半導体基板1を露出させることで、芯材パターン11の側面に側壁パターン12を形成する。
次に、図5(a)および図5(b)に示すように、側壁パターン12を半導体基板1上に残したまま、芯材パターン11を半導体基板1上から除去する。
次に、図6(a)および図6(b)に示すように、側壁パターン12をマスクとして半導体基板1をエッチングすることにより、側壁パターン12が転写されたフィン型半導体3を半導体基板1に形成する。
次に、図7(a)および図7(b)に示すように、CVDなどの方法にてフィン型半導体3が埋め込まれるように埋め込み絶縁層2を半導体基板1上に形成する。そして、埋め込み絶縁層2のエッチバックを行うことにより、フィン型半導体3の下部が埋め込み絶縁層2にて埋め込まれるようにしてフィン型半導体3の上部を埋め込み絶縁層2から露出させる。
次に、イオン注入にて不純物を埋め込み絶縁層2に垂直に注入する。この時、注入された不純物イオンは、埋め込み絶縁層の表層である一定の確率で大角散乱が起こされ、その不純物イオンがフィン型半導体3の下部にドープされることで、フィン型半導体3の下部にパンチスルーストッパ層4が形成される。
次に、埋め込み絶縁層2から突出したフィン型半導体3の側面にゲート絶縁膜5を形成した後、図8(a)および図8(b)に示すように、フィン型半導体3を挟むようにしてゲート絶縁膜5を介してゲート電極6を形成し、ゲート電極6の側面にサイドウォールスペーサ7を形成する。
次に、図9(a)および図9(b)に示すように、イオン注入にてフィン型半導体3のソース領域S1およびドレイン領域D1に不純物を斜めから注入することにより、フィン型半導体3のソース領域S1およびドレイン領域D1に高濃度不純物拡散層を形成する。そして、選択エピタキシャル成長にてフィン型半導体3のソース領域S1およびドレイン領域D1に半導体層8を形成する。次に、イオン注入にて半導体層8に高濃度不純物をドーピングする。
ここで、ソース領域S1およびドレイン領域D1では、フィン側面の面方位が(100)面となっている。このため、半導体層8の選択エピタキシャル成長を行った場合においても、(111)面からなるファセットが半導体層8に形成されるのを防止することができ、フィン側面からの半導体層8の厚さを均一にすることができる。
次に、図10(a)および図10(b)に示すように、CVDまたはスパッタなどの方法にて半導体層8上に金属膜を成膜する。そして、その金属膜を熱処理することにより、半導体層8の表層をシリサイド化し、半導体層8の表層にシリサイド層9を形成する。
(第3実施形態)
図11は、第3実施形態に係る半導体装置の概略構成を示す平面図である。
図11において、この半導体装置では、図1(a)の半導体装置のフィン型半導体3、半導体層8およびシリサイド層9の代わりに、フィン型半導体3´、半導体層8´およびシリサイド層9´が設けられている。
ここで、図1(a)のフィン型半導体3は、サイドウォールスペーサ7とソース領域S1との境界およびサイドウォールスペーサ7とドレイン領域D1との境界で折り曲げられている。これに対して、図11のフィン型半導体3´は、サイドウォールスペーサ7とゲート電極6との境界で折り曲げられている。そして、フィン型半導体3´のフィン側面において、(110)面上にはゲート電極6が形成され、(100)面にはサイドウォールスペーサ7が形成されている。また、サイドウォールスペーサ7から露出した(100)面上には、フィン型半導体3´を囲むようにして半導体層8´が形成されている。半導体層8´の表層にはシリサイド層9´が形成されている。
ここで、ゲート電極6が配置されるフィン側面のチャネル面方位を(110)面とすることにより、フィン型Pチャネル電界効果トランジスタの高性能化を図ることができる。また、半導体層8´が形成されるフィン側面の面方位を(100)面とすることにより、フィン側面からの半導体層8´の厚さを均一にすることができる。
(第4実施形態)
図12は、第4実施形態に係る半導体装置の概略構成を示す平面図である。
図12において、この半導体装置では、図1(a)の半導体装置のフィン型半導体3、半導体層8およびシリサイド層9の代わりに、フィン型半導体3´´、半導体層8´´およびシリサイド層9´´が設けられている。
ここで、フィン型半導体3´´は、ソース領域S1とドレイン領域D1において曲線を描くようにしてサイドウォールスペーサ7とソース領域S1との境界およびサイドウォールスペーサ7とドレイン領域D1との境界で折り曲げられている。なお、この曲線は、半円状であってもよいし、半楕円状であってもよい。そして、ソース領域S1とドレイン領域D1にはフィン型半導体3´´を囲むようにして半導体層8´´が形成されている。半導体層8´´の表層にはシリサイド層9´´が形成されている。
ここで、ソース領域S1とドレイン領域D1においてフィン型半導体3´´を曲線状とすることにより、半導体層8´が形成されるフィン側面に(110)面が露出する領域を小さくすることができる。これによってエピタキシャル成長で半導体層3の側面に(111)面からなるファセットが形成されるのを抑制し、半導体層8の下部へのボイド形成などの問題を改善することができる。
(第5実施形態)
図13(a)〜図13(c)は、第5実施形態に係る半導体装置の製造方法を示す平面図である。
図13(a)において、芯材パターン51を半導体基板21上に形成する。ここで、芯材パターン51は半導体基板21上に3個だけ並列に配置することができる。なお、各芯材パターン51は、図3(a)の芯材パターン11と同様に形成することができる。
次に、図13(b)に示すように、芯材パターン51の側面に側壁パターン52を形成する。なお、各側壁パターン52は、図4(a)の側壁パターン12と同様に形成することができる。
次に、図13(c)に示すように、図5(a)〜図9(a)と同様の方法にて、半導体基板21にフィン型半導体23を形成した後、フィン型半導体23のフィン側面の(110)面にゲート電極26を形成する。そして、ゲート電極26の側面にサイドウォールスペーサ27を形成する。なお、ゲート電極26およびサイドウォールスペーサ27は、半導体基板21上に形成される3個のフィン型電界効果トランジスタにて共有することができる。次に、フィン型半導体23のソース領域S2およびドレイン領域D2において、フィン型半導体23が囲まれるように半導体層28を形成する。
なお、図13(c)の例では、フィン型電界効果トランジスタを3個だけ並列に配置する方法について説明したが、2個だけ並列に配置するようにしてもよいし、4個以上並列に配置するようにしてもよい。
(第6実施形態)
図14(a)は、第6実施形態に係る半導体装置の概略構成を示す平面図、図14(b)は、図14(a)のD−D線で切断した断面図、図14(c)は、図14(a)のE−E線で切断した断面図である。
図14(a)〜図14(c)において、半導体基板31には、フィン型Pチャネル電界効果トランジスタPMおよびフィン型Nチャネル電界効果トランジスタNMが設けられている。なお、フィン型Pチャネル電界効果トランジスタPMおよびフィン型Nチャネル電界効果トランジスタNMはCMOS回路を構成することができる。
ここで、フィン型Pチャネル電界効果トランジスタPMでは、半導体基板31上にフィン型半導体33が形成されている。ここで、フィン型半導体33は、フィン側面の面方位が(110)面および(100)面を持つように形成されている。
そして、半導体基板31上には、フィン型半導体33の下部が埋め込まれるようにして埋め込み絶縁層32が形成されている。フィン型半導体33の下部にはパンチスルーストッパ層34が形成されている。
また、埋め込み絶縁層32上に突出したフィン型半導体33のフィン側面において、(110)面にはチャネル領域CPが形成され、(100)面にはチャネル領域CPを挟むようにしてソース領域SPおよびドレイン領域DPが形成されている。
ここで、チャネル領域CPには、フィン型半導体33を挟むようにしてゲート電極36が形成されている。また、ゲート電極36の側面にはサイドウォールスペーサ37が形成されている。
また、ソース領域SPおよびドレイン領域DPには、フィン型半導体33を囲むようにして半導体層38が形成されている。半導体層38の表層にはシリサイド層39が形成されている。
一方、フィン型Nチャネル電界効果トランジスタNMでは、半導体基板31上にフィン型半導体43が形成されている。ここで、フィン型半導体43は、フィン側面の面方位が(100)面を持つように形成されている。
そして、半導体基板31上には、フィン型半導体43の下部が埋め込まれるようにして埋め込み絶縁層32が形成されている。フィン型半導体43の下部にはパンチスルーストッパ層44が形成されている。
また、埋め込み絶縁層32上に突出したフィン型半導体43のフィン側面において、(100)面には、チャネル領域CNが形成されるとともに、チャネル領域CNを挟むようにしてソース領域SNおよびドレイン領域DNが形成されている。
ここで、チャネル領域CNには、フィン型半導体43を挟むようにしゲート電極36が形成されている。また、ゲート電極36の側面にはサイドウォールスペーサ37が形成されている。
また、ソース領域SNおよびドレイン領域DNには、フィン型半導体43を囲むようにして半導体層48が形成されている。半導体層48の表層にはシリサイド層49が形成されている。
なお、図14(a)の例では、フィン型Pチャネル電界効果トランジスタPMのチャネル領域CPが(110)面で、フィン型Nチャネル電界効果トランジスタNMのチャネル領域CNが(100)面となる方法について説明したが、フィン型Pチャネル電界効果トランジスタPMのチャネル領域CPおよびフィン型Nチャネル電界効果トランジスタNMのチャネル領域CNを(110)面としてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、21、31 半導体基板、2、32 埋め込み絶縁層、3、3´、3´´、23、33、43 フィン型半導体、4、34、44 パンチスルーストッパ層、5 ゲート絶縁膜、6、26、36 ゲート電極、7、27、37 サイドウォールスペーサ、8、8´、8´´、28、38、48 半導体層、9、9´、9´´、39、49 シリサイド層、C1、C2、CP、CN チャネル領域、S1、S2、SP,SN ソース領域、D1、D2、DP、DN ドレイン領域、11、51 芯材パターン、12、52 側壁パターン、PM フィン型Pチャネル電界効果トランジスタ、NM フィン型Nチャネル電界効果トランジスタ

Claims (8)

  1. 第1の面および第2の面を側面に持つフィン型半導体と、
    前記第1の面に形成されたチャネル領域と、
    前記チャネル領域が挟まれるようにして前記第2の面に形成されたソース/ドレイン領域と、
    前記チャネル領域に形成されたゲート絶縁膜と、
    前記フィン型半導体を両側から挟むようにして前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    前記フィン型半導体を囲むようにして前記ソース/ドレイン領域上に形成された半導体層と、
    前記半導体層の表層に形成されたシリサイド層とを備えることを特徴とする半導体装置。
  2. フィン型半導体の第1の側面に形成されたチャネル領域と、
    前記フィン型半導体において前記チャネル領域が挟まれるようにして前記第1の側面と面方位が異なる第2の側面に形成されたソース/ドレイン領域とを備えることを特徴とする半導体装置。
  3. 前記第1の側面の面方位が(110)面、前記第2の側面の面方位が(100)面であることを特徴とする請求項2に記載の半導体装置。
  4. フィン側面のチャネル面方位とソース/ドレイン面方位とが互いに異なるフィン型Pチャネル電界効果トランジスタと、
    フィン側面のチャネル面方位とソース/ドレイン面方位とが互いに異なるフィン型Nチャネル電界効果トランジスタとを備えることを特徴とする半導体装置。
  5. 前記フィン型Pチャネル電界効果トランジスタおよび前記フィン型Nチャネル電界効果トランジスタのチャネル面方位が(110)面、前記フィン型Pチャネル電界効果トランジスタおよび前記フィン型Nチャネル電界効果トランジスタのソース/ドレイン面方位が(100)面であることを特徴とする請求項4に記載の半導体装置。
  6. フィン側面のチャネル面方位とソース/ドレイン面方位とが互いに異なるフィン型Pチャネル電界効果トランジスタと、
    フィン側面のチャネル面方位とソース/ドレイン面方位とが互いに等しいフィン型Nチャネル電界効果トランジスタとを備えることを特徴とする半導体装置。
  7. 前記フィン型Pチャネル電界効果トランジスタのチャネル面方位が(110)面、前記フィン型Nチャネル電界効果トランジスタのチャネル面方位、前記フィン型Pチャネル電界効果トランジスタおよび前記フィン型Nチャネル電界効果トランジスタのソース/ドレイン面方位が(100)面であることを特徴とする請求項6に記載の半導体装置。
  8. 鈍角の内角を有する芯材パターンを半導体基板上に形成する工程と、
    前記芯材パターンの側面に側壁パターンを形成する工程と、
    前記半導体基板上に前記側壁パターンを残したまま前記芯材パターンを除去する工程と、
    前記側壁パターンを前記半導体基板に転写することにより、(110)面および(100)面を側面に持つフィン型半導体を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
JP2012063461A 2012-03-21 2012-03-21 半導体装置および半導体装置の製造方法 Pending JP2013197342A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012063461A JP2013197342A (ja) 2012-03-21 2012-03-21 半導体装置および半導体装置の製造方法
US13/800,498 US20130248942A1 (en) 2012-03-21 2013-03-13 Semiconductor device and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012063461A JP2013197342A (ja) 2012-03-21 2012-03-21 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2013197342A true JP2013197342A (ja) 2013-09-30

Family

ID=49210964

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012063461A Pending JP2013197342A (ja) 2012-03-21 2012-03-21 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20130248942A1 (ja)
JP (1) JP2013197342A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018018872A (ja) * 2016-07-26 2018-02-01 信越半導体株式会社 半導体装置の製造方法及び半導体装置の評価方法
US10424634B1 (en) 2018-03-09 2019-09-24 Toshiba Memory Corporation Semiconductor device
KR20210111894A (ko) * 2019-02-08 2021-09-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스, 반도체 디바이스를 제조하는 방법, 및 프로세싱 시스템
WO2022004160A1 (ja) * 2020-06-29 2022-01-06 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171843B2 (en) * 2013-08-02 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
EP3084812B1 (en) * 2013-12-16 2020-08-12 Intel Corporation Nmos and pmos strained devices without relaxed substrates
US9054192B1 (en) * 2013-12-20 2015-06-09 International Business Machines Corporation Integration of Ge-containing fins and compound semiconductor fins
US9431537B2 (en) 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9647120B1 (en) * 2016-10-19 2017-05-09 International Business Machines Corporation Vertical FET symmetric and asymmetric source/drain formation
US9748382B1 (en) 2016-10-24 2017-08-29 International Business Machines Corporation Self aligned top extension formation for vertical transistors
KR102403737B1 (ko) * 2018-05-23 2022-05-31 삼성전자주식회사 집적회로 장치 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
WO2005036651A1 (ja) * 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
JP2006511962A (ja) * 2002-12-19 2006-04-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 高密度二重平面デバイス
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007299991A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2009509344A (ja) * 2005-09-19 2009-03-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 高密度のシェブロンfinFET及びそれを製造する方法
JP2009070971A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置およびその製造方法
US20110193141A1 (en) * 2010-02-11 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a finfet device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2006511962A (ja) * 2002-12-19 2006-04-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 高密度二重平面デバイス
WO2005036651A1 (ja) * 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
JP2009509344A (ja) * 2005-09-19 2009-03-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 高密度のシェブロンfinFET及びそれを製造する方法
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007299991A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2009070971A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置およびその製造方法
US20110193141A1 (en) * 2010-02-11 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a finfet device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018018872A (ja) * 2016-07-26 2018-02-01 信越半導体株式会社 半導体装置の製造方法及び半導体装置の評価方法
WO2018020961A1 (ja) * 2016-07-26 2018-02-01 信越半導体株式会社 半導体装置の製造方法及び半導体装置の評価方法
US10886129B2 (en) 2016-07-26 2021-01-05 Shin-Etsu Handotai Co., Ltd. Method for manufacturing semiconductor device and method for evaluating semiconductor device
US10424634B1 (en) 2018-03-09 2019-09-24 Toshiba Memory Corporation Semiconductor device
KR20210111894A (ko) * 2019-02-08 2021-09-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스, 반도체 디바이스를 제조하는 방법, 및 프로세싱 시스템
JP2022519276A (ja) * 2019-02-08 2022-03-22 アプライド マテリアルズ インコーポレイテッド 半導体デバイス、半導体デバイスの製造方法、および処理システム
JP7266105B2 (ja) 2019-02-08 2023-04-27 アプライド マテリアルズ インコーポレイテッド 半導体デバイス、半導体デバイスの製造方法、および処理システム
KR102752529B1 (ko) * 2019-02-08 2025-01-09 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스, 반도체 디바이스를 제조하는 방법, 및 프로세싱 시스템
WO2022004160A1 (ja) * 2020-06-29 2022-01-06 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び撮像装置

Also Published As

Publication number Publication date
US20130248942A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
JP2013197342A (ja) 半導体装置および半導体装置の製造方法
US8652891B1 (en) Semiconductor device and method of manufacturing the same
CN103606559B (zh) 半导体装置的制造方法
US8174073B2 (en) Integrated circuit structures with multiple FinFETs
US8441072B2 (en) Non-planar semiconductor structure and fabrication method thereof
CN102194697A (zh) 半导体结构的形成方法
US20090242995A1 (en) Semiconductor device and method for fabricating the same
US9711417B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
US9548387B2 (en) Semiconductor device and method of manufacturing the same
WO2014059812A1 (zh) 堆叠纳米线mos晶体管制作方法
CN107452627B (zh) 半导体装置的制造方法
JP2014063929A (ja) 半導体装置およびその製造方法
JP2006303501A (ja) PFETの移動度を強化したステップ埋め込みSiGe構造
CN104488079A (zh) 具有合并鳍和垂直硅化物的finfet
CN103545213A (zh) 半导体器件及其制造方法
JP2013045901A (ja) 半導体装置および半導体装置の製造方法
CN102446953B (zh) 一种半导体结构及其制造方法
CN103021854A (zh) 制作鳍式场效应晶体管的方法以及由此形成的半导体结构
JP2007081329A (ja) 半導体装置
US9929267B2 (en) N-type fin field-effect transistor and fabrication method thereof
WO2012100463A1 (zh) 一种形成半导体结构的方法
CN102386226B (zh) 半导体结构及其制造方法
JP2009021456A (ja) フィン型トランジスタおよびその形成方法
CN103456782B (zh) 半导体器件及其制造方法
JP2008263114A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140617

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141104