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WO2005036651A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2005036651A1
WO2005036651A1 PCT/JP2004/014243 JP2004014243W WO2005036651A1 WO 2005036651 A1 WO2005036651 A1 WO 2005036651A1 JP 2004014243 W JP2004014243 W JP 2004014243W WO 2005036651 A1 WO2005036651 A1 WO 2005036651A1
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drain region
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transistor
insulating film
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Kiyoshi Takeuchi
Koichi Terashima
Hitoshi Wakabayashi
Shigeharu Yamagami
Atsushi Ogura
Masayasu Tanaka
Masahiro Nomura
Koichi Takeda
Toru Tatsumi
Koji Watanabe
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Nec Corporation
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    • H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners

Definitions

  • An object of the present invention is to provide a semiconductor device provided with a Fin-type MISFET, which can form a good contact and has a structure advantageous for miniaturization and high density.
  • the present invention also relates to the above semiconductor device, wherein the plurality of semiconductor protrusions are arranged in parallel with each other.
  • the present invention also relates to the above semiconductor device, wherein the buried conductor wiring is connected to an upper wiring via a plug or directly.
  • the present invention has a first conductivity type transistor and a second conductivity type transistor constituting a CMOS inverter as the MIS field effect transistor,
  • the semiconductor protrusions constituting each of the transistors have a longitudinal direction arranged along the first direction
  • the first and second filled conductor wirings are in contact with the opposite side surfaces of the semiconductor convex portion at a connection portion with the source region and the source / drain region.
  • a semiconductor device provided with a Fin-type MISFET, which is capable of forming good contacts and having a structure advantageous for miniaturization and high density.
  • FIG. 2 is an explanatory diagram of an element structure of a conventional Fin MISFET.
  • FIG. 12 is an explanatory diagram of another example of the semiconductor device of the present invention.
  • FIG. 14 is an explanatory diagram of another example of the semiconductor device of the present invention.
  • FIG. 22 is an explanatory diagram of the method for manufacturing a semiconductor device according to the present invention.
  • FIG. 24 is an explanatory diagram of a Fin-type MISFET according to the present invention.
  • a cap insulating film 506 thicker than the gate insulating film 505 may be placed on the upper surface of the semiconductor protrusion 503 as shown in FIG. 23, or may be appropriately selected without being placed as shown in FIG. Can be done.
  • FIG. 23D shows a structure in which the gate electrode 504 completely extends to the lower surface side of the semiconductor projection 503.
  • the semiconductor protrusions under the gate are vacant with respect to the substrate plane. It floats inside and is called the "gate's all-around (GAA) structure.”
  • GAA gate's all-around
  • the lower surface of the semiconductor protrusion can also be used as a channel, so that the driving capability can be improved and the short channel characteristics can be improved.
  • FIG. 24 (d) also shows the GA A gate structure.
  • the cross-sectional shape of the semiconductor protrusion may be the same between the lower part of the gate electrode and the lower part of the buried conductor wiring according to the present invention, or may be different as described later.
  • the buried conductor wiring according to the present invention contacts the opposite side surfaces of the semiconductor convex portion 403 at the connection portion of the semiconductor convex portion 403 with the source Z drain region 406.
  • the contact area between the buried conductor wiring and the semiconductor protrusion increases, and the contact resistance can be reduced.
  • the insulating film on the upper surface of the semiconductor protrusion other than the lower portion is removed.
  • cap insulation The presence or absence of the film can be appropriately selected regardless of the force of the semiconductor protrusion on the base insulating film and whether or not it is a part of the semiconductor substrate.
  • the buried conductor wiring in the present invention can be composed of various conductors.
  • a conductive metal such as W or a metal compound is loaded in a power groove via a base film having a barrier function or an adhesion function. It can take a mixed configuration. It is also possible to adopt a configuration in which a metal or a metal compound for forming an underlayer is directly supported.
  • the base film include a laminated film S including a Ti film, a TiN film, a Ta film, a TaN film, a WN film, and a film selected from two or more of these.
  • FIG. 11 shows a structure in which a source / drain region 406 of a semiconductor convex portion 403a constituting one Fin-type MISFET and a gate electrode 404b of another Fin-type MISFET are connected by a buried conductor wiring 411c.
  • FIG. 11A is a plan view
  • FIG. 11B is a cross-sectional view taken along line AA ′.
  • the source regions provided on the two semiconductor protrusions 403a of the pMOS are coupled by buried conductor wiring 41la, and a plug leading to the power supply Vdd is connected to the buried conductor wiring 41la.
  • the source region of the nMOS semiconductor convex portion 403b is connected to the filled conductor wiring 41 lb, and a plug leading to the ground GND is connected to the filled conductor wiring 41 lb.
  • FIG. 25 shows a structure in which an S ⁇ I substrate is used, and the semiconductor convex portion 403 is formed by a semiconductor layer on a base insulating film.
  • the present invention can also be applied to a structure in which a semiconductor protrusion is formed by a part of the substrate.
  • an SiO film and a SiON film can be used as the gate insulating film in the present invention.
  • an upper layer wiring 422 that is directly connected to the conductive wiring 411 via a plug can be provided by a known method.
  • the plug can be formed using W or Cu, and the upper wiring can be formed using Cu or A1.
  • FIG. 18 (a) is a plan view, FIG.
  • the formation of the low-resistance layer increases the width W of the semiconductor protrusion (including the low-resistance layer), increases the contact area, and, together with the conductivity of the low-resistance layer itself, The contact resistance between the semiconductor protrusion and the embedded conductor wiring can be reduced.
  • the channel of the semiconductor protrusion Longitudinal conductivity can be increased. Further, it can be used as an etching stopper in a process of forming the groove 430 to be performed later.
  • This low resistance layer is made of NiSi, CoSi, TiSi
  • the width W of the semiconductor protrusion is increased, the contact area is increased, and the contact resistance between the semiconductor protrusion and the buried conductor wiring can be reduced.
  • the growth silicon layer 460 may be provided on the entire surface of the exposed semiconductor protrusion, but may be formed so as to increase the width W of the upper end of the semiconductor protrusion, for example, as shown in FIG. What is necessary is just to provide from the upper surface of the said semiconductor convex part to at least one part of the opposing side surface. As shown in FIGS. 22 (b) and (b2), it is preferable to implant ions into the grown silicon layer 460 to secure conductivity.

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Abstract

　基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、このトランジスタを含む基体上に設けられた層間絶縁膜、及びこの層間絶縁膜に形成された埋め込み導体配線を有し、この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続されていることを特徴とする半導体装置。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して 突出した半導体凸部上にゲート電極を有する MIS型電界効果トランジスタを備えた 半導体装置及びその製造方法に関する。
背景技術
[0002] 近年、 MIS型電界効果トランジスタ（以下「MISFET」とレ、う）の一種として、レ、わゆ る Fin型 MISFETが提案されている。この Fin型 MISFETは、直方体状半導体凸部 を有し、この直方体状半導体凸部の一方の側面から上面を越えて反対側面まで跨ぐ ようにゲート電極が設けられている。そして、この直方体状半導体凸部とゲート電極と の間にはゲート絶縁膜が介在し、主として直方体状半導体凸部の両側面に沿ってチ ャネルが形成される。このような Fin型 MISFETは、チャネル幅を基板平面に対して 垂直方向にとれる点から微細化に有利であることにカ卩え、カットオフ特性やキャリア移 動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有 利であることが知られている。
[0003] このような Fin型 MISFETとして、特開昭 64—8670号公報（特許文献 1)には、ソー ス領域、ドレイン領域およびチャネル領域をもつ半導体凸部分がウェハ基板の平面 に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体凸部分の高 さがその幅よりも大き かつゲート電極が前記ウェハ基板の平面に垂直方向に延在 することを特徴とする MOS電界効果トランジスタ（MOSFET)が開示されている。
[0004] 同公報には、前記直方体状半導体凸部分の一部がシリコンウェハ基板の一部であ る形態と、前記直方体状半導体凸部分の一部が SOI (Silicon on insulator)基板の単 結晶シリコン層の一部である形態が例示されている。前者を図 1 (a)に、後者を図 1 (b
)に示す。
[0005] 図 1 (a)に示す形態では、シリコンウェハ基板 101の一部を直方体状部分 103とし、 ゲート電極 105がこの直方体状部分 103の頂部を越えて両側に延在している。そし て、この直方体状部分 103において、ゲート電極両側の部分にソース領域およびドレ イン領域が形成され、ゲート電極下の絶縁膜 104下の部分にチャネルが形成される 。チャネル幅は直方体状部分 103の高さ hの 2倍に相当し、ゲート長はゲート電極 10 5の幅 Lに対応する。直方体状部分 103は、シリコンウェハ基板 101を異方性エッチ ングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極 105は、この溝内に形成した絶縁膜 102上に、直方体状部分 103を跨ぐように設け ている。
[0006] 図 1 (b)に示す形態では、シリコンウェハ基板 111、絶縁層 112及びシリコン単結晶 層からなる SOI基板を用意し、そのシリコン単結晶層をパターニングして直方体状部 分 113とし、そして、この直方体状部分 113を跨ぐように、露出した絶縁層 112上にゲ ート電極 115を設けている。この直方体状部分 113において、ゲート電極両側の部 分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜 114下の部 分にチャネルが形成される。チャネル幅は直方体状部分 113の高さ aの 2倍とその幅 bとの合計に相当し、ゲート長はゲート電極 115の幅 Lに対応する。
[0007] 一方、特開 2002-118255号公報（特許文献 2)には、例えば図 2 (a)—（c)に示す ような、複数の直方体状半導体凸部（凸状半導体層 213)を有する Fin型 MOSFET が開示されている。図 2 (b)は図 2 (a)の B— B線断面図であり、図 2 (c)は図 2 (a)の C —C線断面図である。この Fin型 MOSFETは、シリコン基板 210のゥヱル層 211の一 部で構成される凸状半導体層 213を複数有し、これらが互いに平行に配列され、こ れらの凸状半導体層の中央部を跨いでゲート電極 216が設けられている。このゲート 電極 216は、絶縁膜 214の上面から各凸状半導体層 213の側面に沿って形成され ている。各凸状半導体層とゲート電極間には絶縁膜 218が介在し、ゲート電極下の 凸状半導体層にチャネル 215が形成される。また、各凸状半導体層にはソース/ド レイン領域 217が形成され、ソース Zドレイン領域 217下の領域 212には高濃度不 純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜 226を介 して上層配線 229、 230力設けられ、各コンタクトプラグ 228により、各上層配線とそ れぞれソース Zドレイン領域 207及びゲート電極 216とが接続されている。このような 構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プ レーナ型の従来の MOSFETに比べて平面的な面積を小さくすることができることが 記載されている。
[0008] Fin型 MISFETを備えた半導体装置において、微細化および高密度化を進めよう とすると、ソース/ドレイン領域とプラグとの接続 (コンタクト）に係る次の問題が生じる
[0009] 図 2に示すように、直方体状の半導体凸部のソース Zドレイン領域部分にコンタクト を形成する場合は、微細化に伴い半導体凸部の幅（図中の横方向）が狭くなるにつ れて接触面積が小さくなり、十分な導通を得に《なる。この問題は、大きな電流駆動 力を得るために半導体凸部の高さを高くするほど顕著になる。また、コンタクトホール の形成時において、半導体凸部の幅方向での位置合わせが困難になり、 目合わせ ズレによる接続不良が起きやすくなる。
[0010] 一方、図 1に示すように、半導体凸部の両端に幅の広いパット部を設けて、このパッ ド部にコンタクトを形成することができるが、このパット部の占める面積分ほど高密度 化に不利となる。また、リソグラフィゃエッチングの際、このパット部の影響により半導 体凸部の幅を均一に形成するのが困難となる（パッド部の近くで幅が広がってしまう） という問題もある。
発明の開示
[0011] 本発明の目的は、 Fin型 MISFETを備えた半導体装置であって、良好なコンタクト を形成でき且つ微細化 ·高密度化に有利な構造を有する半導体装置を提供すること にある。
[0012] 本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐように その上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導 体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース/ドレ イン領域とを有する MIS型電界効果トランジスタ、
このトランジスタを含む基体上に設けられた層間絶縁膜、及び
この層間絶縁膜に形成された溝に導電体が坦め込まれてなる坦め込み導体配線 を有し、
この埋め込み導体配線は、前記半導体凸部のソース/ドレイン領域と、前記層間 絶縁膜下の他の導電部とを結合することを特徴とする半導体装置に関する。
[0013] また本発明は、前記埋め込み導体配線が、前記半導体凸部のソース/ドレイン領 域と、前記層間絶縁膜下の他の導電部とに接続され、且つ前記層間絶縁膜の上面 と同一平面にある上面、及び前記ソース Zドレイン領域との接続部における半導体 凸部上面より下方にある下面を有する上記の半導体装置に関する。
[0014] また本発明は、前記埋め込み導体配線が、前記ソース Zドレイン領域との接続部に おいて、当該半導体凸部の相対する両側面に接触している上記の半導体装置に関 する。
[0015] また本発明は、前記 MIS型電界効果トランジスタとして、第 1のトランジスタ及び第 2 のトランジスタを有し、
前記埋め込み導体配線は、第 1のトランジスタのソース/ドレイン領域と、前記の他 の導電部として第 2のトランジスタのゲート電極又はソース/ドレイン領域とに接続さ れている上記の半導体装置に関する。
[0016] また本発明は、前記 MIS型電界効果トランジスタとして、基体平面に対して突出し た複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部 の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、この ゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けら れたソース zドレイン領域とを有するトランジスタを有し、
前記埋め込み導体配線は、当該トランジスタにおいて、一の半導体凸部のソース/ ドレイン領域と、前記の他の導電部として他の半導体凸部のソース/ドレイン領域と に接続されている上記の半導体装置に関する。
[0017] また本発明は、前記複数の半導体凸部が互いに平行配歹している上記の半導体 装置に関する。
[0018] また本発明は、前記埋め込み導体配線が、プラグを介してまたは直接に上層配線 と接続されている上記の半導体装置に関する。
[0019] また本発明は、前記埋め込み導体配線と前記ソース/ドレイン領域との接続部が、 金属又は金属化合物からなる低抵抗化層を介して接続されている上記の半導体装 置に関する。 [0020] また本発明は、前記半導体凸部が、基板平面に平行かつチャネル長方向に垂直 な方向の幅 Wが、少なくとも当該半導体凸部のソース/ドレイン領域と前記坦め込み 導体配線との接続部において、ゲート電極下の部分の幅 Wより広い部分を有する上 記の半導体装置に関する。
[0021] また本発明は、前記 MIS型電界効果トランジスタとして、 CMOSインバータを構成 する第 1導電型トランジスタ及び第 2導電型トランジスタを有し、
第 1導電型トランジスタ及び第 2導電型トランジスタのゲート電極が共通の導体配線 で構成され、この導体配線は入力部へ導通され、
前記埋め込み導体配線が、第 1導電型トランジスタのドレイン領域と第 2導電型トラ ンジスタのドレイン領域とに接続され、出力部へ導通されている上記の半導体装置に 関する。
[0022] また本発明は、一対の第 1及び第 2駆動トランジスタ、一対の第 1及び第 2負荷トラ ンジスタ及び一対の第 1及び第 2転送トランジスタを備えた SRAMセル単位を有する 半導体装置であって、
前記の各トランジスタは、基体平面に対して突出した半導体凸部と、この半導体凸 部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート 電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられ たソース Zドレイン領域とを有し、
前記の各トランジスタを構成する半導体凸部は、その長手方向が第 1方向に沿って 配置され、
第 1駆動トランジスタ及び第 1転送トランジスタは共通の第 1半導体凸部を有し、第 2 駆動トランジスタ及び第 2転送トランジスタは共通の第 2半導体凸部を有し、第 1負荷 トランジスタは第 1半導体凸部と隣り合う第 3半導体凸部を有し、第 2負荷トランジスタ は第 2半導体凸部に隣り合う第 4半導体凸部を有し、
第 1駆動トランジスタ及び第 1負荷トランジスタのゲート電極は共通の第 1導体配線 で構成され、第 2駆動トランジスタ及び第 2負荷トランジスタのゲート電極は共通の第 2導体配線で構成され、これらの導体配線はその長手方向が第 1方向に垂直な第 2 方向に沿って配置されていることを特徴とする半導体装置に関する。 [0023] また本発明は、前記の SRAMセル単位を含む基体上に設けられた層間絶縁膜、 第 1導体配線と、第 2負荷トランジスタのドレイン領域と、第 2駆動トランジスタのドレ イン領域と、第 2転送トランジスタのソース/ドレイン領域とに接続され、前記層間絶 縁膜に形成された第 1坦め込み導体配線、及び
第 2導体配線と、第 1負荷トランジスタのドレイン領域と、第 1駆動トランジスタのドレ イン領域と、第 1転送トランジスタのソース/ドレイン領域とに接続され、前記層間絶 縁膜に形成された第 2坦め込み導体配線を有する上記の半導体装置に関する。
[0024] また本発明は、第 1及び第 2坦め込み導体配線がそれぞれ、前記層間絶縁膜の上 面と同一平面にある上面、並びに前記ソース領域及びソース/ドレイン領域との接続 部における半導体凸部上面より下方にある下面を有する上記の半導体装置に関す る。
[0025] また本発明は、第 1及び第 2坦め込み導体配線が、前記ソース領域及びソース/ド レイン領域との接続部において、当該半導体凸部の相対する両側面に接触している 上記の半導体装置に関する。
[0026] また本発明は、前記のトランジスタとして、基体平面に対して突出した複数の半導 体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対 する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半 導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース/ドレ イン領域とを有するトランジスタを有する上記の半導体装置に関する。
[0027] また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐよ うにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記 半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース/ ドレイン領域とを有する MIS型電界効果トランジスタを備えた半導体装置の製造方法 であって、
前記 MIS型電界効果トランジスタを形成する工程と、前記半導体凸部を埋め込む ように層間絶縁膜を形成する工程と、この層間絶縁膜に溝を形成して当該溝内に前 記半導体凸部のソース Zドレイン領域および当該ソース Zドレイン領域と導通しようと する他の導電部のそれぞれ少なくとも一部を露出させる工程と、前記溝に導電体を 埋め込んで前記ソース/ドレイン領域と前記の他の導電部とに接続される坦め込み 導体配線を形成する工程とを有する半導体装置の製造方法に関する。
[0028] また本発明は、前記の他の導電部が、他のトランジスタのゲート電極又はソース Zド レイン領域である上記の半導体装置の製造方法に関する。
[0029] また本発明は、前記 MIS型電界効果トランジスタが、基体平面に対して突出した複 数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上 部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート 電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソ ース /ドレイン領域とを有し、
前記溝の形成工程において、互いに導通しょうとする半導体凸部のソース/ドレイ ン領域のそれぞれ少なくとも一部を露出させ、当該溝に導電体を埋め込んで、当該ト ランジスタにおける一の半導体凸部のソース/ドレイン領域と他の半導体凸部のソー ス /ドレイン領域とに接続される埋め込み導体配線を形成する上記の半導体装置の 製造方法に関する。
[0030] また本発明は、前記層間絶縁膜を形成する前に、前記半導体凸部の表面に Siェピ タキシャル成長を行う工程を有する上記の半導体装置の製造方法に関する。
[0031] また本発明は、前記層間絶縁膜を形成する前に、前記半導体凸部に金属または金 属化合物からなる低抵抗化層を形成する工程を有する上記の半導体装置の製造方 法に関する。
[0032] また本発明は、前記溝を形成した後に、当該溝内で露出する半導体凸部の表面に
Siェピタキシャル成長を行う工程を有する上記の半導体装置の製造方法に関する。
[0033] また本発明は、前記溝を形成した後に、当該溝内で露出する前記半導体凸部に金 属または金属化合物からなる低抵抗化層を形成する工程を有する上記の半導体装 置の製造方法に関する。
[0034] 本発明によれば、 Fin型 MISFETを備えた半導体装置であって、良好なコンタクト を形成でき且つ微細化 ·高密度化に有利な構造を有する半導体装置を提供すること ができる。
図面の簡単な説明 [0035] [図 1]従来の Fin型 MISFETの素子構造の説明図である。
[図 2]従来の Fin型 MISFETの素子構造の説明図である。
[図 3]本発明における Fin型 MISFETの一例の説明図である。
[図 4]本発明の半導体装置の一例の説明図である。
[図 5]本発明の半導体装置の他の例の説明図である。
[図 6]本発明の半導体装置の他の例の説明図である。
[図 7]本発明の半導体装置の他の例の説明図である。
[図 8]本発明の半導体装置の他の例の説明図である。
[図 9]本発明の半導体装置の他の例の説明図である。
[図 10]本発明の半導体装置の他の例の説明図である。
[図 11]本発明の半導体装置の他の例の説明図である。
[図 12]本発明の半導体装置の他の例の説明図である。
[図 13]本発明の半導体装置の他の例の説明図である。
[図 14]本発明の半導体装置の他の例の説明図である。
[図 15]本発明の半導体装置の製造方法の説明図である。
[図 16]本発明の半導体装置の製造方法の説明図である。
[図 17]本発明の半導体装置の製造方法の説明図である。
[図 18]本発明の半導体装置の製造方法の説明図である。
[図 19]本発明の半導体装置の製造方法の説明図である。
[図 20]本発明の半導体装置の製造方法の説明図である。
[図 21]本発明の半導体装置の製造方法の説明図である。
[図 22]本発明の半導体装置の製造方法の説明図である。
[図 23]本発明における Fin型 MISFETの説明図である。
[図 24]本発明における Fin型 MISFETの説明図である。
[図 25]本発明の半導体装置の他の例の説明図である。
発明を実施するための最良の形態
[0036] 本発明は、例えば図 3に示すように、半導体凸部 303と、この半導体凸部 303を跨 ぐようにその上部から相対する両側面上に延在するゲート電極 304と、このゲート電 極 304と前記半導体凸部 303の間に介在する絶縁膜 305と、半導体凸部 303に設 けられたソース Zドレイン領域 306とを有する Fin型 MISFETを備えた半導体装置に 係るものである。
[0037] 本発明における Fin型 MISFETの半導体凸部は、基体平面（ここでは絶縁体平面 )に対して突出した構造を有するものであり、例えば図 3に示すように半導体基板 30 1上のベース絶縁膜 302上に設けられた半導体層で構成することができる。なお、本 発明において、この「基体平面」とは基板に平行な任意の面を意味する。このベース 絶縁膜自体を支持基板とすることもできる。
[0038] また半導体凸部は、後述するように、ベース絶縁膜下の半導体基板の一部で形成 することができる。この構造は、素子の駆動により半導体凸部で発生した熱や電荷を 半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利で ある。また、半導体凸部が、ベース絶縁膜 302上に設けられた半導体層で構成され るものと、ベース絶縁膜下の半導体基板の一部として構成されるものと、が同一半導 体基板上に混在していても構わない。半導体凸部の形状は、略直方体とすることが 好ましぐ加工精度や所望の素子特性が得られる範囲内で直方体から変形した形状 であってもよい。
[0039] 半導体凸部の材料としては、シリコン、シリコン 'ゲルマニウム、ゲルマニウムを好適 に用いることができる。また必要に応じて前記材料の複層膜を用いることができる。半 導体凸部の両側面としては、移動度が高いこと、平坦なゲート絶縁膜の形成が容易 であること、から { 100}面、 { 110}面、 { 111 }面を好適に用いることができる。
[0040] 本発明における Fin型 MISFETにおいては、その半導体凸部を跨ぐようにその上 部から相対する両側面上にゲート電極が延在し、このゲート電極と半導体凸部の間 には絶縁膜が介在する。半導体凸部のゲート電極下の部分には、通常、所定のしき い値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されないで、ゲ ート電極への電圧印加によりチャネルが形成される。半導体凸部の各側面（基板平 面に垂直方向の面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜とすること で、半導体凸部の両側面にチャネルを形成することができる。半導体凸部の上面と ゲート電極との間に介在する絶縁膜を側面の絶縁膜と同程度に薄いゲート絶縁膜と することで、半導体凸部の上面にもチャネルを形成することができる。半導体凸部の 上面に厚い絶縁膜 (キャップ絶縁膜）を設けることで、半導体凸部の上面にチャネル を形成させない構成にすることもできる。半導体凸部の上面のキャップ絶縁膜は、側 面の絶縁膜と異なる材料から形成されていてもよいし、側面の絶縁膜と別途に形成さ れたものであってもよい。
[0041] 図 23及び図 24に、半導体凸部のゲート電極下部分の断面形状を示す。 501は半 導体層、 502はベース絶縁膜、 503は半導体凸部、 504はゲート電極、 505はゲート 絶縁膜、 506はキャップ絶縁膜を示す。
[0042] 図 23に示すように半導体凸部 503の上面にゲート絶縁膜 505より厚いキャップ絶 縁膜 506を載せてもよいし、図 24に示すように載せなくてもよぐ適宜選択することが できる。
[0043] また、図 24に示すように半導体凸部の角を丸くしてもよぐこれにより素子動作時の 電界集中を抑えることができる。
[0044] 図 23 (a)の通常の構造は、半導体凸部 503の下端とゲート電極の下端がほぼ同一 平面上にあるのに対して、図 23 (b)の構造は、半導体凸部 503の下端よりも下方に ゲート電極 504の下端が延在している。この構造は、ゲート電極がギリシャ文字の「π 」に似ていることから「 πゲート構造」と呼ばれ、ゲートによるチャネルの制御性を高め ることができる。この構造によれば、半導体凸部下端より下方のゲート電極部分によつ て、半導体凸部下部の電位に対する制御性を高めることができ、オンオフ遷移の急 嵯性 (サブスレショールド特性）が向上し、オフ電流を抑制することができる。同様に、 図 24 (b)も πゲート構造を示してレヽる。
[0045] 図 23 (c)は、半導体凸部 503の下面側へ一部ゲート電極 504が回り込んでいる構 造を示す。この構造は、ゲート電極がギリシャ文字の「 Ω」に似てレ、ることから「 Ωグー ト構造」と呼ばれている。この構造によれば、ゲートによるチャネルの制御性を高める とともに、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上するこ とができる。同様に、図 24 (c)も Ωゲート構造を示している。
[0046] 図 23 (d)は、半導体凸部 503の下面側へゲート電極 504が完全に回り込んでいる 構造を示す。この構造は、ゲート下部分において半導体凸部が基体平面に対して空 中に浮いた状態となり、「ゲート'オール ·アラウンド (GAA)構造」と呼ばれている。こ の構造によれば、半導体凸部の下面もチャネルとして利用できるため駆動能力を向 上することができ、短チャネル特性も向上することができる。同様に、図 24 (d)も GA Aゲート構造を示している。
[0047] なお、半導体凸部の断面形状は、ゲート電極下部と、本発明による埋め込み導体 配線下部とで同一であってもよいし、後に述べるように異なっていてもよい。
[0048] 本発明における Fin型 MISFETのソース Zドレイン領域は、図 3に示すように、半 導体凸部 303のゲート電極両側部分に高濃度の不純物が導入された拡散層をソー ス /ドレイン領域 306とすることができる。また、ソース/ドレイン領域 306を完全に金 属化したショットキー ·ソース/ドレイン構造としてもょレ、。
[0049] また、本発明における Fin型 MISFETは、 1つのトランジスタ内に複数の半導体凸 部を例えば一列に平行配歹 IJして有し、これら複数の半導体凸部に跨って設けられた 導体配線でゲート電極が構成された、いわゆるマルチ構造をとつてもよい。それぞれ の半導体凸部に係る素子構造は、前述と同様な構造にすることできる。素子特性の 均一性や力卩ェの容易さ等の観点から、 1つのトランジスタ内の複数の半導体凸部の ゲート電極下部分の幅 W (基板平面に平行かつチャネル長方向に垂直な方向の幅） は互いに等しレ、ことが好ましく、また互いに平行配列してレ、ることが好ましレ、。
[0050] このようなマルチ構造は、基板平面に垂直方向の側面をチャネル幅として用いる半 導体凸部を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすること ができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる 複数種のトランジスタを 1チップ内に形成する場合でも、半導体凸部の数を変えること によりチャネル幅を制御することができ、これにより、チャネル幅を変えるために素子 の高さを変える必要がなくなるため、素子の凹凸の程度を抑えて素子特性の均一性 を確保することができる。
[0051] 本発明における Fin型 MISFETは、その半導体凸部の両側面に主たるチャネルが 形成されるものが好まし またそのゲート電極下の半導体凸部の幅 Wが、動作時に 当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される 幅であることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、 基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、ゲ ート電極下の半導体凸部の幅 Wが、当該半導体凸部の高さ Hの 2倍以下、あるいは ゲート長 L以下であることが好ましい。具体的には、ゲート電極下の半導体凸部の幅 Wは、加工精度や強度等の観点から、 5nm以上に設定することが好まし 10nm以 上がより好ましぐ一方、当該半導体凸部の側面に形成されるチャネルを支配的なチ ャネルとし且つ完全空乏型の構造を得る観点から、 60nm以下に設定することが好ま しぐ 30nm以下がより好ましい。
[0052] 本発明における前記半導体凸部を有する MISFETの具体的寸法等は、例えば次 の範囲で適宜設定することができる。
[0053] 半導体凸部の幅 W: 5— 100nm、
半導体凸部の高さ H： 20— 200nm、
ゲート長 L : 10— 100nm、
ゲート絶縁膜の厚さ： 1一 5nm (SiOの場合）、
2
チャネル形成領域の不純物濃度： 0— 1 X 1019cm— 3、
ソース/ドレイン領域の不純物濃度： 1 X 1019—1 X 1021cm
[0054] なお、半導体凸部の高さ Hは、ベース絶縁膜平面から突出した半導体部分の基板 平面に垂直方向の長さを指す。また、チャネル形成領域は、半導体凸部のゲート電 極下の部分を指す。
[0055] 本発明は、以上に説明した Fin型 MISFETを備えた半導体装置に係るものであり、 さらに以下に説明する特徴的構成を有する。
[0056] 本発明の半導体装置は、 Fin型 MISFETを埋め込むように基体上に設けられた層 間絶縁膜と、この層間絶縁膜に形成された溝に導電体が埋め込まれてなる坦め込み 導体配線を有する。そして、この坦め込み導体配線は、その Fin型 MISFETの半導 体凸部のソース Zドレイン領域と、前記層間絶縁膜下の他の導電部とを結合する。
[0057] 図 4 (a)— (e)に上記構成の一実施形態を示す。この構成は、一つの Fin型 MISF ETが複数の半導体凸部を有し、これら複数の半導体凸部に跨って設けられた一の 導体配線でゲート電極が構成される、レ、わゆるマルチ構造を持つ Fin型 MISFETを 有する場合の例である。図 4 (a)は平面図を示し、図 4 (b)は A— A'線断面図を示し、 図 4 (c)は B— B'線断面図を示し、図 4 (d)は C—C'線断面図を示し、図 4 (e)は D—D '線断面図を示す。図中の 402はベース絶縁膜、 403は半導体凸部、 404はゲート 電極、 405はゲート絶縁膜、 406はソース Zドレイン領域、 407はチャネル形成領域 、 408はキャップ絶縁膜、 410は第 1層間絶縁膜、 411は埋め込み導体配線、 420は 第 2層間絶縁膜、 421はプラグ、 422は上層配線を示す。ゲート電極 404と上層配線 との接続は図示していなレ、が、例えば図面外の領域にてプラグを介して上層配線と 接続することができる。このとき、前記プラグとゲート電極との間には適宜坦め込み導 体配線 411と同時形成される坦め込み導体配線を介在させてもょレ、。
[0058] 図 4に示す実施形態においては、ベース絶縁膜 402上に二つの半導体凸部 403 を持つマルチ構造の Fin型 MISFETが形成され、この Fin型 MISFETは第 1層間絶 縁膜 410によって坦め込まれている。そして、この第 1層間絶縁膜 410には、当該第 1層間絶縁膜 410に形成された溝に導電体が坦め込まれてなる坦め込み導体配線 4 11が設けられ、この埋め込み導体配線 411で二つの半導体凸部 403のソース/ドレ イン領域同士が結合されている。さらに、この坦め込み導体配線 411は第 2層間絶縁 膜 420に設けられたプラグ 421を介して上層配線 422に接続されている。坦め込み 導体配線と上層配線との接続は、図 5に示すように直接接続されていてもよい。図 5 ( a)は平面図を示し、図 5 (b)は A— A'線断面図を示し、図 5 (c)は B— B'線断面図を 示し、図 5 (d)は C—C'線断面図を示し、これらの図中の符号は図 4中の符号と対応 する。
[0059] 埋め込み導体配線と半導体凸部とを、基板平面において、両者の長手方向の中心 線が互いに交差するように設けることにより、好ましくは直交するように設けることによ り、埋め込み導体配線の長手方向への位置合わせズレに対して両者を自己整合的 に接続することができる。結果、 目合わせズレによる接続不良が生じにくくなり、素子 の信頼性や歩留まりを向上することができる。また、この坦め込み導体配線を形成す るために層間絶縁膜に設ける溝は、その開口形状をライン状にすることにより、細い 開口パターンの形成が容易となる。ライン状の開口パターンはその形成が容易であ る上、矩形の開口に比べて導電体を坦め込み易 製造の点から有利である。結果 、開口パターンの形成不良や導電体の埋め込み不良が起きにくいため、素子の信頼 性や歩留まりを向上することができる。
[0060] 従来、半導体装置において導体同士を電気的に接続する場合、コンタクト孔に充 填されたコンタクト導体と、このコンタクト導体同士を接続する配線導体との 2つの導 体を設けていた (例えば図 2の符号 228と 229)。一方、本発明によれば、半導体凸 部と他の任意の導体部（図 4では他の半導体凸部）とを、一時に形成可能な、 1つの 埋め込み導体配線によって接続することができる。これにより、工程数が削減し、信 頼性や歩留まりを向上することができる。
[0061] 本発明において、坦め込み導体配線による接続は、接続すべき半導体凸部が基 体平面より突起していること、あるいはさらに他の導体部が基体平面より突起している ことを利用しており、これらの半導体凸部の最上面あるいはさらに他の導体部の最上 面より、坦め込み導体配線の下面を低くすることにより良好な接続を行うことができる
[0062] また本発明において、埋め込み導体配線は複数設けることができる力 その上面は ほぼ同一平面内に揃っていることが、後の製造工程を容易にする点から好ましい。例 えばフォトレジスト工程やエッチング工程などの埋め込み導体配線へのコンタクト形 成工程における面内均一性がとりやすくなる。層間絶縁膜に形成した溝に導体を埋 設し、溝内部以外の導体を化学的機械的研磨（CMP)法によって除去することで埋 め込み導体配線を形成することにより、複数の埋め込み導体配線の上面の高さを揃 えることができる。また、この CMP工程によれば、埋め込み導体配線の上面と層間絶 縁膜の上面の高さも揃えることができる。このため、この層間絶縁膜の上にさらに層 間絶縁膜を堆積した後に、この層間絶縁膜を平坦ィヒするための CMP工程を省略す ること力 Sでき、製造工程を簡略化できる。
[0063] 本発明における埋め込み導体配線は、図 4及び図 5に示すように、半導体凸部 40 3のソース Zドレイン領域 406との接続部において、当該半導体凸部 403の相対する 両側面に接触していることが好ましい。これにより、坦め込み導体配線と半導体凸部 との接触面積が大きくなり、接触抵抗を低減することができる。本発明では、図 4及び 図 5に示すように、半導体凸部 403の上面と両側面とが坦め込み導体配線 411と接 していることが好ましいが、両側面において十分な接触面積が確保されている場合 は、図 6に示すように、半導体凸部 403上のキャップ絶縁膜 408を除去しないで坦め 込み導体配線 411を形成し、当該埋め込み導体配線 411が半導体凸部 403の上面 と接しない構造とすることもできる。図 6 (a)は、図 4 (a)の B—B'線断面図を示し、図 6 (b)は C—C'線断面図を示し、これらの図中の符号は図 4中の符号と対応する。
[0064] また、本発明における坦め込み導体配線 411と半導体凸部 403のソース/ドレイン 領域 406との接続部において、十分な接触面積が確保されていれば、当該半導体 凸部の相対する両側面における接触部分は、前述の図 4一 6に示すように、半導体 凸部側面の下端に達してない（すなわち坦め込み導体配線 411がベース絶縁膜 40 2に達してレ、なレ、）部分的な接触であってもよレ、。
[0065] また、本発明における坦め込み導体配線 411と半導体凸部 403のソース/ドレイン 領域 406との接続部は、図 7 (a)及び図 7 (b)に示すように、半導体凸部側面の上端 力 下端にわたって（ソース/ドレイン領域 406の基板に垂直方向の全体にわたって )接触してレ、てもよレ、。図 7 (a)及び図 7 (b)は、それぞれ図 4 (a)の B— B'線断面図を 示し、これらの図中の符号は図 4中の符号と対応する。この場合、埋め込み導体配線 411がベース絶縁膜 402に達しており、さらに半導体凸部 403の下端より深い位置ま で (ベース絶縁膜 402平面より下方にまで)延在している。また、図 7 (a)に示すように 、半導体凸部 403下の絶縁膜が除去され、そこに導電体が埋め込まれることにより、 半導体凸部 403の下面も坦め込み導体配線 411と接触する構成とすることもできる。
[0066] 本発明における埋め込み導体配線 411は、図 8に示すように、半導体凸部 403の 長手方向（チャネル長方向）の端面と接触していてもよい。これにより、坦め込み導体 配線と半導体凸部との接触抵抗をさらに低減することができる。
[0067] 以上に説明した図 4一 8に示す構造は、ベース絶縁膜 402上に半導体凸部 403が 設けられた場合を示すが、本発明は、図 9に示すように、半導体凸部 403がベース絶 縁膜 402下の半導体基板 401の一部である構成をとつてもよレ、。図 9 (a)は Β_Β'線 断面図を示し、図 9 (b)は C—C'線断面図を示し、これらの図中の符号は図 4中の符 号と対応する。なお、図 9 (a)及び図 9 (b)に示す構造においては、ゲート電極下の半 導体凸部上面にはキャップ絶縁膜に代えてゲート絶縁膜 405が設けられており、ゲ ート電極下以外の半導体凸部上面の絶縁膜は除去されている。なお、キャップ絶縁 膜の有無は、半導体凸部がベース絶縁膜上にある力、半導体基板の一部であるか に関わらず、適宜選択することができる。
[0068] また、図 4一 8に示す構造は、互いに分離した複数のライン状の半導体凸部を有す る場合を示すが、図 10 (平面図）に示すように、隣り合う半導体凸部 403の、少なくと も一方（図 10では両方）のチャネル長方向の端部同士が一体に結合された構成を有 していてもよレ、。半導体凸部の幅 Wの均一性を確保するために、ゲート電極 404と半 導体凸部端同士の結合部との距離 dを十分にとることが好ましい。また、この結合部 の少なくとも上面全体が埋め込み導体配線 411と接続していることが好ましぐ図 10 に示すように両側面が接続していることがより好ましい。このような接続部を設けること により、埋め込み導体配線との接触面積を増大することができる他、半導体凸部の高 さが高いときに発生しやすくなる半導体凸部の倒壊を防止することができる。また、こ の結合部は、平面において、坦め込み導体配線の形成領域内に位置するため、従 来の接続用パッドのように大きくする必要がなぐ高密度化を十分に確保することが できる。なお、距離 dを十分に大きくとった場合でも、坦め込み導体配線をゲート電極 に近い部分で半導体凸部と接続するようにすれば抵抗の増加を防ぐことができる。
[0069] 本発明における埋め込み導体配線は、種々の導電体力ら構成することができる力 溝内にバリア機能や密着機能を有する下地膜を介して W等の導電性金属あるいは 金属化合物が坦め込まれた構成をとることができる。下地膜形成用の金属あるいは 金属化合物を直接坦め込んだ構成とすることも可能である。下地膜としては、例えば Ti膜、 TiN膜、 Ta膜、 TaN膜、 WN膜、これらの二種以上から選ばれる膜を含む積 層 S莫を挙げることができる。
[0070] 本発明において、坦め込み導体配線と半導体凸部のソース/ドレイン領域との接 続部は、金属又は金属化合物等からなる低抵抗化層が介在する構成をとることがで きる。これにより、埋め込み導体配線と半導体凸部との接触抵抗を低減することがで きる。この低抵抗化層は、半導体凸部のソース Zドレイン領域の全体を覆うように設 けることができ、また、半導体凸部と埋め込み導体配線との接続部に選択的に設ける こともできる。この低抵抗化層は、 Ti、 W等の金属や、 Ti、 Co、 Ni、 Pt、 Pd、 Mo、 W 、 Zr、 Hf、 Ta、 Ir、 Al、 V、 Cr等の金属から選ばれる少なくとも一種の金属のシリサイ ド化合物で形成することができる。
[0071] 本発明における半導体凸部は、直方体形状をとることができるが、例えば後述する 図 22に示すように、その幅 W (基板平面に平行かつチャネル長方向に垂直な方向の 幅） 、当該半導体凸部のソース/ドレイン領域と坦め込み導体配線との接続部に おいて、ゲート電極下の部分の幅 Wより広い形状をとることができる。この幅 Wが広い 部分は、半導体凸部のソース/ドレイン領域の少なくとも上端部分に設けることが好 ましぐこれにより、当該接続部における接触面積が大きくなり、接触抵抗を低減する こと力 Sできる。この幅の広い部分は、半導体凸部の上端部において、ソース/ドレイ ン領域のチャネル長方向全体にわたって設けてもよいし、半導体凸部と埋め込み導 体配線との接続部に選択的に設けてもよい。
[0072] 以上に説明した実施形態は、いずれも、一つの Fin型 MISFETが複数の半導体凸 部を有し、これら半導体凸部のソース/ドレイン領域間が坦め込み導体配線により結 合された構造を有している。本発明は、また、一の Fin型 MISFETを構成する半導 体凸部のソース/ドレイン領域と、他の MISFETのゲート電極又はソース/ドレイン 領域とが坦め込み導体配線により結合された構造を有することもできる。
[0073] 図 11に、一の Fin型 MISFETを構成する半導体凸部 403aのソース/ドレイン領 域 406と、他の Fin型 MISFETのゲート電極 404bとを埋め込み導体配線 411cで結 合する構造を示す。図 11 (a)は平面図であり、図 11 (b)は A— A '線断面図である。 図中の符号 403a及び 403bは半導体凸部、符号 404a及び 404bはゲート電極を構 成する導体配線、符号 405bはゲート絶縁膜、符号 411a、 41 lb及び 41 lcは埋め込 み導体配線を示し、その他の符号は図 4中の符号と対応する。この構成によれば、異 なる MISFET間のソース Zドレイン領域とゲート電極との高密度接続が可能となる。
[0074] 図 12に、一の Fin型 MISFETを構成する半導体凸部 403aのソース/ドレイン領 域と、他の Fin型 MISFETを構成する半導体凸部 403bのソース Zドレイン領域とを 埋め込み導体配線 411cで結合する構造を示す。図 12 (a)は平面図であり、図 12 (b )は回路図である。図中の符号 403a及び 403bは半導体凸部、符号 404はゲート電 極を構成する導体配線、符号 411a、 41 lb及び 411cは坦め込み導体配線を示し、 黒塗りの円形部はプラグを示す。 [0075] 図 12に示す実施形態は、二つの半導体凸部 403aを持つ pM〇Sと一つの半導体 凸部 403bを持つ nM〇Sを有する CMOSインバータの例である。 pMOS及び nM〇 Sのゲート電極は共通の導体配線 404で構成され、この導体配線 404には入力部に 通じるプラグが接続されている。埋め込み導体配線 411cによって、 pMOSのドレイン 領域と nMOSのドレイン領域とが結合され、この埋め込み導体配線 411cには出力 部へ通じるプラグが接続されている。また、この坦め込み導体配線 411cは、 pMOS の二つの半導体凸部 403aにそれぞれ設けられたドレイン領域間を結合している。一 方、この pMOSの二つの半導体凸部 403aにそれぞれ設けられたソース領域間は埋 め込み導体配線 41 laで結合され、この坦め込み導体配線 41 laには供給電源 Vdd へ通じるプラグが接続されている。 nMOSの半導体凸部 403bのソース領域は、坦め 込み導体配線 41 lbに接続され、この坦め込み導体配線 41 lbにはグランド GNDへ 通じるプラグが接続されてレ、る。
[0076] 図 13— 14に、第一の Fin型 MISFETを構成する半導体凸部のソース/ドレイン領 域と、第二の Fin型 MISFETを構成するソース/ドレイン領域と、第三の Fin型 MIS FETを構成するゲート電極とを坦め込み導体配線で結合する構造を示す。図 13 (a) は回路図、図 13 (b)は平面図であり、図 14 (a)、図 14 (b)及び図 14 (c)はそれぞれ 、 A— A'線断面図、 B— B'線断面図および C-C'線断面図である。図中の符号 403a 、 403b, 403c及び 403diま半導体凸咅 ^符号 404a、 404b, 404c及び 404diまゲ 一卜電極を構成する導体酉己線、符号 411L1、 411L2、 411al、 411a2、 411b, 411 c、 411dl及び 411d2は埋め込み導体配線、その他の符号は図 4中の符号と対応す る。なお、黒塗りの円形部分はプラグを示す。
[0077] この実施形態は、 Fin型 MISFETからなる一対の駆動トランジスタ Tdl、 Td2、一対 の負荷トランジスタ Tpl、 Τρ2及び一対の転送トランジスタ Ttl、 Tt2を有し、前記一対 の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と、前記 一対の転送トランジスタとでメモリセルを構成する SRAM (Static
Random Access Memory)の例である。ここで、一対の駆動トランジスタ Tdl、 Td2と一 対の転送トランジスタ Ttl、 Tt2は nチャネル型であり、一対の負荷トランジスタ Tpl、 Τ ρ2は ρチャネル型である。 [0078] 上記フリップフロップ回路は、図 13 (a)に示すように、一対の CMOSインバータで 構成され、それぞれの CMOSインバータは、一つの駆動トランジスタと一つの負荷ト ランジスタで構成されている。一方の CMOSインバータを構成する駆動トランジスタ T dl及び負荷トランジスタ Tplのゲートは、他方の CMOSインバータを構成する駆動ト ランジスタ Td2及び負荷トランジスタ Tp2のドレイン (蓄積ノード Ν2)に接続されてレ、る 。また、この後者の CMOSインバータを構成する駆動トランジスタ Td2及び負荷トラン ジスタ Tp2のゲートは、前者の CMOSインバータを構成する駆動トランジスタ Tdl及 び負荷トランジスタ Tplのドレイン（蓄積ノード N1)に接続されている。このように、一 対の CMOSインバータ間において、一方の CMOSインバータの入出力部（蓄積ノー ド）と他方の CMOSインバータのゲートとが互いにローカル配線（局所配線）と呼ばれ る一対の配線 L1、 L2を介してクロスカップル（交差結合）されている。
[0079] この実施形態では、図 13 (b)に示すように、第 1駆動トランジスタ Tdl及び第 1負荷 トランジスタ Tplのゲート電極が共通の第 1導体配線 404bで構成され、第 2駆動トラ ンジスタ Td2及び第 2負荷トランジスタ Tp2のゲート電極が共通の第 2導体配線 404c で構成されている。また、第 1駆動トランジスタ Tdl及び第 1転送トランジスタ Ttlは共 通の第 1半導体凸部 403aを有し、第 2駆動トランジスタ Td2及び第 2転送トランジスタ Tt2は共通の第 2半導体凸部 403dを有する。そして、一対のローカル配線の一方を 構成する坦め込み導体配線 411L2で、第 1導体配線 404bと、第 2負荷トランジスタ T p2の第 3半導体凸部 403cに設けられたドレイン領域と、第 2半導体凸部 403dに設け られた第 2駆動トランジスタ Td2及び第 2転送トランジスタ Tt2に共通のソース Zドレイ ン領域とが接続され、他方のローカル配線を構成する坦め込み導体配線 411L1で、 第 2導体配線 404cと、第 1負荷トランジスタ Tplの第 4半導体凸部 403bに設けられ たドレイン領域と、第 1半導体凸部 403aに設けられた第 1駆動トランジスタ Tdl及び 第 1転送トランジスタ Ttlに共通のソース Zドレイン領域とが接続されている。すなわ ち、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のロー力 ル配線 Ll、 L2がそれぞれ坦め込み導体配線 411L1、 411L2で構成されている。
[0080] また、この実施形態において、転送トランジスタ Ttl、 Tt2の他方のソース/ドレイン 領域にはそれぞれ埋め込み導体配線 41 lal、 411dlが接続され、これら坦め込み導 体配線 411al、411dlにはそれぞれビット線 BLに通じるプラグが接続されている。ま た、転送トランジスタ Ttl、 Tt2のゲート電極を構成する導体配線 404a、 404dにはそ れぞれワード線 WLに通じるプラグが接続されている。第 1及び第 2負荷トランジスタ T pl、 Tp2のソース領域にはそれぞれ坦め込み導体配線 41 lb、 411cが接続され、こ れら坦め込み導体配線 41 lb、 41 lcにはそれぞれ供給電源 Vddに通じるプラグが接 続されている。そして、第 1及び第 2駆動トランジスタ Tdl、 Td2のソース領域にはそれ ぞれ埋め込み導体配線 41 la2、 411d2が接続され、これら坦め込み導体配線 41 la2 、 41 ld2にはグランド GNDへ通じるプラグが接続されている。
[0081] このような構成によれば、高密度配線が可能であり、また余分な追加工程を行うこと なくローカル配線を形成することができる。また、複数の Fin型 MISFETをそれぞれ 構成する半導体凸部が互いに平行配置されている場合は、ラインアンドスペース状 に半導体凸部をパターユングすればよいため、幅 Wが細い半導体凸部であっても容 易に且つ精度よく形成することができる。
[0082] 本発明は、 Fin型 MISFETが平面型 MISFETと同一基板上に形成される場合に おいても適用できる。さらに、 Fin型 MISFETと平面型 MISFETとの電気的接続にも 、本発明による坦め込み導体配線を使用することができる。図 25に一例を示す。図 2 5 (a)一 (c)はそれぞれ図 4 (a)一 (c)に対応する断面位置における構造を示す。
[0083] 図 25の例では、図 4に示す Fin型 MISFETを構成する半導体凸部 403の一方に 代えて、幅広の半導体凸部 403pが形成されている。この幅広の半導体凸部 403pは その上面に主なチャネルが形成され、平面型 MISFETを構成している。このような平 面型 MISFETは、集積回路の入出力部やアナログ部に好適に使用できる。なお、こ の例では、平面型 MISFETを形成しやすいようにキャップ絶縁膜 408を設けていな レ、。また、平面型 MISFETのゲート電極 404pは、 Fin型 MISFETのゲート電極 404 とは分離して設けられている。
[0084] 図 25の例では、坦め込み導体配線 411は、 Fin型 MISFETの半導体凸部 403の 一方のソース Zドレインと、平面型 MISFETの幅広半導体凸部 403pの一方のソー ス Zドレインとに接続されている。このように Fin型 MISFETに用いられる坦め込み導 体配線を、平面型 MISFETに対しても適用することで、 Fin型 MISFETと平面型 Ml SFETとの構造およびプロセスを共通化でき、 Fin型 MISFETと平面型 MISFETを 混在させた集積回路の高密度化および低コスト化を図ることができる。
[0085] なお、図 25の例は、 S〇I基板を用レ、、半導体凸部 403がベース絶縁膜上の半導 体層で形成される構造を示しているが、バルタ基板を用いて半導体凸部がその基板 の一部で構成される構造にも適用できる。
[0086] 以上に説明した素子構造において、ベース絶縁膜の材料としては、所望の絶縁性 を有するものであれば特に制限はなぐ例えば Si〇、 Si N、 A1N、アルミナ等の金
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属酸化物や、有機絶縁材料を挙げることができる。半導体凸部を形成する半導体と しては単結晶シリコンを好適に用いることができる。
[0087] また、本発明においては、ベース絶縁膜下の基板としてシリコン基板を好適に用い ることができるが、ベース絶縁膜下の半導体基板の一部で半導体凸部を構成する場 合を除き、半導体凸部の下に絶縁体があれば本発明を構成することができる。例え ば、 SOS (シリコン ·オン.サファイア、シリコン.オン.スピネル）のように、半導体層下 の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板として は、上記 SOSの他、石英や A1N基板が挙げられる。 SOIの製造技術 (貼り合わせェ 程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる
[0088] 本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導 電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶 SiGe、 多結晶 Ge、多結晶 SiC等の不純物導入半導体、 Mo、 W、 Ta、 Ti、 Hf、 Re、 Ru等の 金属、 TiN、 TaN、 HfN、 WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイ ド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲ ート電極の構造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜 、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
[0089] 本発明におけるゲート絶縁膜としては、 SiO膜、 SiON膜を用いることができる他、
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いわゆる高誘電体絶縁膜 (High-K膜)を用いてもよい。 High-K膜としては、例え ば、 Ta O膜、 Al O膜、 La O膜、 Hf〇膜、 ZrO膜等の金属酸化膜、 HfSi〇、 Zr
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Si〇、 HfA10、 ZrAlO等の組成式で示される複合金属酸化物を挙げることができる。 また、ゲート絶縁膜は積層構造を有していてもよぐ例えばシリコン等の半導体層に、 SiOや HfSiO等のシリコン含有酸化膜を形成し、その上に High-K膜を設けた積層
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月莫を挙げることができる。
[0090] 以下、本発明の半導体装置の製造方法について例を挙げて説明する。
[0091] まず、シリコン基板上に Si〇からなる埋め込み絶縁膜 (ベース絶縁膜）を有し、その
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上に単結晶シリコンからなる半導体層を有する SOI基板を用意する。そして、この so I基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成 領域のための不純物をイオン注入する。次いで、犠牲酸化膜を除去した後、半導体 層上にキャップ絶縁膜形成用の絶縁膜を形成する。なお、上記したイオン注入、犠 牲酸化膜の形成と除去とは適宜省略することができる。
[0092] 次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成された絶 縁膜とをパターユングして、半導体凸部を形成する。次いで、半導体凸部表面 (側面 )にゲート絶縁膜を形成する。
[0093] なお、半導体凸部上面にキャップ絶縁膜を形成しない場合、フォトリソグラフィの適 用前に前記絶縁膜を除去してもよい。また、前記絶縁膜と半導体層とを連続してパタ 一二ングする代わりに、まずフォトリソグラフィにより前記絶縁膜をパターエングし、レ ジストマスクを除去した後、前記パターニングされた絶縁膜をマスク (ハードマスク）と して前記半導体層をパターユングしてもよい。
[0094] また、半導体凸部の形成後、ゲート絶縁膜の形成前に、ベース絶縁膜を異方的（下 方向）にエッチングすることで πゲート構造を形成し、等方的（下方向と横方向）にェ ツチングすることで Ωゲート構造または GAAゲート構造を形成することができる。
[0095] 次に、多結晶シリコン膜を全面に形成し、これをパターユングしてゲート電極用の配 線パターンを形成する。次いで、基板平面に対して斜め方向から不純物のイオン注 入を行って、この配線パターンに導電性を付与するとともに半導体凸部にソース/ド レイン領域を形成する。この時点の構成を図 15に示す。図 15 (a)は平面図、図 15 (b ) A— A '線断面図、図 15 (c)は B—B'線断面図、図 15 (d)は C—C'線断面図であり 、これらの図中の符号は図 4中の符号と対応する。
[0096] 次に、全面に層間絶縁膜 410を形成し、化学的機械的研磨（CMP)法により表面 を研磨して平坦化する。
[0097] 次に、フォトリソグラフィとドライエッチングにより、結合しょうとする導電部（半導体凸 部）が露出するように溝 430を形成する。このとき、溝内のキャップ絶縁膜 408も除去 して半導体凸部 403の表面を露出させる。この時点の構成を図 16に示す。図 16 (a) は平面図、図 16 (b)は A— A'線断面図、図 16 (c)は B—B'線断面図、図 16 (d)は C _C'線断面図であり、これらの図中の符号は図 4中の符号と対応する。
[0098] 次に、溝 430内を被覆するように下地膜 431を CVD (Chemical Vapor Deposition) や PVD (Physical Vapor Deposition)等により全面に形成し、次いで導電体を CVD 等により溝内を坦め込むように堆積する。続いて、 CMP法により、溝内部以外の下地 膜および導電体膜を除去して表面を平坦ィヒし、坦め込み導体配線 411を形成する。 この時点の構成を図 17に示す。図 17 (a)は B-B'線断面図、図 17 (b)は C—C'線断 面図であり、これらの図中の符号は図 16中の符号に対応する。なお、下地膜 431と 半導体凸部 403とをシリサイド化反応させ、接触抵抗を下げることができる。このシリ サイド化反応を行う場合は、半導体凸部におけるチャネル長方向の導電性の観点か ら、半導体凸部の芯部に未反応部分（単結晶シリコンなどの半導体)を残すことが好 ましい。
[0099] 次に、公知の方法によって、図 4又は図 5に示すように、プラグを介して或いは直接 に坦め込み導体配線 411と結合する上層配線 422を設けることができる。プラグは、 Wや Cuを用いて形成することができ、上層配線は Cuや A1を用いて形成することがで きる。
[0100] 前述の図 7 (b)に示す構造は、上記の溝 430の形成工程において、ベース絶縁膜
402を彫り込むまでドライエッチングを行レ、、形成された溝内に導電体を坦め込むこ とにより得ることができる。また、図 7 (a)に示す構造は、ベース絶縁膜 402を彫り込む まで異方性ドライエッチングを行って溝を形成した後、等方性ドライエッチングあるレ、 はウエットエッチングを行レ、、溝内における半導体凸部下部の絶縁膜をさらに除去し 、そこへ導電体が埋め込まれるように溝内に導電体を坦め込むことにより形成するこ とがでさる。
[0101] 以上に説明したプロセスにおいて、次の工程を加えることにより、ゲート電極の側面 にサイドウォールを設けることもできる。
[0102] ゲート電極用配線パターンの形成後、全面にサイドウォール形成用の絶縁膜をゲ ート電極を埋設できる厚さに設け、 CMP法により表面を平坦化する。次いで、ゲート 電極用配線パターンのゲート長方向の幅より広い幅を持つレジストパターンを当該配 線パターンに重なるように絶縁膜上に設け、このレジストパターンをマスクとして絶縁 膜を選択的に除去する。このとき、半導体凸部上のキャップ絶縁膜も選択的に除去さ れる。これにより、図 18に示すように、ゲート電極用配線パターン 404の側面に当該 絶縁膜からなるサイドウォール 440を設けることができる。図 18 (a)は平面図、図 18 ( b)は B— B'線断面図、図 18 (c)は C-C'線断面図であり、これらの図中の符号は図 4 中の符号と対応する。不純物のイオン注入は、このサイドウォールの形成工程の前後 に行ってもよぐこの場合、サイドウォール下に比較的低濃度の不純物拡散層を設け ること力 Sでき、いわゆる LDD (Lightly doped drain)構造を形成することができる。
[0103] サイドウォールは次の方法によっても形成することができる。ゲート電極用配線パタ ーンの形成後、全面にサイドウォール形成用の絶縁膜を凹凸の上面にも側面にも同 等の厚さだけ堆積されるように薄く設け、これを異方性のエッチングにより上下方向に のみ削り戻す（エッチバックする）。このサイドウォールの形成法は従来の平面型 MIS FETの製造に用いられる手法と同様である力 S、この方法では半導体凸部の側面にも サイドウォールが形成される場合がある。これを防ぐため、ゲート電極を充分厚くした うえで、半導体凸部の側面にサイドウォールが残らないように充分にエッチバックを行 うことが望ましい。
[0104] さらに、上記のようにしてサイドウォールを形成し、不純物のイオン注入を行った後 に、半導体凸部表面に低抵抗化層を形成することができる。図 19に、図 18に示すェ 程に続いて、半導体凸部表面に低抵抗化層 450を設けた時点の構造を示す。図 19 (a)は平面図、図 19 (b)は B—B'線断面図、図 19 (c)は C—C'線断面図であり、これ らの図中の符号は図 18中の符号と対応する。
[0105] この低抵抗化層の形成により、半導体凸部（低抵抗化層を含む）の幅 Wが広くなり 接触面積が増大し、低抵抗化層自体の導電性と相俟って、当該半導体凸部と埋め 込み導体配線との接触抵抗を低減することができる。さらに、半導体凸部のチャネル 長方向の導電性を高めることができる。また、後に行う溝 430の形成工程においてェ ツチングストッパとして利用することができる。この低抵抗化層は、 NiSi、 CoSi、 TiSi
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、 Ni、 Co、 Ti、 W等の金属または金属化合物を半導体凸部の露出部に CVD法等
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により選択的に成長することで形成することができる。また、こうして成長した金属を、 半導体凸部を構成するシリコンとシリサイドィ匕反応させて接触抵抗の低減を図っても よい。あるいは、この低抵抗化層は、 Ni、 Co、 Ti等を PVD法、 CVD法等により非選 択的に成長させ、これをサリサイド化させる（半導体凸部の露出部において、この金 属と半導体凸部を構成するシリコンとを自己整合的にシリサイドィ匕反応させ、その後 未反応の金属のみを除去する）ことによつても形成すること力 Sできる。以上のシリサイ ド化を行う場合、半導体凸部におけるチャネル長方向の導電性の観点から、半導体 凸部の芯部に未反応部分（単結晶シリコン)を残すことが好ましい。あるいは未反応 部分を意図的になくすことで、ショットキー'ソース/ドレインを形成することもできる。
[0106] 上記低抵抗化層 450を形成した後、全面に層間絶縁膜 410を形成し、 CMP法に より表面を平坦化する。次いで、フォトリソグラフィとドライエッチングにより、結合しょう とする導電部（半導体凸部 403)が露出するように溝 430を形成する。この時点の構 成を図 20に示す。図 20 (a)は平面図、図 20 (b)は A— A'線断面図、図 20 (c)は B- B'線断面図、図 20 (d)は C-C'線断面図であり、これらの図中の符号は図 19中の 符号と対応する。次に、図 21に示すように、溝 430内に下地膜 431を介して導電体 を坦め込んで坦め込み導体配線 411を形成する。図 21 (a)は平面図、図 21 (b)は B 一 B'線断面図、図 21 (c)は C—C'線断面図であり、これらの図中の符号は図 20中の 符号に対応する。なお、低抵抗化層 450は、溝 430を形成した後に、溝内に露出す る半導体凸部表面に設けてもよい。次に、公知の方法によって、図 4又は図 5に示す ように、プラグを介して或いは直接に坦め込み導体配線 411と結合する上層配線 42 2を設けることができる。
[0107] また、上述のプロセスにおいて、低抵抗化層 450の形成前に、図 22に示すように、 半導体凸部表面に Siェピタキシャル成長を行レ、、成長シリコン層 460を設けることが できる。図 22 (al)、 (bl)、（cl)及び（dl)は、図 18 (a)における Β_Β'線による断面 図であり、図 22 (a2)、（b2)、 (c2)及び（d2)は、図 18 (a)における C—C'線による断 面図であり、これらの図中の符号は図 18の符号に対応する。この成長シリコン層 460 を設けることにより、半導体凸部の幅 Wが広くなり接触面積が増大し、当該半導体凸 部と埋め込み導体配線との接触抵抗を低減することができる。成長シリコン層 460は 、露出する半導体凸部の表面全体に設けてもよいが、半導体凸部の上端部の幅 W が広がるように形成すればよぐ例えば図 22 (al)に示すように、当該半導体凸部の 上面から相対する側面の少なくとも一部にわたって設けられていればよい。成長シリ コン層 460には、図 22 (bl)、（b2)に示すように、導電性の確保のために不純物のィ オン注入を行うことが好ましい。次に、半導体凸部の少なくとも上面に低抵抗化層 45 0を設ける。成長シリコン層 460により半導体凸部の幅 Wが十分に広くなつている場 合は、例えば図 22 (cl)、 （c2)に示すように、半導体凸部の上面のみに低抵抗化層 450を設けるだけでも十分な接触抵抗の低減効果を得ることができる。この場合、ス パッタリング法により Ni、 Co、 Ti等の金属を半導体凸部の上面に堆積し、次いでサリ サイド化を行うことにより低抵抗化層 450を容易に形成することができる。次に、全面 に層間絶縁膜 410を形成し、 CMP法により表面を平坦ィ匕する。次いで、フォトリソグ ラフィとドライエッチングにより、結合しょうとする導電部（半導体凸部）が露出するよう に溝 430を形成する。次に、図 22 (dl)、（d2)に示すように、溝 430内に下地膜 431 を介して導電体を坦め込んで坦め込み導体配線 411を形成する。次に、公知の方法 によって、図 4又は図 5に示すように、プラグを介して或いは直接に埋め込み導体配 線 411と結合する上層配線 422を設けることができる。なお、この成長シリコン層 460 は、層間絶縁膜 410及び溝 430を形成した後、この溝内に露出する半導体凸部表 面に設けてもよ 続いて低抵抗化層 450を形成することができる。また、層間絶縁 膜 410の形成前に、成長シリコン層 460を半導体凸部の表面全体に設け、さらに低 抵抗層 450を半導体凸部の表面全体に設けることで、図 19 (b)と同様の形状を得る ようにしてもよレ、。

Claims

請求の範囲
[1] 基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部か ら相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の 間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース/ドレイン領域と を有する MIS型電界効果トランジスタ、
このトランジスタを含む基体上に設けられた層間絶縁膜、及び
この層間絶縁膜に形成された溝に導電体が坦め込まれてなる坦め込み導体配線 を有し、
この埋め込み導体配線は、前記半導体凸部のソース/ドレイン領域と、前記層間 絶縁膜下の他の導電部とを結合することを特徴とする半導体装置。
[2] 前記埋め込み導体配線は、前記半導体凸部のソース/ドレイン領域と、前記層間 絶縁膜下の他の導電部とに接続され、且つ前記層間絶縁膜の上面と同一平面にあ る上面、及び前記ソース/ドレイン領域との接続部における半導体凸部上面より下方 にある下面を有する請求項 1記載の半導体装置。
[3] 前記埋め込み導体配線は、前記ソース Zドレイン領域との接続部において、当該 半導体凸部の相対する両側面に接触している請求項 1又は 2記載の半導体装置。
[4] 前記 MIS型電界効果トランジスタとして、第 1のトランジスタ及び第 2のトランジスタを 有し、
前記埋め込み導体配線は、第 1のトランジスタのソース Zドレイン領域と、前記の他 の導電部として第 2のトランジスタのゲート電極又はソース/ドレイン領域とに接続さ れている請求項 1、 2又は 3記載の半導体装置。
[5] 前記 MIS型電界効果トランジスタとして、基体平面に対して突出した複数の半導体 凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対す る両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導 体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース/ドレイン 領域とを有するトランジスタを有し、
前記埋め込み導体配線は、当該トランジスタにおいて、一の半導体凸部のソース/ ドレイン領域と、前記の他の導電部として他の半導体凸部のソース/ドレイン領域と に接続されている請求項 1一 4のいずれか 1項に記載の半導体装置。
[6] 前記複数の半導体凸部が互いに平行配列している請求項 5記載の半導体装置。
[7] 前記埋め込み導体配線が、プラグを介してまたは直接に上層配線と接続されてい る請求項 1一 6のいずれか 1項に記載の半導体装置。
[8] 前記埋め込み導体配線と前記ソース/ドレイン領域との接続部は、金属又は金属 化合物からなる低抵抗化層を介して接続されている請求項 1一 7のいずれ力 1項に 記載の半導体装置。
[9] 前記半導体凸部は、基板平面に平行かつチャネル長方向に垂直な方向の幅 Wが
、少なくとも当該半導体凸部のソース/ドレイン領域と前記坦め込み導体配線との接 続部において、ゲート電極下の部分の幅 Wより広い部分を有する請求項 1一 8のい ずれか 1項に記載の半導体装置。
[10] 前記 MIS型電界効果トランジスタとして、 CMOSインバータを構成する第 1導電型 トランジスタ及び第 2導電型トランジスタを有し、
第 1導電型トランジスタ及び第 2導電型トランジスタのゲート電極が共通の導体配線 で構成され、この導体配線は入力部へ導通され、
前記埋め込み導体配線が、第 1導電型トランジスタのドレイン領域と第 2導電型トラ ンジスタのドレイン領域とに接続され、出力部へ導通されている請求項 1一 9のいず れか 1項に記載の半導体装置。
[11] 一対の第 1及び第 2駆動トランジスタ、一対の第 1及び第 2負荷トランジスタ及び一 対の第 1及び第 2転送トランジスタを備えた SRAMセル単位を有する半導体装置で あって、
前記の各トランジスタは、基体平面に対して突出した半導体凸部と、この半導体凸 部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート 電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられ たソース Zドレイン領域とを有し、
前記の各トランジスタを構成する半導体凸部は、その長手方向が第 1方向に沿って 配置され、
第 1駆動トランジスタ及び第 1転送トランジスタは共通の第 1半導体凸部を有し、第 2 駆動トランジスタ及び第 2転送トランジスタは共通の第 2半導体凸部を有し、第 1負荷 トランジスタは第 1半導体凸部と隣り合う第 3半導体凸部を有し、第 2負荷トランジスタ は第 2半導体凸部に隣り合う第 4半導体凸部を有し、
第 1駆動トランジスタ及び第 1負荷トランジスタのゲート電極は共通の第 1導体配線 で構成され、第 2駆動トランジスタ及び第 2負荷トランジスタのゲート電極は共通の第
2導体配線で構成され、これらの導体配線はその長手方向が第 1方向に垂直な第 2 方向に沿って配置されていることを特徴とする半導体装置。
[12] 前記の SRAMセル単位を含む基体上に設けられた層間絶縁膜、
第 1導体配線と、第 2負荷トランジスタのドレイン領域と、第 2駆動トランジスタのドレ イン領域と、第 2転送トランジスタのソース/ドレイン領域とに接続され、前記層間絶 縁膜に形成された第 1坦め込み導体配線、及び
第 2導体配線と、第 1負荷トランジスタのドレイン領域と、第 1駆動トランジスタのドレ イン領域と、第 1転送トランジスタのソース/ドレイン領域とに接続され、前記層間絶 縁膜に形成された第 2坦め込み導体配線を有する請求項 11記載の半導体装置。
[13] 第 1及び第 2埋め込み導体配線はそれぞれ、前記層間絶縁膜の上面と同一平面に ある上面、並びに前記ソース領域及びソース/ドレイン領域との接続部における半導 体凸部上面より下方にある下面を有する請求項 12記載の半導体装置。
[14] 第 1及び第 2埋め込み導体配線は、前記ソース領域及びソース/ドレイン領域との 接続部において、当該半導体凸部の相対する両側面に接触している請求項 12又は
13記載の半導体装置。
[15] 前記のトランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら 複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に 延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間 に介在するゲート絶縁膜と、各半導体凸部に設けられたソース Zドレイン領域とを有 するトランジスタを有する請求項 11一 14のいずれ力 1項に記載の半導体装置。
[16] 基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部か ら相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の 間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース/ドレイン領域と を有する MIS型電界効果トランジスタを備えた半導体装置の製造方法であって、 前記 MIS型電界効果トランジスタを形成する工程と、前記半導体凸部を埋め込む ように層間絶縁膜を形成する工程と、この層間絶縁膜に溝を形成して当該溝内に前 記半導体凸部のソース Zドレイン領域および当該ソース Zドレイン領域と導通しようと する他の導電部のそれぞれ少なくとも一部を露出させる工程と、前記溝に導電体を 埋め込んで前記ソース/ドレイン領域と前記の他の導電部とに接続される坦め込み 導体配線を形成する工程とを有する半導体装置の製造方法。
[17] 前記の他の導電部は、他のトランジスタのゲート電極又はソース/ドレイン領域であ る請求項 16記載の半導体装置の製造方法。
[18] 前記 MIS型電界効果トランジスタは、基体平面に対して突出した複数の半導体凸 部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する 両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導 体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース/ドレイン 領域とを有し、
前記溝の形成工程において、互いに導通しょうとする半導体凸部のソース/ドレイ ン領域のそれぞれ少なくとも一部を露出させ、当該溝に導電体を埋め込んで、当該ト ランジスタにおける一の半導体凸部のソース/ドレイン領域と他の半導体凸部のソー ス Zドレイン領域とに接続される埋め込み導体配線を形成する請求項 16又は 17記 載の半導体装置の製造方法。
[19] 前記層間絶縁膜を形成する前に、前記半導体凸部の表面に Siェピタキシャル成長 を行う工程を有する請求項 16、 17又は 18記載の半導体装置の製造方法。
[20] 前記層間絶縁膜を形成する前に、前記半導体凸部に金属または金属化合物から なる低抵抗化層を形成する工程を有する請求項 16— 19のいずれか一項に記載の 半導体装置の製造方法。
[21] 前記溝を形成した後に、当該溝内で露出する半導体凸部の表面に Siェピタキシャ ル成長を行う工程を有する請求項 16、 17又は 18記載の半導体装置の製造方法。
[22] 前記溝を形成した後に、当該溝内で露出する前記半導体凸部に金属または金属 化合物からなる低抵抗化層を形成する工程を有する請求項 16— 19、 21のいずれか 一項に記載の半導体装置の製造方法。
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