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JP2005332993A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2005332993A JP2004150270A JP2004150270A JP2005332993A JP 2005332993 A JP2005332993 A JP 2005332993A JP 2004150270 A JP2004150270 A JP 2004150270A JP 2004150270 A JP2004150270 A JP 2004150270A JP 2005332993 A JP2005332993 A JP 2005332993A
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英明 藤原
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Abstract

【課題】 半導体装置の微細化および集積化を容易なプロセスで実現する。
【解決手段】 本発明の半導体装置の製造方法は、埋め込み酸化膜１４上のSOI層１６を側壁が垂直な一対の素子分離領域４０で素子分離する工程と、素子分離されたSOI層１６の上に多結晶シリコン層５０を成膜する工程と、多結晶シリコン層５０に不純物を注入する工程と、多結晶シリコン層５０の上にシリコン酸化膜６０を成膜する工程と、ゲート形成領域のシリコン酸化膜６０および多結晶シリコン層５０を選択的に除去し、さらにゲート形成領域のSOI層１６を一定深さまで選択的に除去して凹部を形成する工程と、この凹部の側壁にサイドウォールスペーサ８０を形成する工程と、多結晶シリコン層５０からSOI層１６に不純物を拡散させてソースドレイン領域を形成する工程と、凹部の底部にゲート絶縁膜７４を形成した後、ゲートメタル層７６を成膜してゲート電極を形成する工程と、を備える。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関する。より具体的には、本発明はエレベーテッド・ソースドレイン構造を有する電界効果トランジスタおよび製造方法に関する。
近年、半導体集積回路の高集積化が進展するのにともない、シリコン基板上に形成されるMOS型電界効果トランジスタ(MOSFET)がスケーリング則にしたがって微細化されている。このため、チャネル形成領域の不純物濃度が上がるとともに、MOSFETのゲート電極に電圧を印加したときに生じる反転層がより薄くなり、チャネルを流れる電子が界面散乱の影響をより受けやすくなっている。また、ソースドレイン接合容量が増加し、これがMOSFETの高速動作の妨げとなっている。
これらの解決手段として、SOI (Si-On-Insulator) と呼ばれる薄い半導体を絶縁膜上に設けた構造に形成したSOI MOSFETが知られている（たとえば、非特許文献１参照）。
Intel Technology Journal,Vol.6,Issue 2
従来の技術では、界面散乱が増えるため、MOSFETの重要な性能である易動度を上げることが困難になっている。また、ソースドレイン接合容量が増え、速い動作を妨げる。これを解決する手段の一つにエレベーテッドソースドレイン構造SOIFETがあるが、従来のDST等では十分な集積化を容易なプロセスで実現することが困難である。
たとえば、非特許文献１に記載のSOI MOSFETは、ソースドレインをエレベーティッド構造にすることにより寄生抵抗の低減が図られている。しかし、ソースドレインのエレベーテッド構造の実現にはエピプロセスを要しているため、製造プロセスが複雑化する。また、ソースドレインの側壁が傾斜するので、半導体装置の微細化および集積化を追求する上で不利となっている。
本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体装置の微細化および集積化を容易なプロセスで実現する半導体装置の製造方法、およびその技術を用いて製造された半導体装置の提供にある。
本発明の半導体装置のある態様は、絶縁膜上に設けられた半導体層を有する基板と、前記基板に形成された一対の素子分離領域に挟まれた部分に、垂直にせり上げられたソース領域およびドレイン領域と、ソース領域およびドレイン領域の内側の側壁にそれぞれ設けられた第１および第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に、ゲート絶縁膜で絶縁されたゲート電極と、を備えることを特徴とする。
なお、上記態様において、前記ソース領域と前記ゲート電極との間に介在するソース側壁絶縁膜と、前記ドレイン領域と前記ゲート電極との間に介在するドレイン側壁絶縁膜と、前記ソース側壁絶縁膜の下に形成され、前記ソース領域と接合するソースエクステンション領域と、前記ドレイン側壁絶縁膜の下に形成され、前記ドレイン領域と接合するドレインエクステンション領域と、をさらに備えてもよく、また、前記ゲート絶縁膜が、ハフニウム、ジルコニウムまたはアルミニウムを含んでもよい。半導体装置がいわゆるhigh-k膜を用いたエレベーテッドソースドレイン構造を有することにより、ソースドレイン抵抗が低減され、短チャネル効果にも強くなる。
本発明の半導体装置の製造方法のある態様は、絶縁膜上の単結晶シリコン層を側壁が垂直な一対の素子分離領域で素子分離する工程と、素子分離された前記単結晶シリコン層の上に多結晶シリコン層を成膜する工程と、前記多結晶シリコン層に不純物を注入する工程と、前記多結晶シリコン層の上に絶縁膜を成膜する工程と、ゲート形成領域の前記絶縁膜および前記多結晶シリコン層を選択的に除去し、さらに前記ゲート形成領域の前記単結晶シリコン層を一定深さまで選択的に除去して凹部を形成する工程と、前記凹部の側壁にサイドウォールを形成する工程と、前記多結晶シリコン層から前記単結晶シリコン層に不純物を拡散させてソースドレイン領域を形成する工程と、前記凹部の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、を備えることを特徴とする。
これによれば、エピプロセスを経ずに、簡便なプロセスにより側壁が垂直なエレベート構造のソースドレインを形成することができ、半導体装置の集積化および微細化を容易に達成できる。
本発明の半導体装置の製造方法の他の態様は、絶縁膜上の単結晶シリコン層を側壁が垂直な一対の素子分離領域で素子分離する工程と、素子分離された前記単結晶シリコン層の上に一対の混晶半導体を形成する工程と、前記一対の混晶半導体の各側壁にサイドウォールを形成する工程と、前記一対の混晶半導体に不純物を注入する工程と、前記一対の混晶半導体の間のゲート形成領域の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、を備えることを特徴とする。
これによれば、エピプロセスを経ずに、簡便なプロセスにより側壁が垂直なエレベート構造のソースドレインを形成することができ、半導体装置の集積化および微細化を容易に達成できる。
本発明の半導体装置の製造方法の他の態様は、絶縁膜上の単結晶シリコン層の上に絶縁層を形成する工程と、ゲート形成領域の前記絶縁層および前記単結晶シリコン層を選択的に除去して側壁が垂直な凹部を形成する工程と、 前記凹部の底面に多結晶シリコン膜を形成した後、前記多結晶シリコン膜をエピタキシャル成長させて単結晶シリコン膜を形成する工程と、前記単結晶シリコン膜の上に、絶縁物に埋め込まれた側壁が垂直な一対のゲート形成用スペーサーを形成する工程と、前記一対のゲート形成用スペーサーの間の前記単結晶シリコン膜および前記一対のゲート形成用スペーサーの外側の前記単結晶シリコン層に対して不純物を注入する工程と、前記不純物を注入した領域の上部にサリサイドを形成する工程と、前記一対のゲート形成用スペーサーとその下の絶縁物を除去して一対の凹部を形成し、前記一対の凹部の底面に単結晶シリコン膜を露出させる工程と、前記一対の凹部の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、にゲート絶縁膜を介して一対のゲート電極を形成する工程と、を備えることを特徴とする。
これによれば、エピプロセスを経ずに、簡便なプロセスにより側壁が垂直なエレベート構造のソースドレインを形成することができ、半導体装置の集積化および微細化を容易に達成できる。
本発明の半導体装置の製造方法の他の態様は、絶縁膜上の単結晶シリコン層の上に絶縁層を形成する工程と、ゲート形成領域の前記絶縁層および前記単結晶シリコン層を選択的に除去して側壁が垂直な凹部を形成する工程と、前記凹部の底面に多結晶シリコン膜を形成した後、前記多結晶シリコン膜をエピタキシャル成長させて単結晶シリコン膜を形成する工程と、前記単結晶シリコン膜の上に、絶縁物に埋め込まれた側壁が垂直な一対のゲート形成用スペーサーを形成する工程と、前記一対のゲート形成用スペーサーの間の単結晶シリコン膜を選択的に除去し、さらにその下の前記絶縁膜を一定深さまで選択的に除去する工程と、前記一対のゲート形成用スペーサーの内側の側壁に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜および前記一対のゲート形成用スペーサーの外側の前記単結晶シリコン層に対して不純物を注入する工程と、前記不純物を注入した領域の上部にサリサイドを形成する工程と、前記一対のゲート形成用スペーサーとその下の絶縁物を除去して一対の凹部を形成し、前記一対の凹部の底面に単結晶シリコン膜を露出させる工程と、前記一対の凹部の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、にゲート絶縁膜を介して一対のゲート電極を形成する工程と、を備えることを特徴とする。
これによれば、エピプロセスを経ずに、簡便なプロセスにより側壁が垂直なエレベート構造のソースドレインを形成することができ、半導体装置の集積化および微細化を容易に達成できる。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
本発明によれば、半導体装置の微細化および集積化を容易なプロセスで実現することができる。
（実施形態１）
図１（Ａ）に示すように、Si層１２と、SOI層１６（膜厚100nm）と、Si層１２とSOI層１６（膜厚100nm）との間に形成された埋め込み酸化膜(BOX膜)１４とを含むSOI基板からなる半導体基板１０の上に、窒化シリコン(Si3N4)層２０および多結晶シリコン層３０を成膜する。続いて、多結晶シリコン層３０の上に図１の断面方向両端部に開口を有するレジストパターン（図示せず）を形成し、窒化シリコン層２０および多結晶シリコン層３０の両端部を選択的に除去する。
次に、図１（Ｂ）に示すように、プラズマエッチングにより多結晶シリコン層３０およびSOI層１６をドライエッチングし、徐々に除去する。多結晶シリコン層３０およびSOI層１６を除去する過程において、窒化シリコン層２０からのプラズマ発光を光センサ（図示せず）により逐次検出し、発光強度が所定の値に到達した時点を基準にエンドポイントを設定しドライエッチングを停止する。
次に、図１（Ｃ）に示すように、ウェット酸化などの熱酸化法を用いて、SOI層１６の両側に、厚さ100nmの素子分離領域４０を形成する。
次に、図１（Ｄ）に示すように、熱リン酸を用いて窒化シリコン層２０を除去した後、多結晶シリコン層５０を成膜する。この多結晶シリコン層５０に砒素などの不純物を3E15cm-2程度イオン注入する。さらに、CVD(Chemical Vapor Deposition)法によりシリコン酸化膜６０および多結晶シリコン層６２を成膜した後、リソグラフィ工程によりゲートパターンをマスクの開口部として、シリコン酸化膜６０および多結晶シリコン層６２をRIE(Reactive Ion Etching)法により下地との選択比の差を利用して選択的に除去する。この工程により、多結晶シリコン層５０を底辺とし、側壁が垂直な凹部が形成される。
次に、図２（Ａ）に示すように、多結晶シリコン層６２および凹部底辺の多結晶シリコン層５０をエッチングによりに徐々に除去する。さらに、凹部底辺の多結晶シリコン層５０が除去された後、その下のSOI層１６を徐々に除去し、シリコン酸化膜６０の露出を発光強度の変化に基づいて検出することにより、エッチングを終了する。これにより、ゲート領域のSOI層１６が一定深さまで除去され、ゲート領域のSOI層１６の厚みが、たとえば、20〜30nm程度まで薄膜化される。この時点で、ゲート領域に、SOI層１６を底辺とし、側壁が垂直な凹部が形成される。なお、ゲート領域のSOI層１６の厚さは、多結晶シリコン層６２の厚さに応じてエッチング終点を制御することで容易に変えることができる。ゲート領域のSOI層１６の厚さは、ゲート長の長さの1/3以下程度が望ましい。これによれば、ソース・ドレイン間のパンチスルーなどの短チャネル効果を防止することができる。
次に、図２（Ｂ）に示すように、膜厚20〜30nmの多結晶シリコン層７０を全面に堆積する。その後、膜厚100nmのシリコン酸化膜を全面に堆積し、RIE法などの異方性エッチングにより、ゲート領域の凹部の側壁にサイドウォールスペーサ８０を形成する。
次に、図２（Ｃ）に示すように、RIE法により露出した多結晶シリコン層７０を図２（Ｂ）で堆積した膜厚分だけエッチングにより除去する。
次に、図２（Ｄ）に示すように、SOI層１６の表面露出部分を表面から20nmほど熱酸化した後、10〜20秒間、温度1000℃で熱処理を行う。このとき、多結晶シリコンの酸化レートが、単結晶シリコンの酸化レートより大きいため、多結晶シリコン層７０の両端露出部はより深くまで（20nm以上まで）酸化される。その後、DHF(diluted hydrofluoric acid)洗浄またはBHF(buffered hydrofluoric acid)洗浄により、20nmほど表面のシリコン酸化膜を除去する。この工程により、チャネル部に単結晶シリコンが露出する。一方、多結晶シリコン層７０の両端露出部は、薄いシリコン酸化膜(SiO2)７２で被覆される。また、多結晶シリコン層５０からSOI層１６に不純物が拡散し、SOI層１６に側壁が垂直なソース領域９０およびドレイン領域９４が形成され、さらにゲート直下のチャネル領域の両側にソース領域９０およびドレイン領域９４と接合するソースエクステンション領域９２およびドレインエクステンション領域９６がそれぞれ形成される。
次に、図３（Ａ）に示すように、ALD(Atomic Layer Deposition)法またはCVD法により、いわゆるhigh-k膜をゲート絶縁膜７４として成膜し、その上にゲートメタル層７６を成膜する。high-k絶縁膜は、ハフニウム、ジルコニウムまたはアルミニウムを含み、具体例としては、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、ハフニウムシリケート、ジルコニウムシリケート、アルミニウムシリケート等が例示される。さらに、ゲートメタル層７６の上に、ハードマスクとして窒化シリコン層７８を成膜する。なお、ゲートメタル層７６は、多層でもよい。たとえば、ゲートメタル層７６は、ゲート絶縁膜７４の上に成膜された第１のメタル層と、第１のメタル層の上に成膜された第２のメタル層を含み、第１のメタル層により第２のメタル層の仕事関数を補正させてもよい。なお、通常、仕事関数は第１のメタル層で決まるが、第１および第２のメタル層を熱処理等で混合させることにより、仕事関数を補正することも可能である。
次に、図３（Ｂ）に示すように、リソグラフィ工程によりゲートパターンをマスクした状態で、窒化シリコン層７８を選択的に除去する。さらに、選択的に除去された窒化シリコン層７８の下のゲートメタル層７６、ゲート絶縁膜７４、シリコン酸化膜６０および多結晶シリコン層５０をエッチングにより除去する。エッチングの終点は、素子分離領域４０が露出し始めるにつれて生じる発光強度の変化により定められる。エッチング除去により生じた側壁部分には、必要に応じて、窒化シリコンを用いてサイドウォール７９を形成してもよい。なお、窒化シリコンをコンタクトエッチング時のストップ膜として用いる場合には、窒化シリコン膜を20nm程度の薄膜とし、その上に低温形成シリコン酸化膜などのゲート絶縁膜を形成してもよい。本工程以降、コンタクトエッチング、配線材料堆積および配線加工を行うことにより、上部構造を形成することができる。
図３（Ｂ）は、実施形態１に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成されたエレベート構造のソース領域９０およびドレイン領域９４を有し、ソース領域９０およびドレイン領域９４がゲート直下のチャネル領域のSOI層１６の両側に設けられたソースエクステンション領域９２およびドレインエクステンション領域９６とそれぞれ接合する。ゲート電極は、ゲート絶縁膜７４およびゲートメタル層７６で構成されており、チャネル領域のSOI層１６を底辺とし、ソース領域９０とドレイン領域９４との間に形成された凹部に埋め込まれる。
（実施形態２）
本実施形態に係る半導体装置の製造方法は、実施形態１の図１（Ａ）から図１（Ｄ）の多結晶シリコン層５０への不純物注入工程までは共通するため、実施形態１と共通する工程の説明を省略する。
実施形態１と共通する工程に続いて、図４（Ａ）に示すように、多結晶シリコン層５０の上にCVD法により窒化シリコン層１００および多結晶シリコン層１１０を成膜した後、リソグラフィ工程によりゲートパターンをマスクの開口部として、窒化シリコン層１００および多結晶シリコン層１１０をRIE法により選択的に除去する。この工程により、多結晶シリコン層５０を底辺とし、側壁が垂直な凹部が形成される。
次に、図４（Ｂ）に示すように、多結晶シリコン層１１０および凹部底辺の多結晶シリコン層５０をエッチングにより除去する。さらに、凹部底辺の多結晶シリコン層５０が除去された後、その下のSOI層１６を徐々に除去し、窒化シリコン層の露出を発光強度の変化に基づいて検出することにより、エッチングを終了する。これにより、ゲート領域のSOI層１６が一定深さまで除去され、ゲート領域のSOI層１６の厚みが、たとえば、20〜30nm程度まで薄膜化される。この時点で、ゲート領域に、SOI層１６を底辺とし、側壁が垂直な凹部が形成される。なお、ゲート領域のSOI層１６の厚さは、多結晶シリコン層６２の厚さに応じてエッチング終点を制御することで容易に変えることができる。
次に、図４（Ｃ）に示すように、膜厚20〜30nmの多結晶シリコン層１２０を堆積する。その後、膜厚100nmのシリコン酸化膜を堆積し、RIE法などの異方性エッチングにより、ゲート領域の凹部の側壁にサイドウォールスペーサ１３０を形成する。
次に、図４（Ｄ）に示すように、RIE法により露出した多結晶シリコン層１２０を図４（Ｃ）で堆積した膜厚分だけエッチングにより除去する。
次に、図５（Ａ）に示すように、表面露出部分を表面から20nmほど熱酸化した後、10〜20秒間、温度1000℃で熱処理を行う。その後、DHF洗浄またはBHF洗浄により、20nmほど表面のシリコン酸化膜を除去する。この工程により、多結晶シリコン層７０の両面露出部がシリコン酸化膜７２に変化する。また、多結晶シリコン層５０からSOI層１６に不純物が拡散し、SOI層１６に側壁が垂直なソース領域９０およびドレイン領域９４が形成され、さらにゲート直下のチャネル領域の両側にソース領域９０およびドレイン領域９４と接合するソースエクステンション領域９２およびドレインエクステンション領域９６がそれぞれ形成される。
次に、図５（Ｂ）に示すように、ALD法またはCVD法によりhigh-k膜をゲート絶縁膜１４０として成膜し、その上にゲートメタル層１５０を成膜する。なお、ゲートメタル層１５０は、多層でもよい。たとえば、ゲートメタル層１５０は、ゲート絶縁膜１４０の上に成膜された第１のメタル層と、第１のメタル層の上に成膜された第２のメタル層を含み、第１のメタル層により第２のメタル層の仕事関数を補正させてもよい。
次に、図５（Ｃ）に示すように、窒化シリコン層１００をストッパーとしてゲートメタル層１５０をCMP(Chemical Mechanical Polishing)により除去して、表面を平坦化し、ゲート領域のみにゲートメタル層１５０を残存させる。図５（Ｃ）から明らかなように、ゲートメタル層１５０の高さは素子分離領域４０の高さよりも高い。したがって、トランジスタ層直上の第１層目の配線が無くても、素子分離領域４０の上の窒化シリコン層１００に埋め込む形でゲート電極を伸ばし、別の活性領域上のゲートと電気的に接続させることができる。
次に、図６に示すように、窒化シリコン層１００および多結晶シリコン層５０をエッチングにより除去する。エッチング除去により生じた側壁部分には、必要に応じて、窒化シリコンを用いてサイドウォールを形成してもよいが、本実施形態では、窒化シリコンをコンタクトエッチング時のストップ膜として用いる。この場合には、窒化シリコン膜１５２を20nm程度の薄膜とし、その上に低温形成シリコン酸化膜などのゲート絶縁膜１６０を形成する。本工程以降、コンタクトエッチング、配線材料堆積および配線加工を行うことにより、上部構造を形成することができる。
図６は、実施形態２に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成されたエレベート構造のソース領域９０およびドレイン領域９４を有し、ソース領域９０およびドレイン領域９４がゲート直下のチャネル領域のSOI層１６の両側に設けられたソースエクステンション領域９２およびドレインエクステンション領域９６とそれぞれ接合する。ゲート電極は、ゲート絶縁膜１４０およびゲートメタル層１５０で構成されており、チャネル領域のSOI層１６を底辺とし、ソース領域９０とドレイン領域９４との間に形成された凹部に埋め込まれる。
（実施形態３）
本実施形態では、半導体基板２００として、埋め込み酸化膜２２０によりSi層２１０と分離されたSOI層２３０を有するSOI基板を用いる。なお、SOI層２３０の厚みは、たとえば、表面を酸化処理した後、形成した酸化膜を除去する手法により予め、100nm程度まで薄膜化する。まず、図７（Ａ）に示すように、このSOI層２３０の両端に素子分離領域２４０を形成し、SOI層２３０を素子分離する。素子分離領域２４０の形成の方法は、実施形態１の図１（Ａ）から（Ｄ）の熱リン酸による窒化シリコン層の除去工程までと同様である。
次に、図７（Ｂ）に示すように、CVD法によりSOI層２３０の上に膜厚100〜150nmのSiGeなどの混晶半導体層２５０を形成する。この混晶半導体層２５０に3E15cm-2程度の砒素などの不純物イオンをイオン注入する。なお、混晶半導体層２５０を形成する際に、不純物イオンを予め含ませることも可能であり、この場合には、混晶半導体層２５０にイオン注入する工程は省略される。さらに、混晶半導体層２５０の上に、リソグラフィ法によりゲートを形成するためのゲートパターンを形成し、このゲートパターンをマスクとして、反応性エッチング(RIE)法により、混晶半導体層２５０をエッチングし、ゲート領域のSOI層２３０を露出させる。なお、SiGeのエッチング速度は、Siより著しく大きいため、エッチングをSOI層２３０の表面で停止させることは容易である。
次に、図８（Ａ）に示すように、酸化シリコン、窒化シリコンなどの絶縁材料を表面に堆積させた後、異方性エッチングを利用してエッチバックすることにより、各混晶半導体層２５０の側壁にサイドウォールスペーサ２５２を形成する。
次に、図８（Ｂ）に示すように、10〜20秒間、温度1000℃で活性化アニールを行った後、表面に犠牲酸化膜（図示せず）を形成する。この工程により、混晶半導体層２５０からSOI層２３０へ不純物が拡散し、ゲート直下のチャネル領域のSOI層２３０の両側にソースエクステンション領域２４６およびドレインエクステンション領域２４８が形成される。続いて、犠牲酸化膜を除去した後、ALD法、CVD法などの技術でhigh-k膜をゲート絶縁膜２６０として成膜し、その上に第１のゲートメタル層２７０および第２のゲートメタル層２８０を成膜する。なお、第１のゲートメタル層２７０は、第２のゲートメタル層２８０の仕事関数の補正に用いられる。第１のゲートメタル層２７０に代えて、シリサイドを用いてもよい。続いて、CMPおよびエッチバックによりゲート領域以外のゲート絶縁膜２６０、第１のゲートメタル層２７０および第２のゲートメタル層２８０を除去して、メタルゲート電極をゲート領域の凹部に埋め込む。なお、素子分離領域２４０に電極材料が残渣として残ることによって短絡が懸念される場合は、素子分離領域２４０上を開口部とするレジストマスクを形成し、さらにエッチングを行うことにより、残渣を除去することが望ましい。
図８は、実施形態３に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成されたエレベート構造のソース領域９０およびドレイン領域９４を有し、ソース領域９０およびドレイン領域９４がゲート直下のチャネル領域のSOI層２３０の両側に設けられたソースエクステンション領域およびドレインエクステンション領域９６とそれぞれ接合する。ゲート電極は、ゲート絶縁膜２６０、第１のゲートメタル層２７０および第２のゲートメタル層２８０で構成されており、チャネル領域のSOI層２３０を底辺とし、ソース領域９０とドレイン領域９４との間に形成された凹部に埋め込まれる。
（実施形態４）
本実施形態に係る半導体装置の製造方法は、実施形態３と基本的には同様であるが、図７（Ｂ）において、混晶半導体層２５０を形成した後、混晶半導体層２５０の上に多結晶シリコン層２５３をさらに形成する。この多結晶シリコン層２５３に3E15cm-2程度の砒素などの不純物イオンをイオン注入する。実施形態３と同様に、混晶半導体層２５０を形成する際に、不純物イオンを予め含ませることも可能であり、この場合には、多結晶シリコン層２５３にイオン注入する工程は省略される。図９は、本実施形態に係る製造方法により製造された半導体装置の概略断面図である。本実施形態に係る半導体装置は、混晶半導体層２５０の上に多結晶シリコン層２５３が設けられているため、サイドウォール形成工程などのエッチング時に、混晶半導体層２５０が膜減りすることを防止することができる。
（実施形態５）
本実施形態に係る半導体装置の製造方法は、CMOSを製造する場合の実施形態３の変形例に該当する。本実施形態では、pMOS領域およびnMOS領域にそれぞれ実施形態３の図７（Ａ）から（Ｂ）の工程を実施する。ただし、pMOS領域に形成された混晶半導体層２５０には、たとえばホウ素などのアクセプタが不純物として注入され、nMOS領域に形成された混晶半導体層２５０には、たとえば砒素などのドナーが不純物として注入される。その後、PSG(Phospho Silicate Glass)層を全面に成膜した後、pMOS領域のPSGを等方性エッチングで除去し、改めて全面にBSG(Boron Silicate Glass)層を成膜してからnMOS領域のBSGを等方性エッチングで除去する。さらに、pMOS領域のBSGおよびnMOS領域のPSGを異方性エッチングすることにより、図１０（Ａ）に示すように、pMOS領域の混晶半導体層２５０の側壁にBSGからなるサイドウォールスペーサ２５４を形成し、一方、nMOS領域の混晶半導体層２５０の側壁にPSGからなるサイドウォールスペーサ２５６を形成する。次に、活性化アニールを実施する。これにより、サイドウォールスペーサ２５４からpMOS領域のSOI層２３０に、pMOS領域の混晶半導体層２５０に拡散した不純物と同一導電型の不純物が拡散するとともに、サイドウォールスペーサ２５６からnMOS領域のSOI層２３０に、nMOS領域の混晶半導体層２５０に拡散した不純物と同一導電型の不純物が拡散し、pMOS領域およびnMOS領域にそれぞれ不純物濃度が濃いソースエクステンション領域およびドレインエクステンション領域が形成される。
次に、１０（Ｂ）に示すように、図８（Ｂ）と同様な工程により、メタルゲート電極をpMOS領域およびnMOS領域のゲート領域の凹部にそれぞれ埋め込む。pMOS領域およびnMOS領域に、ソースエクステンション領域およびドレインエクステンション領域がそれぞれ形成されるため、ソース領域およびドレイン領域とゲート直下に形成されるチャネルの反転層とがそれぞれ確実に電気的に接続される。
なお、図１０（Ａ）において、サイドウォールスペーサ２５４およびサイドウォールスペーサ２５６を形成した後、pMOS領域のSOI層２３０にpMOS領域の混晶半導体層２５０に注入した不純物と反対導電型の不純物を注入し、nMOS領域のSOI層２３０にnMOS領域の混晶半導体層２５０に注入した不純物と反対導電型の不純物を注入してもよい。これによりソースエクステンション領域およびドレインエクステンション領域がチャネル領域に拡散して、チャネル長が短くなりすぎることが抑制される。
（実施形態６）
本実施形態では、まず、Si層３０２と、SOI層３０６と、Si層３０２とSOI層３０６との間に形成された埋め込み酸化膜３０４とを含むSOI基板からなる半導体基板３００に窒化シリコン層３１０を堆積させる。その後、リソグラフィ法により中央部に開口を有するレジストを形成し、窒化シリコン層３１０およびSOI層３０６を選択的に除去して、側壁が垂直な凹部を形成する。次に、レジストを除去した後、スパッタ等により半導体基板３００に対して多結晶シリコン層３２０を異方的に成膜する。次に、図１１（Ａ）に示すように、窒化シリコン層３１０およびSOI層３０６の側面に堆積した多結晶シリコン層を等方性エッチングにより除去する。続いて、埋め込み酸化膜３０４の上に堆積した多結晶シリコン層３２０を電子ビーム照射などにより加熱して、固相エピタキシャル成長によって両側のSOI層３０６の方から中央部に向けて順に結晶成長させ、単結晶シリコン膜３２２を形成する。
次に、CVD法により凹部に沿ってシリコン酸化膜３３０を堆積させる。続いて、図１１（Ｂ）に示すように、多結晶シリコンを成膜した後、ドライエッチングなどのエッチバックにより凹部の両側壁に一対のスペーサ３４０を形成する。
次に、一対のスペーサ３４０の垂直な側壁と露出した単結晶シリコン膜３２２とで形成された凹部に、シリコン酸化膜を堆積した後、ドライエッチングなどのエッチバックを行うことにより、各シリコン酸化膜３３０の凹部底面側の端部をスペーサ３４０に沿って上方へ延長させる。次に、図１１（Ｃ）に示すように、CVD法により窒化ケイ素層３５０を全面に堆積させる。
次に、CMPによる表面の平滑化を行い、窒化シリコン層３１０を露出させる。さらに、図１２（Ａ）に示すように、多結晶シリコンからなるスペーサ３４０の上部を酸化させる。これにより、両方のスペーサ３４０がシリコン酸化膜３３０でそれぞれ取り囲まれる。
次に、窒化シリコン層３１０を除去した後、窒化シリコンまたは酸化シリコンで両方のシリコン酸化膜３３０の両側側部にスペーサ３６０を形成する。続いて、図１２（Ｂ）に示すように、露出したSOI層３０６および単結晶シリコン膜３２２に対して、砒素などの不純物をイオン注入する。これにより、一対のソース領域３９０が埋め込み酸化膜３０４の両端部上に形成されるとともに、およびドレイン領域３９１が凹部底面に形成される。
次に、コバルトを全面に成膜した後、熱処理を行うことによりコバルトと一対のソース領域３９０およびドレイン領域３９１との間でシリサイド化反応を起こさせる。このとき、図１２（Ｃ）に示すように、一対のソース領域３９０、およびドレイン領域３９１から単結晶シリコン膜３２２へ不純物が熱拡散する。この結果、一対のソース領域３９０にそれぞれ接合する一対のソースエクステンション領域３９２が形成されるとともに、ドレイン領域３９１の両端部に接合する一対のドレインエクステンション領域３９３が形成される。その後、図１２（Ｃ）に示すように、未反応のコバルトを選択的に除去することにより、凹部底面および両方のSOI層３０６の上部にコバルトサリサイド３７０を形成する。
次に、窒化ケイ素薄膜（図示せず）を全面に堆積させる。この窒化ケイ素薄膜は、コンタクトエッチング時のストッパーとして用いられる。続いて、シリコン酸化膜３７２を全面に堆積させた後、CMPまたはエッチバックにより表面を平坦化し、図１３（Ａ）に示すように、シリコン酸化膜３３０に埋め込まれたスペーサ３４０の上部を露出させる。
次に、シリコン酸化膜３３０に埋め込まれたスペーサ３４０をエッチングして除去し、エッチングにより生じた凹部底面のシリコン酸化膜をウエットエッチングして単結晶シリコン膜３２２を露出させる。この後、図１３（Ｂ）に示すように、high-k膜からなるゲート絶縁膜３８０を全面に堆積させた後、ゲートメタル層３８２を堆積させ、金属CMPまたはエッチバックによりゲートに不要な部分のゲート絶縁膜３８０およびゲートメタル層３８２を選択的に除去する。
図１３（Ｂ）は、実施形態６に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成された一対のエレベート構造のソース領域３９０、および共通のドレイン領域３９１を備える。各ソース領域３９０はゲート直下のチャネル領域に接続するソースエクステンション領域３９２とそれぞれ接合する。また、ドレイン領域３９１の両端部はゲート直下のチャネル領域に接続するドレインエクステンション領域３９３とそれぞれ接合する。一対のゲート電極は、ゲート絶縁膜３８０およびゲートメタル層３８２で構成されており、チャネル領域の単結晶シリコン膜３２２を底辺とし、２つのソース領域３９０と共通のドレイン領域３９１との間に形成された一対の凹部に埋め込まれている。
（実施形態７）
本実施形態は、実施形態６の製造方法と基本的な手順は同様である。以下では、実施形態６と同様な手順を省略して、実施形態６と異なる手順を説明する。本実施形態の工程は、図１１（Ｂ）を用いて説明した工程までは実施形態６と共通する。ここで、本実施形態では、窒化ケイ素層３５０に代えて多結晶シリコン層を全面に堆積させる。この多結晶シリコン膜は、図１２（Ａ）で、多結晶シリコンからなるスペーサ３４０の上部を酸化させる工程に代えて、酸化処理を行うことにより、シリコン酸化膜に変化する。また、凹部底面に形成されたシリコン酸化膜は、窒化シリコン層３１０を除去する工程の過程、またはその前後において、選択的に除去される。この後、実施形態６と同様に、両方のシリコン酸化膜３３０の両側側部にスペーサ３６０を形成する工程以降を実施することにより、実施形態６で製造される半導体装置と同様な構成を得ることができる。
（実施形態８）
本実施形態は、実施形態６で、上記図１１（Ｂ）を用いて説明した工程の後、スペーサ３４０を側壁とする凹部に、シリコン酸化膜を堆積した後、ドライエッチングなどのエッチバックを行うことにより、両方のシリコン酸化膜３３０の凹部底面側の端部を側壁が垂直なスペーサ３４０に沿って上方へ延長させる工程までは、実施形態６の製造方法と同様である。
本実施形態では、次に、図１４（Ａ）に示すように、多結晶シリコン層を全面に堆積させた後、エッチバックにより両方のスペーサ３４０の側壁に多結晶シリコンからなるスペーサ４００を形成するとともに、両方のスペーサ４００の間に露出する単結晶シリコン膜３２２を選択的に除去して、埋め込み酸化膜３０４を露出させる。この工程により、両方のスペーサ４００の間に側壁が垂直な溝が形成される。
次に、図１４（Ｂ）に示すように、両端上部平面上のシリコン酸化膜３３０とその下の多結晶シリコン層３２０および窒化シリコン層３１０をエッチングにより除去する。さらに、全面にシリコン酸化膜を成膜した後、エッチバックすることにより、両方のスペーサ４００の間に設けられた溝にシリコン酸化膜４１０を埋め込む。このとき、スペーサ３４０の上部にもシリコン酸化膜が埋め込まれ、埋め込まれたシリコン酸化膜がシリコン酸化膜３３０と一体化する。これにより、スペーサ３４０がシリコン酸化膜３３０の中に埋め込まれる。また、シリコン酸化膜３３０の外側にシリコン酸化膜からなるスペーサ４２０が形成される。
次に、露出したSOI層３０６およびスペーサ４００に対して、砒素などの不純物をイオン注入する。これにより、一対のソース領域４７０が埋め込み酸化膜３０４の両端部上に形成されるとともに、および一対のドレイン領域４７１が凹部内に離間して形成される。続いて、コバルトを全面に成膜した後、熱処理を行うことによりコバルトとSOI層３０６およびスペーサ４００の多結晶シリコンとの間でシリサイド化反応を起こさせる。このとき、図１４（Ｃ）に示すように、一対のソース領域４７０およびドレイン領域４７１から単結晶シリコン膜３２２へ不純物が熱拡散する。この結果、一対のソース領域４７０にそれぞれ接合するソースエクステンション領域４７３が形成されるとともに、一対のドレイン領域４７１にそれぞれ接合するドレインエクステンション領域４７４が形成される。その後、図１４（Ｃ）に示すように、未反応のコバルトを選択的に除去することにより、コバルトサリサイド４３０を形成する。
次に、窒化ケイ素薄膜（図示せず）を全面に堆積させる。この窒化ケイ素薄膜は、コンタクトエッチング時のストッパーとして用いることができる。続いて、シリコン酸化膜４４０を全面に堆積させた後、CMPまたはエッチバックにより表面を平坦化し、図１５（Ａ）に示すように、シリコン酸化膜３３０に埋め込まれたスペーサ３４０の上部を露出させる。
次に、シリコン酸化膜３３０に埋め込まれたスペーサ３４０をエッチングして除去し、エッチングにより生じた凹部底面のシリコン酸化膜をウエットエッチングして単結晶シリコン膜３２２を露出させる。この後、図１５（Ｂ）に示すように、high-k膜からなるゲート絶縁膜４５０を全面に堆積させた後、ゲートメタル層４６０を堆積させ、金属CMPまたはエッチバックによりゲートに不要な部分のゲート絶縁膜４５０およびゲートメタル層４６０を選択的に除去する。
図１５（Ｂ）は、実施形態８に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成された一対のエレベート構造のソース領域４７０、および一対のソース領域４７０に対応する一対のドレイン領域４７１を備える。各ソース領域４７０はゲート直下のチャネル領域に接続するソースエクステンション領域４７３とそれぞれ接合する。また、各ドレイン領域４７１はゲート直下のチャネル領域に接続するドレインエクステンション領域４７４とそれぞれ接合する。一対のゲート電極は、ゲート絶縁膜４５０およびゲートメタル層４６０で構成されており、チャネル領域の単結晶シリコン膜３２２を底辺とし、ソース領域とドレイン領域との間に形成された一対の凹部に埋め込まれている。
（実施形態９）
本実施形態は、実施形態６で、図１１（Ｂ）を用いて説明した工程の後、スペーサ３４０を側壁とする凹部に、シリコン酸化膜を堆積した後、ドライエッチングなどのエッチバックを行うことにより、両方のシリコン酸化膜３３０の凹部底面側の端部をスペーサ３４０に沿って上方へ延長させる工程までは、実施形態６の製造方法と同様である。
本実施形態では、次に、エッチングにより、凹部底面の単結晶シリコン膜３２２ならびに両端上部平面上のシリコン酸化膜３３０およびその下の多結晶シリコン層３２０を選択的に除去する。続いて、図１６（Ａ）に示すように、中央の側壁が垂直な凹部に多結晶シリコン層５００を堆積させた後、多結晶シリコン層５００をエッチバックする。
次に、図１６（Ｂ）に示すように、窒化シリコン層３１０をエッチングにより除去した後、露出したSOI層３０６および多結晶シリコン層５００に対して砒素などの不純物をイオン注入する。これにより、一対のソース領域５６０が埋め込み酸化膜３０４の両端部上に形成されるとともに、およびドレイン領域５６１が凹部に形成される。なお、窒化シリコン層３１０を除去する領域を素子形成領域のみにすることにより、素子形成領域以外に残存する窒化シリコン層３１０を後述するCMP工程のストッパーとして用いることができる。
次に、コバルトを全面に成膜した後、熱処理を行うことによりコバルトとSOI層３０６および多結晶シリコン層５００との間でシリサイド化反応を起こさせる。このとき、図１６（Ｃ）に示すように、一対のソース領域５６０、およびドレイン領域５６１から単結晶シリコン膜３２２へ不純物が熱拡散する。この結果、一対のソース領域５６０にそれぞれ接合する一対のソースエクステンション領域５６２が形成されるとともに、ドレイン領域５６１の下部の両端部に接合する一対のドレインエクステンション領域５６３が形成される。その後、図１６（Ｃ）に示すように、未反応のコバルトを選択的に除去することにより、コバルトサリサイド５１０を形成する。このとき、コバルトサリサイド５１０はスペーサ３４０の上部にもコバルトサリサイド５１０が形成されるが、この後述する工程で除去される。
次に、窒化ケイ素薄膜（図示せず）を全面に堆積させる。この窒化ケイ素薄膜は、コンタクトエッチング時のストッパーとして用いられる。続いて、シリコン酸化膜５２０を全面に堆積させた後、CMPまたはエッチバックにより表面を平坦化し、図１７（Ａ）に示すように、スペーサ３４０の上に形成されたコバルトサリサイド５１０を露出させる。
次に、スペーサ３４０の上に形成されたコバルトサリサイド５１０およびその下のスペーサ３４０をエッチングにより除去する。その後、エッチングにより生じた凹部底面のシリコン酸化膜をウエットエッチングして単結晶シリコン膜３２２を露出させる。さらに、図１７（Ｂ）に示すように、high-k膜からなるゲート絶縁膜５３０を凹部底面に堆積させた後、ゲートメタル層５４０を堆積させ、金属CMPまたはエッチバックによりゲートに不要な部分のゲートメタル層５４０を選択的に除去する。
図１７（Ｂ）は、実施形態９に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成された一対のエレベート構造のソース領域５６０、共通のドレイン領域５６１を備える。各ソース領域５６０はゲート直下のチャネル領域に接続するソースエクステンション領域５６２とそれぞれ接合する。また、ドレイン領域５６１の下部の両端部はゲート直下のチャネル領域に接続するドレインエクステンション領域５６３とそれぞれ接合する。一対のゲート電極は、ゲート絶縁膜５３０およびゲートメタル層５４０で構成されており、チャネル領域の単結晶シリコン膜３２２を底辺とし、ソース領域５６０とドレイン領域５６１との間に形成された一対の凹部に埋め込まれている。
（実施形態１０）
本実施形態は、実施形態６で、図１１（Ｂ）を用いて説明した工程の後、スペーサ３４０を側壁とする凹部に、シリコン酸化膜を堆積した後、ドライエッチングなどのエッチバックを行うことにより、両方のシリコン酸化膜３３０の凹部底面側の端部をスペーサ３４０に沿って上方へ延長させる工程までは、実施形態６の製造方法と同様である。ドライエッチングなどのエッチバックにおいては、単結晶シリコン膜３２２の上のシリコン酸化膜も除去される。
本実施形態では、次に、凹部の単結晶シリコン膜３２２をエッチングにより除去し、さらに埋め込み酸化膜３０４を一定深さまでエッチングにより除去する。この後、図１８（Ａ）に示すように、多結晶シリコン層６００を成膜した後、エッチバックを行い、多結晶シリコン層６００に形成された側壁が垂直な凹部の底辺に埋め込み酸化膜３０４を露出させる。
次に、図１８（Ｂ）に示すように、窒化シリコン層３１０をエッチングにより除去した後、露出したSOI層３０６および多結晶シリコン層６００に対して砒素などの不純物をイオン注入する。これにより、一対のソース領域６６０が埋め込み酸化膜３０４の両端部上に形成されるとともに、および一対のドレイン領域６６１が凹部内に離間して形成される。ドレイン領域６６１の下端は、埋め込み酸化膜３０４の上面より下に位置する。なお、窒化シリコン層３１０を除去する領域を素子形成領域のみにすることにより、素子形成領域以外に残存する窒化シリコン層３１０を後述するCMP工程のストッパーとして用いることができる。
次に、コバルトを全面に成膜した後、熱処理を行うことによりコバルトとSOI層３０６および多結晶シリコン層６００との間でシリサイド化反応を起こさせる。このとき、図１８（Ｃ）に示すように、一対のソース領域６６０および一対のドレイン領域６６１から単結晶シリコン膜３２２へ不純物が熱拡散する。この結果、一対のソース領域６６０にそれぞれ接合するソースエクステンション領域６６２が形成されるとともに、一対のドレイン領域６６１にそれぞれ接合するドレインエクステンション領域６６３が形成される。本実施形態では、ドレイン領域６６１の下端が、単結晶シリコン膜３２２より下に位置するため、ドレインエクステンション領域６６３とドレイン領域６６１とを確実に接合することができる。その後、図１８（Ｃ）に示すように、未反応のコバルトを選択的に除去することにより、コバルトサリサイド６１０を形成する。このとき、コバルトサリサイド６１０はスペーサ３４０の上部にもコバルトサリサイド６１０が形成されるが、この後述する工程で除去される。
次に、窒化ケイ素薄膜（図示せず）を全面に堆積させる。この窒化ケイ素薄膜は、コンタクトエッチング時のストッパーとして用いられる。続いて、シリコン酸化膜６２０を全面に堆積させた後、CMPまたはエッチバックにより表面を平坦化し、図１９（Ａ）に示すように、スペーサ３４０を露出させる。
次に、スペーサ３４０をエッチングにより除去する。その後、エッチングにより生じた凹部底面のシリコン酸化膜をウエットエッチングして単結晶シリコン膜３２２を露出させる。さらに、図１９（Ｂ）に示すように、high-k膜からなるゲート絶縁膜６３０を凹部底面に堆積させた後、ゲートメタル層６４０を堆積させ、金属CMPまたはエッチバックによりゲートに不要な部分のゲートメタル層６４０を選択的に除去する。
図１９（Ｂ）は、実施形態１０に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成された一対のエレベート構造のソース領域６６０、および一対のソース領域６６０に対応する一対のドレイン領域６６１を備える。各ソース領域６６０はゲート直下のチャネル領域に接続するソースエクステンション領域６６２とそれぞれ接合する。また、各ドレイン領域６６１はゲート直下のチャネル領域に接続するドレインエクステンション領域６６３とそれぞれ接合する。一対のゲート電極は、ゲート絶縁膜６３０およびゲートメタル層６４０で構成されており、チャネル領域の単結晶シリコン膜３２２を底辺とし、ソース領域とドレイン領域との間に形成された一対の凹部に埋め込まれる。
本実施形態の半導体装置は、ドレイン領域６６１が一定深さまで掘り込まれた埋め込み酸化膜３０４の上に形成されているため、ドレイン領域６６１とドレインエクステンション領域６６３との導通を確実に形成することができる。
（実施形態１１）
本実施形態は、実施形態６で、図１１（Ｂ）を用いて説明した工程の後、スペーサ３４０を側壁とする凹部に、シリコン酸化膜を堆積した後、ドライエッチングなどのエッチバックを行うことにより、両方のシリコン酸化膜３３０の凹部底面側の端部をスペーサ３４０に沿って上方へ延長させる工程までは、実施形態６の製造方法と同様である。ドライエッチングなどのエッチバックにおいては、単結晶シリコン膜３２２の上のシリコン酸化膜も除去される。
本実施形態では、次に、側壁が垂直な凹部底面の単結晶シリコン膜３２２およびその下の埋め込み酸化膜３０４を一定深さまでエッチングにより除去するとともに、両端上部平面上のシリコン酸化膜３３０およびその下の多結晶シリコン層３２０をエッチングにより除去する。続いて、図２０（Ａ）に示すように、凹部に多結晶シリコン層７００を堆積させた後、多結晶シリコン層７００をエッチバックして、多結晶シリコン層７００を凹部に埋め込む。
次に、図２０（Ｂ）に示すように、窒化シリコン層３１０をエッチングにより除去した後、露出したSOI層３０６および多結晶シリコン層７００に対して砒素などの不純物をイオン注入する。これにより、一対のソース領域７６０が埋め込み酸化膜３０４の両端部上に形成されるとともに、およびドレイン領域７６１が凹部に形成される。ドレイン領域７６１の下端は、埋め込み酸化膜３０４の上面より下に位置する。なお、窒化シリコン層３１０を除去する領域を素子形成領域のみにすることにより、素子形成領域以外に残存する窒化シリコン層３１０を後述するCMP工程のストッパーとして用いることができる。
次に、コバルトを全面に成膜した後、熱処理を行うことによりコバルトとSOI層３０６および多結晶シリコン層７００との間でシリサイド化反応を起こさせる。このとき、図２０（Ｃ）に示すように、一対のソース領域７６０、およびドレイン領域７６１から単結晶シリコン膜３２２へ不純物が熱拡散する。この結果、一対のソース領域７６０にそれぞれ接合する一対のソースエクステンション領域７６２が形成されるとともに、ドレイン領域７６１の両側に接合する一対のドレインエクステンション領域７６３が形成される。その後、図２０（Ｃ）に示すように、未反応のコバルトを選択的に除去することにより、コバルトサリサイド７１０を形成する。このとき、コバルトサリサイド７１０はスペーサ３４０の上部にもコバルトサリサイド７１０が形成されるが、この後述する工程で除去される。
次に、窒化ケイ素薄膜（図示せず）を全面に堆積させる。この窒化ケイ素薄膜は、コンタクトエッチング時のストッパーとして用いられる。続いて、シリコン酸化膜７２０を全面に堆積させた後、CMPまたはエッチバックにより表面を平坦化し、図２０（Ａ）に示すように、スペーサ３４０を露出させる。
次に、スペーサ３４０をエッチングにより除去する。その後、エッチングにより生じた凹部底面のシリコン酸化膜をウエットエッチングして単結晶シリコン膜３２２を露出させる。さらに、図２１に示すように、high-k膜からなるゲート絶縁膜７３０を凹部底面に堆積させた後、ゲートメタル層７４０を堆積させ、金属CMPまたはエッチバックによりゲートに不要な部分のゲートメタル層７４０を選択的に除去する。
図２１は、実施形態１１に係る半導体製造方法によって作製された半導体装置のソースドレイン方向の断面構造を示す。本実施形態の半導体装置は、側壁が垂直に形成された一対のエレベート構造のソース領域７６０、および共通のドレイン領域７６１を備える。各ソース領域７６０はゲート直下のチャネル領域に接続するソースエクステンション領域７６２とそれぞれ接合する。また、ドレイン領域７６１はその両側において、ゲート直下のチャネル領域に接続するドレインエクステンション領域７６３とそれぞれ接合する。一対のゲート電極は、ゲート絶縁膜７３０およびゲートメタル層７４０で構成されており、チャネル領域の単結晶シリコン膜３２２を底辺とし、ソース領域とドレイン領域との間に形成された一対の凹部に埋め込まれる。
本実施形態の半導体装置は、が一定深さまで掘り込まれた埋め込み酸化膜３０４の上に形成されているため、ドレイン領域７６１とドレインエクステンション領域７６３との導通を確実に形成することができる。
なお、上記各実施形態ではソースドレインの側壁に関して「垂直」という用語を用いたが、ソースドレインの側壁は必ずしも厳密な意味で垂直である必要はなく、本発明における「垂直」とは、本発明の所期の目的を達成する範囲で「実質的に垂直」である場合も概念的に含む。
以上説明したように、本発明の半導体装置の製造方法によれば、エピプロセスを経ずに、簡便なプロセスにより側壁が垂直なエレベート構造のソースドレインを形成することができ、半導体装置の集積化および微細化を容易に達成できるとともに、半導体装置製造の歩留まり向上や製造安定性の向上を図ることができる。
また、本発明の半導体装置は、チャネル領域の不純物濃度が低いので、低電界でオンオフが制御可能であり、界面散乱低減と易動度が改善される。また、ソースドレイン接合容量が低減され、動作時の消費電力を低減することができる。さらに、ゲート絶縁膜としてhigh-k膜を用いたエレベーテッドソースドレイン構造を有することにより、ソースドレイン抵抗が低減され、短チャネル効果にも強くなる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
実施形態１に係る半導体装置の製造工程を示す断面図である。 実施形態１に係る半導体装置の製造工程を示す断面図である。 実施形態１に係る半導体装置の製造工程を示す断面図である。 実施形態２に係る半導体装置の製造工程を示す断面図である。 実施形態２に係る半導体装置の製造工程を示す断面図である。 実施形態２に係る半導体装置の製造工程を示す断面図である。 実施形態３に係る半導体装置の製造工程を示す断面図である。 実施形態３に係る半導体装置の製造工程を示す断面図である。 実施形態４に係る半導体装置の製造工程を示す断面図である。 実施形態５に係る半導体装置の製造工程を示す断面図である。 実施形態６に係る半導体装置の製造工程を示す断面図である。 実施形態６に係る半導体装置の製造工程を示す断面図である。 実施形態６に係る半導体装置の製造工程を示す断面図である。 実施形態８に係る半導体装置の製造工程を示す断面図である。 実施形態８に係る半導体装置の製造工程を示す断面図である。 実施形態９に係る半導体装置の製造工程を示す断面図である。 実施形態９に係る半導体装置の製造工程を示す断面図である。 実施形態１０に係る半導体装置の製造工程を示す断面図である。 実施形態１０に係る半導体装置の製造工程を示す断面図である。 実施形態１１に係る半導体装置の製造工程を示す断面図である。 実施形態１１に係る半導体装置の製造工程を示す断面図である。
符号の説明
１０ 半導体基板、１２ Si層、１４ 埋め込み酸化膜、１６ SOI層、２０ 窒化シリコン層、３０ 多結晶シリコン層、４０ 素子分離領域、５０ 多結晶シリコン層、７４ ゲート絶縁膜、７６ ゲートメタル層、７８ 窒化シリコン層、７９ サイドウォール、８０ サイドウォールスペーサ、９０ ソース領域、９２ ソースエクステンション領域、９４ ドレイン領域、９６ ドレインエクステンション領域、１００ 窒化シリコン層、１１０ 多結晶シリコン層、１２０ 多結晶シリコン層、１３０ サイドウォールスペーサ、１４０ ゲート絶縁膜、１５０ ゲートメタル層、１５２ 窒化シリコン膜、１６０ ゲート絶縁膜、２１０ Si層、２２０ 酸化膜、２３０ SOI層、２４０ 素子分離領域、２５０ 混晶半導体層、２５２ サイドウォールスペーサ、２５３ 多結晶シリコン層、２５４，２５６ サイドウォールスペーサ、２６０ ゲート絶縁膜、３０２ Si層、３０４ 埋め込み酸化膜、３０６ SOI層、３１０ 窒化シリコン層、３２０ 多結晶シリコン層、３２２ 単結晶シリコン膜、３３０ シリコン酸化膜、３５０ 窒化ケイ素層、３７０ コバルトサリサイド、３７２ シリコン酸化膜、３８０ ゲート絶縁膜、３８２ ゲートメタル層、４１０ シリコン酸化膜、４３０ コバルトサリサイド、４４０ シリコン酸化膜、４５０ ゲート絶縁膜、４６０ ゲートメタル層、５００ 多結晶シリコン層、５１０ コバルトサリサイド、５２０ シリコン酸化膜、５３０ ゲート絶縁膜、５４０ ゲートメタル層、６００ 多結晶シリコン層、６１０ コバルトサリサイド、６２０ シリコン酸化膜、６３０ ゲート絶縁膜、６４０ ゲートメタル層、７００ 多結晶シリコン層、７１０ コバルトサリサイド、７２０ シリコン酸化膜、７３０ ゲート絶縁膜、７４０ ゲートメタル層。

Claims (7)

  1. 絶縁膜上に設けられた半導体層を有する基板と、
    前記基板に形成された一対の素子分離領域に挟まれた部分に、垂直にせり上げられたソース領域およびドレイン領域と、
    ソース領域およびドレイン領域の内側の側壁にそれぞれ設けられた第１および第２の絶縁膜と、
    前記第１の絶縁膜と前記第２の絶縁膜との間に、ゲート絶縁膜で絶縁されたゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記ソース領域と前記ゲート電極との間に介在するソース側壁絶縁膜と、
    前記ドレイン領域と前記ゲート電極との間に介在するドレイン側壁絶縁膜と、
    前記ソース側壁絶縁膜の下に形成され、前記ソース領域と接合するソースエクステンション領域と、
    前記ドレイン側壁絶縁膜の下に形成され、前記ドレイン領域と接合するドレインエクステンション領域と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜が、ハフニウム、ジルコニウムまたはアルミニウムを含むことを特徴とする請求項１または２に記載の半導体装置。
  4. 絶縁膜上の単結晶シリコン層を側壁が垂直な一対の素子分離領域で素子分離する工程と、
    素子分離された前記単結晶シリコン層の上に多結晶シリコン層を成膜する工程と、
    前記多結晶シリコン層に不純物を注入する工程と、
    前記多結晶シリコン層の上に絶縁膜を成膜する工程と、
    ゲート形成領域の前記絶縁膜および前記多結晶シリコン層を選択的に除去し、さらに前記ゲート形成領域の前記単結晶シリコン層を一定深さまで選択的に除去して凹部を形成する工程と、
    前記凹部の側壁にサイドウォールを形成する工程と、
    前記多結晶シリコン層から前記単結晶シリコン層に不純物を拡散させてソースドレイン領域を形成する工程と、
    前記凹部の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  5. 絶縁膜上の単結晶シリコン層を側壁が垂直な一対の素子分離領域で素子分離する工程と、
    素子分離された前記単結晶シリコン層の上に一対の混晶半導体を形成する工程と、
    前記一対の混晶半導体の各側壁にサイドウォールを形成する工程と、
    前記一対の混晶半導体に不純物を注入する工程と、
    前記一対の混晶半導体の間のゲート形成領域の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  6. 絶縁膜上の単結晶シリコン層の上に絶縁層を形成する工程と、
    ゲート形成領域の前記絶縁層および前記単結晶シリコン層を選択的に除去して側壁が垂直な凹部を形成する工程と、
    前記凹部の底面に多結晶シリコン膜を形成した後、前記多結晶シリコン膜をエピタキシャル成長させて単結晶シリコン膜を形成する工程と、
    前記単結晶シリコン膜の上に、絶縁物に埋め込まれた側壁が垂直な一対のゲート形成用スペーサーを形成する工程と、
    前記一対のゲート形成用スペーサーの間の前記単結晶シリコン膜および前記一対のゲート形成用スペーサーの外側の前記単結晶シリコン層に対して不純物を注入する工程と、
    前記不純物を注入した領域の上部にサリサイドを形成する工程と、
    前記一対のゲート形成用スペーサーとその下の絶縁物を除去して一対の凹部を形成し、前記一対の凹部の底面に単結晶シリコン膜を露出させる工程と、
    前記一対の凹部の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、にゲート絶縁膜を介して一対のゲート電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  7. 絶縁膜上の単結晶シリコン層の上に絶縁層を形成する工程と、
    ゲート形成領域の前記絶縁層および前記単結晶シリコン層を選択的に除去して側壁が垂直な凹部を形成する工程と、
    前記凹部の底面に多結晶シリコン膜を形成した後、前記多結晶シリコン膜をエピタキシャル成長させて単結晶シリコン膜を形成する工程と、
    前記単結晶シリコン膜の上に、絶縁物に埋め込まれた側壁が垂直な一対のゲート形成用スペーサーを形成する工程と、
    前記一対のゲート形成用スペーサーの間の単結晶シリコン膜を選択的に除去し、さらにその下の前記絶縁膜を一定深さまで選択的に除去する工程と、
    前記一対のゲート形成用スペーサーの内側の側壁に多結晶シリコン膜を形成する工程と、
    前記多結晶シリコン膜および前記一対のゲート形成用スペーサーの外側の前記単結晶シリコン層に対して不純物を注入する工程と、
    前記不純物を注入した領域の上部にサリサイドを形成する工程と、
    前記一対のゲート形成用スペーサーとその下の絶縁物を除去して一対の凹部を形成し、前記一対の凹部の底面に単結晶シリコン膜を露出させる工程と、
    前記一対の凹部の底部にゲート絶縁膜を形成した後、導電膜を成膜してゲート電極を形成する工程と、にゲート絶縁膜を介して一対のゲート電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
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