KR100438788B1

KR100438788B1 - 반도체 장치 및 그의 제조방법

Info

Publication number: KR100438788B1
Application number: KR10-2002-0032973A
Authority: KR
Inventors: 김지영
Original assignee: 삼성전자주식회사
Priority date: 2002-06-12
Filing date: 2002-06-12
Publication date: 2004-07-05
Anticipated expiration: 2022-06-12
Also published as: US20030230811A1; US20050272194A1; US6967382B2; US7220648B2; KR20030096462A

Abstract

본 발명은 반도체 메모리장치와 그의 제조방법에 관한 것이다. 본 발명의 반도체 메모리 장치는, 반도체 기판 상에 제1소자 영역과 제2소자 영역의 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막과, 소자형성 영역 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막이 순차적으로 적층되어 형성되고 측벽에 절연막 스페이서가 형성된 게이트와, 이 게이트를 개재하고서 게이트의 양측으로 반도체 기판에 형성된 소스와 드레인 영역과, 제1소자 영역과 제2소자 영역의 소스와 드레인 영역 상에 소정 두께로 형성된 제1실리콘막과, 제2소자 영역에 형성된 소스와 드레인 영역의 제1실리콘막 상에 적층되어 형성된 제2실리콘막과, 제1 및 제2실리콘막에 형성된 소스 및 드레인 정션을 포함한다.

이렇게 반도체 메모리 장치의 소자 특성에 따라서, 상대적으로 정션의 농도가 높은 제2소자 영역에서는 실리콘 막을 두껍게 형성하고 정션의 농도가 낮은 제1소자 영역에서는 실리콘막을 얇은 두께로 형성함으로써, 문턱전압(Vt)과 누설전류 등의 반도체 장치의 전기적 특성을 향상시킬 수 있다.

Description

반도체 장치 및 그의 제조방법{Semiconductor device and Method for fabricating the same}

본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로서, 특히 레이즈드 소스/드레인(Raised source/drain) 구조를 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.

소자가 극도로 고집적화 되면서 소자형성을 위한 선폭(design rule)이 좁아지고, 이에 따라서 반도체 소자 하나의 점유 면적이 작아져서 트랜지스터와 같은 소자의 형성에 많은 문제점이 발생하고 있다. 즉, 반도체 메모리 소자를 예로 들면, 메모리 소자가 형성된 셀영역의 NMOS 트랜지스터와, 주변회로 영역의 PMOS 및 NMOS 트랜지스터는 소정의 게이트 길이를 유지해야만 트랜지스터의 전기적인 특성을 확보할 수 있는데, 소자가 고도로 집적화 되면 쇼트 채널 효과(short channel effect)에 의해서 트랜지스터 소자의 기능이 제대로 발휘되지 않는다.

이러한 문제점을 해결하기 위해서 트랜지스터의 실질적인 게이트 길이를 증가시키는 방법이 많이 연구되어 왔고, 현재까지 알려진 방법들 중에서 유력한 방법의 하나는 선택적인 에피층 성장법(Selective epitaxial growth)을 이용한 상승 소스/드레인 형성법(Raised source/drain)이다. 이는, 소스와 드레인 정션이 형성되는 부분을 소정 높이 에피층을 형성하여 반도체 기판의 기지 실리콘보다 높게 형성한 후에 그 위에 정션을 형성하는 방법으로서, 정션 이온이 확산되는 길이 만큼 두껍게 에피층이 형성되어 정션이 형성된 후에 이온 침투에 의한 게이트 길이의 감소를 억제하여 실질적인 게이트 길이가 길어지므로 쇼트채널 효과(Short channel effect)를 방지할 수 있다.

그런데, 이러한 종래의 방법은, 소자의 집적도에 관계없이, 즉, 셀영역(Cell)과 주변 회로영역(Peri)의 구분이 없이 단일한 두께로만 에피층을 형성하기 때문에, 전기적 특성이 민감한 주변회로 영역을 기준으로 에피 층의 두께를 형성하면, 상대적으로 그 두께가 높아 셀영역에서는 에피 실리콘의 과성장에 의한 쇼트 현상이 발생하여 소자 형성시 불량이 필연적으로 발생한다. 이를 방지하기 위해서 셀영역에 맞추어 에피 두께를 형성하면 주변회로 영역에 발생되는 쇼트 채널 효과(short channel effect)를 효과적으로 방지할 수 없는 단점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 문턱전압과 디자인 룰이 서로 다른 셀영역과 주변회로 영역의 소스/드레인 정션에 상호 다른 두께 스펙(spec.)으로 에피 실리콘층을 형성하여, 디자인 룰이 작은 셀영역에서는 에피 과성장(epitaxial overgrowth)에 의한 쇼트 불량(short fail)을 방지하면서 주변회로 영역의 쇼트 채널 불량(short channel effect)을 효과적으로 방지할 수 있는 반도체 장치와 그의 제조방법을 제공하는 것이다.

도 1은 본 발명에 의해서 제조된 반도체 장치의 단면도이다.

도 2는 본 빌명의 반도체 장치의 다른 실시예를 나타낸 단면도이다.

도 3 내지 도 7은 본 발명의 반도체 장치의 제조방법을 순차적으로 도시한 단면도들이다.

도 8 내지 도 9는 본 발명의 반도체 장치의 제조방법의 다른 실시예를 도시한 단며도들이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는, 반도체 기판 상에 제1소자 영역과 제2소자 영역의 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막과, 소자형성 영역 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막이 순차적으로 적층되어 형성되고 측벽에 절연막 스페이서가 형성된 게이트와, 게이트를 개재하고서 게이트의 양측으로 반도체 기판에 형성된 소스와 드레인 영역과, 제1소자 영역과 제2소자 영역의 소스와 드레인 영역 상에 소정 두께로 형성된 제1실리콘막과, 제2소자 영역에 형성된 소스와 드레인 영역의 제1실리콘막 상에 적층되어 형성된 제2실리콘막과, 제1 및 제2실리콘막에 형성된 소스 및 드레인 정션을 포함한다.

여기서, 제2소자 영역에는 PMOS와 NMOS 영역을 포함하여 CMOS 구조를 가질 수 있다. 제1소자 영역은 비교적 소자형성 영역의 선폭이 미세한 영역으로서 NMOS가 형성되어 있어 반도체 메모리 장치의 메모리 소자가 형성되는 셀영역(Cell)을일 예로 들 수 있고, 제2소자 영역은 주변회로 영역(Core and Peri)으로서 비교적 선폭이 여유가 있으며, 문턱전압(Vt)이 낮고 정션 농도가 높은 PMOS 및 NMOS 트랜지스터가 형성되는 영역이다.

제1실리콘막은 게이트와 소자분리용 절연막을 자가정렬용 절연막 마스크로 이용하여 실리콘 소스 부분에만 선택적으로 형성된 실리콘 에피막이고, 제2실리콘은 이 제1실리콘막을 시드(seed)로 하여 선택적으로 형성된 선택적 에피 성장막(SEG)이거나, 제1실리콘막을 시드로 하여 선택적으로 형성된 선택적 폴리 실리콘(SPG)이다. 그리고, 제2소자 영역에 형성된 제2실리콘의 상부에는 금속 실리사이드막을 더 포함하면 접촉 전도성을 향상시킬 수 있어 바람직하다. 이때, 금속 실리사이드막은 타이 실리사이드(TiSi), 코발트 실리사이드(CoSi), 몰리 실리사이드(MoSi) 및 니켈 실리사이드(NiSi) 중 어느 하나로 형성될 수 있다.

이러한 반도체 장치의 제조방법은, 먼저, 반도체 기판 상에 제1소자 영역과 PMOS 및 NMOS 영역을 가진 제2소자 영역에 소자형성 영역을 정의한다. 그리고, 소자형성 영역에 게이트를 형성하고, 제1소자 영역에 소스 및 드레인 정션을 형성한다. 제1소자 영역과 제2소자 영역의 소자형성 영역에 자가정렬법으로 소장형성 영역의 표면으로부터 소정 두께 돌출 되도록 선택적으로 형성된 제1실리콘막을 형성한다. 제2소자 영역의 소자형성 영역에 자가정렬법으로 제1실리콘막 상에 선택적으로 성장 형성된 제2실리콘막을 형성한다. 제2소자 영역의 PMOS 및 NMOS의 소스 및 드레인 정션을 형성한다.

여기서, 소자형성 영역을 정의하는 단계는, 반도체 기판 상에 소자분리용 절연막을 형성하여 소자형성 영역을 정의하고 제1소자 영역과 제2소자 영역을 구분하여 정의한다.

게이트를 형성하는 단계는, 소자형성 영역에 게이트 절연막과 게이트 도전막을 순차적으로 형성하고, 게이트 도전막 상에 마스크용 절연막을 형성한다. 마스크용 절연막과 게이트 도전막에 게이트 패턴을 형성하고, 게이트 패턴과 마스크용 절연막의 측벽에 스페이서를 형성하여 게이트를 완성한다. 이때, 게이트 도전막은 불순물이 도핑된 폴리 실리콘(doped polycrystalline silicon)을 적용하고, 마스크용 절연막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성된 실리콘 산화막을 사용한다. 스페이서는 화학기상 증착법으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나를 사용하는데, 실리콘 산화막을 적용하는 것이 추후 선택적 실리콘 성장시에 성장 선택비가 높아 장점이 있다.

게이트를 형성한 후에, 제2소자 영역에 LDD 채널 이온을 주입하는 공정을 더 추가하여 트랜지스터의 문턱전압 특성을 더 강화할 수 있으며, 이러한 LDD 채널 이온 주입은 제2소자 영역의 NMOS 영역에만 진행되는 것이 비교적 도핑 원소의 무게가 높아 문턱전압이 높은 NMOS 트랜지스터의 문턱전압을 낮출 수 있어 바람직하다.

제1실리콘 막을 형성하는 단계는, 먼저, 제1소자 영역과 제2소자 영역의 소자형성 영역에 형성된 소스 및 드레인 영역의 기지 실리콘을 노출시킨다. 소스 및 드레인 영역에만 선택적으로 소정 두께의 제1실리콘막을 형성한다.

여기서, 소스 및 드레인 영역의 기지 실리콘을 노출시키기 위해서는 게이트와 소자분리용 산화막을 식각 마스크로 이용하는 자가정렬에 의한 건식 식각법으로소스와 드레인 영역에 있는 절연막을 제거하고 또한, 표면에 잔류된 자연 산화막을 제거하기 위해서 불산(HF)이 포함된 산화막 식각용액을 이용한 습식세정을 진행하기도 한다. 이렇게 소스와 드레인에 드러난 기지 실리콘을 시드(seed)로 하여 이 화학기상 증착법을 이용하여 에피 실리콘(epitaxial silicon)층으로 형성된 제1실리콘막을 적층한다. 제1실리콘막은 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition)으로 형성되며, 실리콘 절연막 상에서는 실리콘이 성장하지 않고 기지 실리콘 상에서만 실리콘막을 성장시키는 선택적 에피 성장법을 이용한다.

제2소자 영역에만 제2실리콘막을 형성하는 단계는, 먼저, 제1소자 영역 상에 블로킹 절연막을 형성하고 제2소자 영역의 소스 및 드레인 영역의 제1실리콘막을 노출시킨다. 노출된 제2소자 영역의 소스 및 드레인 영역의 제1실리콘막의 표면에 선택적으로 실리콘막을 적층하여 제2실리콘막을 형성한다. 이때, 블로킹 절연막은 화학기상 증착법으로 형성된 실리콘 산화막이고, 제2실리콘은 화학기상 증착법(CVD)을 이용하여 선택적으로 형성된 에피 실리콘(epitaxial silicon by Selective Epitaxial Growth)이거나, 화학기상 증착법(CVD)을 이용하여 선택적으로 형성된 폴리 실리콘(Poly-crystalline silicon by Selective poly-silicon Growth)를 적용할 수 있다.

제2소자 영역에 소스와 드레인 정션을 형성하는 단계는, 반도체 기판의 제1소자 영역과 제2소자 영역의 PMOS 영역을 차단하는 포토 레지스트 패턴을 형성한다. 이 포토 레지스트 패턴을 마스크로 이용하여 제2소자 영역의 NMOS 영역에 NMOS용 소스 및 드레인 정션용 이온을 주입한다. 그리고, 반도체 기판의 제1소자 영역과 제2소자 영역의 NMOS 영역을 차단하는 포토 레지스트 패턴을 형성한 후, 패터닝된 포토 레지스트를 마스크로 이용하여 제2소자 영역의 PMOS영역에 PMOS용 소스 및 드레인 정션 이온을 주입한다. 이때, 제2소자 영역의 NMOS용 소스 및 드레인 정션 이온은 인(P), 비소(As) 및 안티몬(Sb) 중 어느 하나이며, 제2소자 영역의 PMOS용 소스 및 드레인 정션 이온은 보론(B)과 불화보론(BF2) 중 어느 하나를 선택할 수 있다.

한편, 상기와 같이 소스와 드렝니 정션을 형성한 후에, 제2소자 영역의 PMOS 및 NMOS 영역의 소스 및 드레인 영역의 제2실리콘 막을 노출시키고, 반도체 기판 전면에 실리사이드 소스 금속을 형성한다. 그리고, 소정의 열처리 공정을 이용하여 실리사이드 소스 금속과 이와 접하는 제2실리콘막에 실리사이드막을 더 형성시킨다. 이때, 실리사이드 소스 금속은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 니켈(Ni) 중 어느 하나이며, 형성되는 실리사이드막은 실리사이드 소스금속에 따라서 각각, 타이 실리사이드(TiSi), 코발트 실리사이드(CiSi), 몰리 실리사이드(MoSi) 및 니켈 실리사이드(NiSi) 중 어느 하나이다.

이렇게 본 발명의 반도체 장치는, 제1소자 영역인 셀영역과 제2소자 영역인 주변회로 영역의 MOS 트랜지스터 형성시, 셀영역과 주변회로 영역의 소스와 드레인 상에 형성되는 실리콘막들이 각각의 MOS 트랜지스터의 특성에 맞게 상호 다른 두께로 형성됨으로써, 상대적으로 정션 농도가 높은 주변회로의 트랜지스터에서 쇼트 채널 효과(Short channel effect)를 방지함과 동시에 셀 영역과 같이 고밀도의 선폭을 가진 영역에서는 상호 쇼트현상이 발생하지 않는 반도체 장치를 제공할 수 있다.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.

도 1 내지 도 2는 본 발명에 따른 반도체 장치의 실시예를 나타낸 단면도들이다.

도 1을 참조하면, 본 발명의 반도체 장치는, 반도체 기판(100) 상에 제1소자영역(C)과 제2소자 영역(P1,P2)을 구획하고 트랜지스터가 배치될 소자형성 영역을 정의할 수 있도록 형성된 소자분리용 절연막(110)과, 이 소자형성 영역에 게이트 절연막(121)과 게이트 도전막(123)으로 구성된 게이트(120)와, 제1 및 제2소자 영역(C,P1,P2)에 게이트(120)를 개재하고서 게이트(120) 양측으로 형성된 소스 및 드레인 영역에 형성된 제1실리콘막(130)과, 제2소자 영역(P1,P2)에 형성된 제1실리콘막(130) 상에 적층되어 형성된 제2실리콘막(150)과, 게이트(120) 양측으로 형성된 소스와 드레인 정션(105a,105b,105c) 및 제1소자 영역(C)의 소스 영역(105a)과 연결되도록 스토리지 전극(191)과 유전체막(193) 및 플레이트 전극(195)으로 형성된 캐패시터(190)와, 제2소자 영역(P1,P2)의 소스 및 드레인 정션(105b,105c)과 연결되도록 형성된 금속배선(210)을 포함한다. 이때, 반도체 장치의 일예로서 메모리 소자의 경우에는, 제1소자 영역(C)은 소자밀도가 높아 선폭이 비교적 좁은 셀영역이고, 제2소자 영역(P1,P2)은 셀영역의 주변에 배치되어 정션농도가 높은 트랜지스터가 형성되는 PMOS 영역(P1) 및 NMOS 영역(P2)을 포함하는 주변회로 영역을 들 수 있다.

여기서, 소자분리용 절연막(110)은, 실리콘 산화막으로 형성되어 있고, 반도체 기판(100) 상에 소정의 트렌치를 형성한 후 이 트렌치 내부에 실리콘 절연막으로 충진하는 트렌치 기법을 사용하는 것이 고집적화 되어 선폭이 극도로 좁아진 반도체 장치의 제조에 효과적이다.

그리고, 게이트(120)를 형성하고 있는 게이트 절연막(121)은 실리콘 산화막이나 실리콘 질소 산화막(SiON) 등으로 형성할 수 있으며, 게이트 도전막(123)은 소정의 불순물이 도핑된 폴리 실리콘(Doped poly-Silicon)을 사용한다. 이러한 게이트 도전막(123)은 신호처리의 신속성을 위해서 게이트 도전막의 전도성을 높일 수 있도록 금속 실리사이드막(미도시)을 더 포함하여 형성할 수도 있다. 이때, 금속 실리사이드막은 타이 실리사이드(TiSi)나 코발트 실리사이드(CoSi)를 사용하는 것이 적합하고, 그 밖에 몰리 실리사이드(MoSi)나 니켈 실리사이드(NiSi) 등을 적용할 수도 있다. 이러한 게이트(120)의 상부에는 게이트 패턴과 후속으로 진행되는 자가정렬에 의한 콘택 형성시 마스크로 사용되는 실리콘 절연막으로 형성된 마스크용 절연막(125)과, 쇼트 채널 효과를 방지하기 위해서 게이트의 측벽에 절연막 스페이서(127)를 더 포함할 수 있다.

제1실리콘막(130)은 제1소자 영역(C)과 제2소자영역(P1,P2)을 모두를 포함하는 반도체 기판(100)의 소자형성 영역의 소스 및 드레인 영역(105a,105b,105c의 표면 부분)에 드러난 기지 실리콘 상에 형성되어 있고, 화학기상 증착법을 이용하여 형성된 에피 실리콘(Epi silicon)이며, 상압이나 저압 화학기상증착법 모두를 사용할 수 있다. 이러한 에피막은 실리콘 절연막 상에서는 성장하지 않고 실리콘 소스가 존재하는 부분에서만 성장하는 선택적 에피 실리콘 성장법(Selective epitaxial growth)을 이용하여 형성한다. 이때, 선택적 에피 성장(SEG)의 마스크로서는 게이트(120) 패턴과 소자분리용 절연막(110)을 이용한다.

제2실리콘막(150)은, 제2소자 영역(P1,P2)에만 형성되고, 역시 반도체 기판(100) 전면의 소자형성 영역의 소스와 드레인 영역에 형성된 제1실리콘막(130) 상에 형성된 단결정의 에피 실리콘(Epi silicon)이나 폴리 실리콘(Poly-Silicon)이다. 이때, 에피 실리콘이나 폴리 실리콘은 화학기상 증착법(Chemical Vapor Deposition)으로 형성되고, 실리콘 절연막 상에는 형성되지 않으며 실리콘 소스가 드러난 제1실리콘막(130)에서만 성장할 수 있도록 선택적 실리콘막 형성법(Selective silicon film growth)을 사용한다.

도 2는 본 발명에 따른 반도체 정치의 다른 실시예로서, 기본적인 구성요소는 도 1의 실시예와 동일하고, 단지 제2소자 영역(P1,P2)의 제2실리콘막(150) 상에 금속 실리사이드막(161)을 더 포함하고 있다.

도 3 내지 도 7은 본 발명의 반도체 장치의 제조방법을 순차적으로 나타낸 단면도들이다.

도 3을 참조하면, 반도체 기판(100) 상에 소자 분리용 절연막(110)을 형성하여 소자형성 영역을 정의한다. 이러한 소자분리용 절연막(110)은 실리콘 산화막으로 형성되어 있으며, 통상 트렌치 소자분리법이나 이를 응용한 변형 소자분리법을 이용하여 형성한다. 그리하여, 반도체 기판(100)의 소자형성 영역에 기지 실리콘이 드러날 수 있도록 한다.

도 4를 참조하면, 반도체 기판(100)의 소자형성 영역에 게이트(120)를 형성한다.

즉, 반도체 기판(100)의 소자형성 영역에 게이트 절연막(121)을 형성하고, 그 위에 게이트 도전막(123)과 마스크용 절연막(125)을 순차적으로 형성한다. 이때, 게이트 절연막(121)은 기지 실리콘을 산화(oxidation)시켜 형성된 실리콘 산화막(SiO₂)이나 실리콘 질소산화막(SiON)으로 형성되는 것이 전기적 신뢰성을 높일 수 있어 바람직하다. 게이트 도전막(123)은 불순물이 도핑된 폴리 실리콘으로 형성되는데, 주로 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition)을 이용하여 형성한다. 그리고, 이러한 게이트 도전막(123)은 게이트 도전성을 향상시키기 위해서 금속 실리사이드막(미도시, Metal silicide)을 더 포함하여 형성하기도 한다. 그리고, 게이트 식각시 플라즈마 식각 손상(plasma etching damage)으로부터 게이트를 보호하고 게이트(120)를 마스크로 이용하여 자가정렬패턴을 형성하기 위해서는, 게이트 도전막(123) 상부에 마스크용 절연막(125)을 형성한다. 이 마스크용 절연막(125)은 화학기상 증착법으로 형성된 실리콘 산화막이나 실리콘 질화막을 사용할 수 있다.

그런 다음, 소정의 패터닝 공정을 거쳐서 마스크용 절연막(125)과 게이트 도전막(123)에 게이트(120)를 패턴닝한다.

도 5를 참조하면, 패터닝된 게이트(120)를 마스크로 이용하여 반도체 기판(100)의 제1소자 영역(C)의 소스 및 드레인 영역에 정션 이온을 주입하고, 게이트(120) 측벽에 절연막 스페이서(127)를 형성한다.

반도체 기판(100)에 포토 레지스트 패턴(미도시)을 형성하여 제1소자 영역(C) 전체를 노출시키고 이온 주입법(Ion Implanting)을 이용하여 정션용 불순물 이온을 주입하는데, 이때, 정션용 불순물 이온은 NMOS용으로서 N형 원소인 인(P)을 주입한다. 이때, 농도는 비교적 낮고 주입 깊이도 얕게 형성되어야 한다. 이온 주입이 끝나면, 포토 레지스트 패턴을 소정의 세정공정을 이용하여 모두 제거한다.

그런 다음, 반도체 기판(100) 전면에 실리콘 절연막을 형성하고 건식식각을 이용하여 전면 식각법으로 게이트의 측벽에만 절연막 스페이서(127)가 형성되도록 한다. 여기서 절연막 스페이서는 화학기상 증착법으로 형성된 실리콘 산화막이나 실리콘 질화막인데, 추후 SEG(Selective epitaxial growth) 공정이나 SPG(selective poly-silicon growth) 공정을 적용하기 위한 마스크로 이용하기 위해서는 실리콘 산화막으로 형성하는 것이 증착 선택비(deposition selectivity)가 높아 바람직하다.

한편, 게이트 패터닝 공정을 마친 후 소정의 세정공정을 거쳐서 소스와 드레인 영역(105a,105b,105c의 표면)에 잔류한 게이트 절연막(121)을 제거하고 잔류 산화막까지 제거하여 소자형성 영역의 소스와 드레인 영역의 기지 실리콘을 노출시킨다. 그러면, 반도체 기판(100) 상에는 소스와 드레인 영역을 제외하고서 다른 부분은 소자분리용 절연막(110)과 게이트 스페이서(127) 및 마스크용 절연막(125)으로 덮혀 소정의 절연막 패턴을 형성하게 된다. 이러한 절연막 패턴을 마스크로 이용하여 반도체 기판(100) 상에 기지 실리콘이 노출된 소스와 드레인 영역에 SEG(Selective Epitaxial Growth) 및 SPG(Selective Poly-Silicon Growth) 등과 같은 선택적 실리콘막 형성법을 이용하여 제1실리콘막(130)을 형성한다. 특히, 제1실리콘막(130)은 추후에 정션이 형성될 위치이므로, 단결정 실리콘으로 형성되는 것이 소자의 특성 향상을 위하여 SEG를 이용하여 형성된 단결정 에피막인 것이 바람직하다. 여기서, SEG 공정은, 실리콘 소스 가스로서 DCS(SiH₂Cl₂), SiCl₄, SiH₄및 SiHCl₃등을 사용할 수 있으며, 이에 더해서 캐리어 가스(Carrier gas)로는 다량의 수소가스(H2)와 선택적 증착을 위해서 사용되는 염산가스(HCl) 등을 포함하는 반응가스를 사용하고, 에피막을 형성하기 위해서는 공정온도가 상대적으로 높은 900 ?? 내지 1100 ?? 의 공정 온도에서 진행되는 것이 일반적이다.

도 6을 참조하면, 반도체 기판(100)의 전면에 블록 절연막(140)을 형성한다. 이때, 불록 절연막(140)은 화학기상 증칙법으로 형성된 실리콘 산화막(예를 들어, MTO, HTO 및 TEOS 산화막 등)을 사용한다. 그리고, 소정의 포토 패터닝 공정(Photo lithography)을 거쳐서 제1소자 영역(C)은 차단하고 제2소자영역(P1,P2)은 개방시키는 포토 레지스트 패턴을 형성하고, 소정의 식각공정을 거쳐서 제2소자 영역(P1,P2)의 블록 절연막(140)을 제거하면서 소스와 드레인 영역에 형성된 제1실리콘(140)의 표면이 드러나도록 한다. 이렇게 하여 제1소자영역(C)은 블록 절연막(140)으로 덮혀 있고, 제2소자 영역(P1,P2)은 소스와 드레인 영역의 제1실리콘막(130)이 노출된다. 이렇게 노출된 제1실리콘막(130)을 시드(seed)로 하여 선택적 실리콘막 증착법인 SEG(Selective Eiptaxial Growth)나 SPG(Selective Poly-silicon Growth)를 이용하여 제1실리콘막(130) 상에 에피 실리콘막이나 폴리 실리콘으로 형성된 제2실리콘막(150)을 형성한다. 그러면, 제1소자 영역(C)의 소스와 드레인 영역에는 제1실리콘막(130) 만이 형성되어 있고, 제2소자 영역(P1,P2)의 소스 및 드레인 영역에는 제1실리콘막(130)과 제2실리콘막(150)이 모두 형성되어 있어 두꺼운 실리콘 막이 형성된다. 이때, 제1 및 제2실리콘막(130,150)의 두께는 각각의 소자 영역들에 형성되는 모스 트랜지스터의 전기적 특성을 고려하여 그 두께를 적절하게 조합하여 선정한다.

도 7을 참조하면, 제2소자 영역에 소스 및 드레인 정션(105b,105c)을 형성한다. 즉, 제2소자영역(P1,P2)의 PMOS영역(P1)과 NMOS 영역(P2)을 각각 분리하여 소정의 포토 공정을 거쳐서 이온 주입용 포토 마스크를 형성하고 이온 주입법을 이용하여 NMOS 영역(P2)에는 N형 정션이온을 주입하고, PMOS 영역(P1)에는 P형 정션이온을 주입하여 각각 PMOS 및 NMOS의 소스 및 드레인 정션(105b,105c)을 형성한다. 그런 다음, 반도체 장치의 종류에 따라서 메모리 장치의 경우에는 캐패시터 공정을 통해서 캐패시터(190) 및 비트라인을 형성 후, 소정의 금속배선 공정을 진행하여 반도체 장치를 완성한다.

한편, 도 8 내지 도 9는 본 발명의 반도체 장치의 제조방법의 다른 실시예를나타낸 단면도들이다. 도 3내지 도 7까지는 동일하고, 그 이후에 소스 및 드레인 영역에 금속 실리사이드막(161)을 형성하는 공정이 추가된 것이다.

도 8을 참조하면, 공정이 도 7까지 진행된 후, 제1소자 영역(C)은 블록 절연막(140)으로 차단시킨 채, 반도체 기판(100) 전면에 실리사이드 소스 금속(160)을 증착한다. 이때, 실리사이드 소스 금속(160)으로는 티타늄(Ti), 코발트(Co) 및 몰리브텐(Mo)과 니켈(Ni) 중 어느 하나를 선택하여 증착할 수 있다. 그러면, 실리콘 소스가 드러난 제2소자 영역(P1,P2)의 소스와 드레인 영역의 제2실리콘막(150)은 실리사이드 소스 금속(160)과 직접 접하게 된다.

그런 다음, 실리사이드 소스 금속(160)이 증착된 반도체 기판(100)을 소정의 열처리를 이용하여, 제2실리콘막(150)과 실리사이드 소스 금속(160)이 반응하여 제2실리콘막(150) 상에 금속 실리사이드막(161)을 형성한다. 즉, 소정의 열처리 공정을 거치면서, 제2실리콘막(150)의 실리콘 소스가 실리사이드 소스 금속(160)과 실리사이드 반응을 하여 소스 금속의 종류에 따라서 타이 실리사이드(TiSi)나 코발트 실리사이드(CoSi)와 같은 금속 실리사이드막(161)이 제2실리콘막(150) 상에 형성된다.

도 9를 참조하면, 습식식각법(Wet Etching)을 이용하여 절연막 상에 미반응으로 잔류한 실리사이드 소스 금속(160)을 제거한다. 즉, 황산(H2SO4)용액이나 수산화암모늄(NH4OH) 용액과 같은 식각액을 이용하여 제1소자영역(C)에 형성된 블록 절연막(140) 상부와 게이트(120) 상부 및 소자분리용 절연막(110) 상에 형성된 미반응의 실리사이드 소스 금속(160)을 제거한다. 그러면, 소스와 드레인 영역 상에형성된 제2실리콘막(150)에 금속 실리사이드막(161)이 형성된다. 이러한 금속 실리사이드막(161)은 일반적으로 불순물이 도핑된 실리콘 정션보다 그 비저항이 낮아 추후 금속배선에서 형성되는 콘택에서의 콘택 접촉저항을 낮출 수 있는 장점을 갖고 있다.

이상과 같이, 본 발명에 따른 반도체 장치는, 제1소자 영역(C)과 제2소자영역(P1,P2)으로 분리되어 소자의 밀도 및 선폭이 다르고 속성이 서로 다른 트랜지스터를 형성하는 반도체 장치에 있어서, 각각의 소스 및 드레인 영역에 형성되는 실리콘막(130,150)의 두께를 소자의 특성에 맞추어 조합하여 형성함으로써, 각 소자영역에서 요구하는 소자의 특성을 안정되게 조절할 수 있고, 특히, 소자 밀도가 높은 영역에서는 실리콘막(130)을 낮게 형성하여 소자 간의 쇼트를 방지하고, 소자 밀도는 낮으나 정션의 농도가 높아 쇼트 채널 효과가 우려되는 영역(P1,P2)에서는 두껍게 실리콘막(130+150)을 형성하여 전기적 특성이 공평하게 우수한 반도체 장치를 제공할 수 있다.

한편, 본 발명의 반도체 제조장치는, 제2소자 영역(P1,P2)의 소스와 드레인 영역에 형성되는 금속 실사이드막(161)은 제1소자 영역(C)에도 형성될 수 있다. 그럴 경우에는, 도 7까지의 공정이 진행된 후, 제1소자 영역의 블록 절연막(140)을 제거하고 도 8의 공정을 진행하여 실리사이드공정을 진행하면 된다.

상술한 바와 같이 본 발명의 반도체 장치는, 트랜지스터의 특성에 따라서 소스와 드레인 영역에 형성되는 실리콘막의 두께가 조절 가능하므로, 보다 우수한 성능의 소자 특성을 가지는 반도체 장치를 제공할 수 있다.

그리고, 소자가 밀집된 영역에서의 소스 및 드레인 상에는 두께가 얇은 실리콘막을 형성하여 소자간에 발생하는 패턴 쇼트를 방지할 수 있고, 정션의 농도가 높은 영역의 소스와 드레인 영역에서는 실리콘막을 두껍게 형성하므로, 게이트 길이가 좁아져서 발생되는 쇼트 채널 효과를 효과적으로 방지할 수 있다.

Claims

반도체 기판 상에 제1소자 영역과 제2소자 영역의 소자형성 영역을 정의하기 위해서 형성된 소자분리용 절연막;

상기 소자형성 영역 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막이 순차적으로 적층되어 형성되고 측벽에 절연막 스페이서가 형성된 게이트;

상기 게이트를 개재하고서 상기 게이트의 양측으로 반도체 기판에 형성된 소스와 드레인 영역;

상기 제1소자 영역과 상기 제2소자 영역의 상기 소스와 상기 드레인 영역 상에 소정 두께로 형성된 제1실리콘막;

상기 제2소자 영역에 형성된 상기 소스와 드레인 영역의 상기 제1실리콘막 상에 적층되어 형성된 제2실리콘막;

상기 제1 및 제2실리콘막에 형성된 소스 및 드레인 정션을 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2소자 영역에는 PMOS와 NMOS 영역을 포함하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 제1소자 영역에는 NMOS가 형성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1실리콘막은 상기 게이트와 상기 소자분리용 절연막을 자가정렬용 절연막 마스크로 이용하여 실리콘 소스 부분에만 선택적으로 형성된 실리콘 에피막인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2실리콘은 상기 제1실리콘막을 시드로 하여 선택적으로 형성된 선택적 에피 성장막(SEG)인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2실리콘은 상기 제1실리콘막을 시드로 하여 선택적으로 형성된 선택적 폴리 실리콘(SPG)인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제2소자 영역에 형성된 상기 제2실리콘의 상부에는 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 금속 실리사이드막은 타이 실리사이드(TiSi), 코발트실리사이드(CoSi), 몰리 실리사이드(MoSi) 및 니켈 실리사이드(NiSi) 중 어느 하나인 것을 특징으로 하는 반도체 장치.
a) 반도체 기판 상에 제1소자 영역과 PMOS 및 NMOS 영역을 가진 제2소자 영역에 소자형성 영역을 정의하는 단계;

b) 상기 소자형성 영역에 게이트를 형성하는 단계;

c) 상기 제1소자 영역에 소스 및 드레인 정션을 형성하는 단계;

d) 상기 제1소자 영역과 상기 제2소자 영역의 소자형성 영역에 자가정렬법으로 상기 소장형성 영역의 표면으로부터 소정 두께 돌출 되도록 선택적으로 형성된 제1실리콘막을 형성하는 단계;

e) 상기 제2소자 영역의 소자형성 영역에 자가정렬법으로 상기 제1실리콘막 상에 선택적으로 성장 형성된 제2실리콘막을 형성하는 단계; 및

f) 상기 제2소자 영역의 PMOS 및 NMOS의 소스 및 드레인 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 a) 단계는,

상기 반도체 기판 상에 소자분리용 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 b) 단계는,

상기 소자형성 영역에 게이트 절연막과 게이트 도전막을 순차적으로 형성하는 단계;

상기 게이트 도전막 상에 마스크용 절연막을 형성하는 단계;

상기 마스크용 절연막과 상기 게이트 도전막에 게이트 패턴을 형성하는 단계;

상기 게이트 패턴과 상기 마스크용 절연막의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제11항에 있어서, 상기 게이트 도전막은 불순물이 도핑된 폴리 실리콘(doped polycrystalline silicon)을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제11항에 있어서, 상기 마스크용 절연막은 화학기상 증착법(Chemical Vapor Deposition)으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
제11항에 있어서, 상기 스페이서는 화학기상 증착법으로 형성된 실리콘 산화막과 실리콘 질화막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 c)단계는, 상기 제2소자 영역에 LDD 채널 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제15항에 있어서, 상기 LDD 채널 이온 주입은 상기 제2소자 영역의 NMOS 영역에만 진행되는 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 d) 단계는,

상기 제1소자 영역과 제2소자 영역의 소자형성 영역에 형성된 소스 및 드레인 영역의 기지 실리콘을 노출시키는 단계;

상기 소스 및 드레인 영역에만 선택적으로 소정 두께의 제1실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제17항에 있어서, 상기 소스 및 드레인 영역의 기지 실리콘을 노출시키는 단계는 게이트와 소자분리용 산화막을 마스크로 이용하는 자가정렬에 의한 건식식각법으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 제1실리콘막은 화학기상 증착법으로 형성된 에피 실리콘(epitaxial silicon)인 것을 특징으로 하는 반도체 장치의 제조방법.
제19항에 있어서, 상기 제1실리콘막은 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition)으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 e) 단계는,

상기 제1소자 영역 상에 블로킹 절연막을 형성하고 제2소자 영역의 소스 및 드레인 영역의 제1실리콘막을 노출시키는 단계;

상기 노출된 제2소자 영역의 소스 및 드레인 영역의 상기 제1실리콘막의 표면에 적층하여 제2실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제21항에 있어서, 상기 블로킹 절연막은 화학기상 증착법으로 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
제19항에 있어서, 상기 제2실리콘은 화학기상 증착법을 이용하여 선택적으로 형성된 에피 실리콘(epitaxial silicon by Selective Epitaxial Growth)인 것을 특징으로 하는 반도체 장치의 제조방법.
제18항에 있어서, 상기 제2실리콘은 화학기상 증착법을 이용하여 선택적으로 형성된 폴리 실리콘(Poly-crystalline silicon by Selective poly-silicon Growth)인 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 f)단계는,

상기 반도체 기판의 상기 제1소자 영역과 상기 제2소자 영역의 PMOS 영역을 차단하는 포토 레지스트 패턴을 형성하는 단계;

상기 포토 레지스트 패턴을 마스크로 이용하여 상기 제2소자 영역의 NMOS 영역에 NMOS용 소스 및 드레인 정션용 이온을 주입하는 단계;

상기 반도체 기판의 상기 제1소자 영역과 상기 제2소자 영역의 NMOS 영역을 차단하는 포토 레지스트 패턴을 형성하는 단계;

상기 패터닝된 포토 레지스트를 마스크로 이용하여 상기 제2소자 영역의 PMOS영역에 PMOS용 소스 및 드레인 정션 이온을 주입하는 단계를 포함하는 반도체 장치의 제조방법.
제25항에 있어서, 상기 제2소자 영역의 상기 NMOS용 소스 및 드레인 정션 이온은 인(P), 비소(As) 및 안티몬(Sb) 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
제25항에 있어서, 상기 제2소자 영역의 PMOS용 소스 및 드레인 정션 이온은 보론(B)과 불화보론(BF2) 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
제9항에 있어서, 상기 e)단계 이후에,

상기 제2소자 영역의 PMOS 및 NMOS 영역의 소스 및 드레인 영역의 제2실리콘 막을 노출시키는 단계;

상기 반도체 기판 전면에 실리사이드 소스 금속을 형성하는 단계;

소정의 열처리를 이용하여 상기 실리사이드 소스 금속과 이와 접하는 상기 제2실리콘막에 실리사이드막을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
제28항에 있어서, 상기 실리사이드 소스 금속은 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 니켈(Ni) 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.