JPH09205205A - Ｍｏｓ型半導体装置の製造方法及びｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置の製造方法及びｍｏｓ型半導体装置Info
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- JPH09205205A JPH09205205A JP13042396A JP13042396A JPH09205205A JP H09205205 A JPH09205205 A JP H09205205A JP 13042396 A JP13042396 A JP 13042396A JP 13042396 A JP13042396 A JP 13042396A JP H09205205 A JPH09205205 A JP H09205205A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ＭＯＳ型トランジスタのチャネル部と、ソース
及びドレインの間に低濃度の不純物拡散層（オフセッ
ト）を設ける半導体装置に関し、オフセットを任意の大
きさにすることができ、しかも均一にする。 【解決手段】ゲート電極３０４形成と同時に、後にソー
ス、ドレインとなる部分を覆う領域（カバー領域）に導
電膜３０５をフォトリソグラフィで形成し、低濃度拡散
層３０６を形成する。絶縁膜３０７を堆積し、化学的機
械的研磨（ＣＭＰ）技術を用いて絶縁膜３０７を頂部か
ら徐々に除去し、導電膜３０５の頂部を露出させる。こ
の結果、ゲート電極３０４と導電膜３０５の間に絶縁膜
３０７が残り、これをスペーサとしてイオン注入を行う
ことによりソース、ドレイン領域３１０を形成する。オ
フセット長が一度のフォトリソグラフィで決まるため電
気的特性が均一であり、ソース、ドレイン間耐圧の設定
の自由度が大きくできる。
及びドレインの間に低濃度の不純物拡散層（オフセッ
ト）を設ける半導体装置に関し、オフセットを任意の大
きさにすることができ、しかも均一にする。 【解決手段】ゲート電極３０４形成と同時に、後にソー
ス、ドレインとなる部分を覆う領域（カバー領域）に導
電膜３０５をフォトリソグラフィで形成し、低濃度拡散
層３０６を形成する。絶縁膜３０７を堆積し、化学的機
械的研磨（ＣＭＰ）技術を用いて絶縁膜３０７を頂部か
ら徐々に除去し、導電膜３０５の頂部を露出させる。こ
の結果、ゲート電極３０４と導電膜３０５の間に絶縁膜
３０７が残り、これをスペーサとしてイオン注入を行う
ことによりソース、ドレイン領域３１０を形成する。オ
フセット長が一度のフォトリソグラフィで決まるため電
気的特性が均一であり、ソース、ドレイン間耐圧の設定
の自由度が大きくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にＭＯＳ型トランジスタであってチャネル部
と、高濃度の不純物拡散層からなるソース及びドレイン
の間に低濃度の不純物拡散層（以下これを仮にオフセッ
トと呼ぶ。尚、Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
（略してＬＤＤ）と呼ぶことも多い）を設けることで電
界緩和効果を得てソース、ドレイン間の耐圧を向上した
高耐圧な半導体装置（以下これをオフセットを有する半
導体装置と略称する。）の製造方法に関する。
方法、特にＭＯＳ型トランジスタであってチャネル部
と、高濃度の不純物拡散層からなるソース及びドレイン
の間に低濃度の不純物拡散層（以下これを仮にオフセッ
トと呼ぶ。尚、Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
（略してＬＤＤ）と呼ぶことも多い）を設けることで電
界緩和効果を得てソース、ドレイン間の耐圧を向上した
高耐圧な半導体装置（以下これをオフセットを有する半
導体装置と略称する。）の製造方法に関する。
【０００２】
【従来の技術】従来のオフセットを有する半導体装置の
製造方法には、主なものとして以下に述べる２種類の方
法がある。一つはゲート電極の側壁にサイドウオールス
ペーサを設けることでオフセットを作るいわゆるサイド
ウオール法であり、もう一つはゲート電極をフォトレジ
ストで覆うことでオフセットを作るいわゆるマスクオフ
セット法である。
製造方法には、主なものとして以下に述べる２種類の方
法がある。一つはゲート電極の側壁にサイドウオールス
ペーサを設けることでオフセットを作るいわゆるサイド
ウオール法であり、もう一つはゲート電極をフォトレジ
ストで覆うことでオフセットを作るいわゆるマスクオフ
セット法である。
【０００３】まず、いわゆるサイドウオール法につい
て、図１を用いて説明する。
て、図１を用いて説明する。
【０００４】半導体基板１０１上にゲート絶縁膜１０２
を形成し、次いでゲート電極１０３を形成する。ゲート
電極１０３をマスクにイオン注入１０４を行い、半導体
基板中１０１に低濃度の不純物拡散層１０５を形成する
（図１ａ）。次に、絶縁膜１０６を堆積し（図２ｂ）、
この絶縁膜１０６を異方性エッチングで除去する。エッ
チング後には、ゲート電極の側壁にサイドウオールスペ
ーサ１０７が残る（図１ｃ）。サイドウオールスペーサ
１０７及びゲート電極１０３をマスクにしてイオン注入
１０８を行い、高濃度の不純物拡散層１０９を形成す
る。引き続き層間絶縁膜を形成し、層間絶縁膜に接続孔
を開口し、金属配線を形成するなどして半導体装置を完
成する。
を形成し、次いでゲート電極１０３を形成する。ゲート
電極１０３をマスクにイオン注入１０４を行い、半導体
基板中１０１に低濃度の不純物拡散層１０５を形成する
（図１ａ）。次に、絶縁膜１０６を堆積し（図２ｂ）、
この絶縁膜１０６を異方性エッチングで除去する。エッ
チング後には、ゲート電極の側壁にサイドウオールスペ
ーサ１０７が残る（図１ｃ）。サイドウオールスペーサ
１０７及びゲート電極１０３をマスクにしてイオン注入
１０８を行い、高濃度の不純物拡散層１０９を形成す
る。引き続き層間絶縁膜を形成し、層間絶縁膜に接続孔
を開口し、金属配線を形成するなどして半導体装置を完
成する。
【０００５】次に、いわゆるマスクオフセット法を図２
を用いて説明する。
を用いて説明する。
【０００６】半導体基板２０１上にゲート絶縁膜２０２
を形成し、次いでゲート電極２０３を形成する。ゲート
電極２０３をマスクにイオン注入を行い、半導体基板２
０１中に低濃度の不純物拡散層２０４を形成する（図２
ａ）。次いでゲート電極２０３を覆うようにフォトレジ
スト２０５を形成し、これをマスクにイオン注入２０６
を行うことで高濃度の不純物拡散層２０７を形成する
（図２ｂ）。続いてフォトレジスト２０５を除去した後
は上に述べたサイドウオール法と同様にして、半導体装
置を完成する。
を形成し、次いでゲート電極２０３を形成する。ゲート
電極２０３をマスクにイオン注入を行い、半導体基板２
０１中に低濃度の不純物拡散層２０４を形成する（図２
ａ）。次いでゲート電極２０３を覆うようにフォトレジ
スト２０５を形成し、これをマスクにイオン注入２０６
を行うことで高濃度の不純物拡散層２０７を形成する
（図２ｂ）。続いてフォトレジスト２０５を除去した後
は上に述べたサイドウオール法と同様にして、半導体装
置を完成する。
【０００７】サイドウオール法でもマスクオフセット法
でも、チャネルと高濃度の不純物拡散層の間に低濃度の
不純物拡散層（オフセット）を設けることで水平方向の
電界を緩和してトランジスタのソース、ドレイン間の耐
圧を向上している。また、オフセットを設けることでホ
ットキャリアのゲート絶縁膜への注入を抑制し、半導体
装置の特性変動を抑える効果もある。
でも、チャネルと高濃度の不純物拡散層の間に低濃度の
不純物拡散層（オフセット）を設けることで水平方向の
電界を緩和してトランジスタのソース、ドレイン間の耐
圧を向上している。また、オフセットを設けることでホ
ットキャリアのゲート絶縁膜への注入を抑制し、半導体
装置の特性変動を抑える効果もある。
【０００８】
【発明が解決しようとする課題】しかしながら、サイド
ウオール法ではオフセットの大きさ、すなわち低濃度の
不純物拡散層の水平方向（チャネルとドレインを結ぶ方
向）の距離が小さく、十分な耐圧を得られない場合があ
るという問題があった。すなわち、オフセットの大きさ
がサイドウオールの水平方向（ソースとドレインを結ぶ
方向）の長さで決まり、このサイドウオールの水平方向
の長さが大きくてもゲート電極の厚さ程度で有ることか
ら、オフセットの大きさを大きくしようとしても自ずと
限界があった。
ウオール法ではオフセットの大きさ、すなわち低濃度の
不純物拡散層の水平方向（チャネルとドレインを結ぶ方
向）の距離が小さく、十分な耐圧を得られない場合があ
るという問題があった。すなわち、オフセットの大きさ
がサイドウオールの水平方向（ソースとドレインを結ぶ
方向）の長さで決まり、このサイドウオールの水平方向
の長さが大きくてもゲート電極の厚さ程度で有ることか
ら、オフセットの大きさを大きくしようとしても自ずと
限界があった。
【０００９】また、マスクオフセット法では、任意の大
きさのオフセットを設けて耐圧を向上することが可能で
はあるが、高濃度の不純物拡散層を形成するためのイオ
ン注入のマスク（図２のフォトレジスト２０５）をフォ
トリソグラフィで形成するため、露光の際に位置合わせ
ずれが生じてオフセットの大きさが変わり、従って電気
特性が不均一になるという問題があった。
きさのオフセットを設けて耐圧を向上することが可能で
はあるが、高濃度の不純物拡散層を形成するためのイオ
ン注入のマスク（図２のフォトレジスト２０５）をフォ
トリソグラフィで形成するため、露光の際に位置合わせ
ずれが生じてオフセットの大きさが変わり、従って電気
特性が不均一になるという問題があった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、少なくとも、半導体層上にゲート絶縁膜を形
成する工程と、後にソース及びドレインの不純物拡散層
になるべき半導体層の部分を覆う領域とゲート電極とを
一度のフォトリソグラフィで形成する工程と、絶縁膜を
堆積する工程と、前記領域の頂部が露出し、かつ前記領
域とゲート電極の間の絶縁膜が残るように絶縁膜を除去
する工程と、前記ゲート電極及び前記絶縁膜を残して前
記領域を除去する工程と、除去した前記領域の下の半導
体層に不純物イオンを注入する工程を含むことを特徴と
し、ソース、ドレイン間の耐圧が高く、かつ電気特性の
均一性に優れた半導体装置を製造できる、半導体装置の
製造方法を提供することを目的とする。
造方法は、少なくとも、半導体層上にゲート絶縁膜を形
成する工程と、後にソース及びドレインの不純物拡散層
になるべき半導体層の部分を覆う領域とゲート電極とを
一度のフォトリソグラフィで形成する工程と、絶縁膜を
堆積する工程と、前記領域の頂部が露出し、かつ前記領
域とゲート電極の間の絶縁膜が残るように絶縁膜を除去
する工程と、前記ゲート電極及び前記絶縁膜を残して前
記領域を除去する工程と、除去した前記領域の下の半導
体層に不純物イオンを注入する工程を含むことを特徴と
し、ソース、ドレイン間の耐圧が高く、かつ電気特性の
均一性に優れた半導体装置を製造できる、半導体装置の
製造方法を提供することを目的とする。
【００１１】
【発明の実施の形態】本発明の半導体装置の製造方法の
第１の実施例を図３と図４を用いて詳しく説明する。
第１の実施例を図３と図４を用いて詳しく説明する。
【００１２】図３と図４は本発明の半導体装置の製造方
法を示す工程断面図である。まず、半導体層３０１上に
第１の絶縁膜３０２を形成し、次いで第１の絶縁膜３０
２上に第１の導電膜３０３を堆積した（図３ａ）。本実
施例では半導体層３０１は単結晶シリコン（Ｓｉ）であ
り、第１の絶縁膜３０２は単結晶シリコンの表面を熱酸
化した酸化シリコン（ＳｉＯ2）である。第１の絶縁膜
３０２はＭＯＳ型トランジスタのゲート絶縁膜である。
第１の導電膜３０３は多結晶シリコンを用いた。
法を示す工程断面図である。まず、半導体層３０１上に
第１の絶縁膜３０２を形成し、次いで第１の絶縁膜３０
２上に第１の導電膜３０３を堆積した（図３ａ）。本実
施例では半導体層３０１は単結晶シリコン（Ｓｉ）であ
り、第１の絶縁膜３０２は単結晶シリコンの表面を熱酸
化した酸化シリコン（ＳｉＯ2）である。第１の絶縁膜
３０２はＭＯＳ型トランジスタのゲート絶縁膜である。
第１の導電膜３０３は多結晶シリコンを用いた。
【００１３】次に、第１の導電膜３０３を一度のフォト
リソグラフィを用いて加工成形し、第１の導電膜領域３
０４と第２の導電膜領域３０５を同時に形成した。第１
の導電膜領域３０４はＭＯＳ型トランジスタのゲート電
極であり、第２の導電膜領域３０５は後に高濃度の不純
物拡散層（ＭＯＳトランジスタのソース及びドレイン）
を形成する部分を覆う領域である（以後、カバー層と略
称する）。更に、第１の導電膜領域３０４と第２の導電
膜領域３０５の上からイオン注入を行い、半導体層３０
１中に低濃度の不純物拡散層３０６を形成した（図３
ｂ）。
リソグラフィを用いて加工成形し、第１の導電膜領域３
０４と第２の導電膜領域３０５を同時に形成した。第１
の導電膜領域３０４はＭＯＳ型トランジスタのゲート電
極であり、第２の導電膜領域３０５は後に高濃度の不純
物拡散層（ＭＯＳトランジスタのソース及びドレイン）
を形成する部分を覆う領域である（以後、カバー層と略
称する）。更に、第１の導電膜領域３０４と第２の導電
膜領域３０５の上からイオン注入を行い、半導体層３０
１中に低濃度の不純物拡散層３０６を形成した（図３
ｂ）。
【００１４】低濃度の不純物拡散層を形成する際のイオ
ン注入の条件として、注入量は、好ましくは１０10〜１
０14（１／cm2）、より好ましくは１０12〜１０13（１
／cm2）である。注入エネルギーは、好ましくは１０〜
１５０keV、より好ましくは、３０〜１００keVである。
イオン種は、Ｂ+、ＢＦ2 +、Ｐ+及びＡｓ+等であるが、
半導体基体にドナーあるいは、アクセプターとして機能
し得る物質であれば特に限定されることはない。これら
のイオン注入条件は、一例であり、一般に必要とするＭ
ＯＳトランジスタの耐圧、能力などにより決定される。
ン注入の条件として、注入量は、好ましくは１０10〜１
０14（１／cm2）、より好ましくは１０12〜１０13（１
／cm2）である。注入エネルギーは、好ましくは１０〜
１５０keV、より好ましくは、３０〜１００keVである。
イオン種は、Ｂ+、ＢＦ2 +、Ｐ+及びＡｓ+等であるが、
半導体基体にドナーあるいは、アクセプターとして機能
し得る物質であれば特に限定されることはない。これら
のイオン注入条件は、一例であり、一般に必要とするＭ
ＯＳトランジスタの耐圧、能力などにより決定される。
【００１５】たとえば、イオン種がＢＦ2 +の場合、注入
量は、好ましくは１０10〜１０14（１／cm2）、より好
ましくは１０12〜１０13（１／cm2）、さらに好ましく
は、４×１０12〜１０13（１／cm2）である。１０
10（１／cm2）未満では、拡散層抵抗が大きくなりすぎ
てＭＯＳトランジスタとしての能力が不足してしまい、
また希望する導電型が得られない場合もあるからであ
る。１０14（１／cm2）より大きいと電界緩和効果が小
さくなり十分な耐圧が確保できないことが多いためであ
る。注入エネルギーは、特に限定されないが、好ましく
は２０〜６０keV、より好ましくは３０〜５０keV、さら
に好ましくは４０±５keVである。２０keV未満では不純
物がゲート絶縁膜を貫通しない場合があるためである。
６０keVより大きいとイオン注入のマスク層まで貫通す
る場合があるためである。もちろん、このような不都合
が生じないのであれば、注入エネルギーは、求められる
ＭＯＳトランジスタの特性にあわせ自由に設定すること
が可能であり、他のイオン種、他のイオン注入工程であ
っても事情は同じである。
量は、好ましくは１０10〜１０14（１／cm2）、より好
ましくは１０12〜１０13（１／cm2）、さらに好ましく
は、４×１０12〜１０13（１／cm2）である。１０
10（１／cm2）未満では、拡散層抵抗が大きくなりすぎ
てＭＯＳトランジスタとしての能力が不足してしまい、
また希望する導電型が得られない場合もあるからであ
る。１０14（１／cm2）より大きいと電界緩和効果が小
さくなり十分な耐圧が確保できないことが多いためであ
る。注入エネルギーは、特に限定されないが、好ましく
は２０〜６０keV、より好ましくは３０〜５０keV、さら
に好ましくは４０±５keVである。２０keV未満では不純
物がゲート絶縁膜を貫通しない場合があるためである。
６０keVより大きいとイオン注入のマスク層まで貫通す
る場合があるためである。もちろん、このような不都合
が生じないのであれば、注入エネルギーは、求められる
ＭＯＳトランジスタの特性にあわせ自由に設定すること
が可能であり、他のイオン種、他のイオン注入工程であ
っても事情は同じである。
【００１６】イオン種がＢ+の場合、注入量は、好まし
くは１０10〜１０14（１／cm2）、より好ましくは１０
12〜１０13（１／cm2）、さらに好ましくは、４×１０
12〜１０13（１／cm2）である。注入エネルギーは、特
に限定されないが、好ましくは１０〜４０keV、より好
ましくは２０〜３０keVである。
くは１０10〜１０14（１／cm2）、より好ましくは１０
12〜１０13（１／cm2）、さらに好ましくは、４×１０
12〜１０13（１／cm2）である。注入エネルギーは、特
に限定されないが、好ましくは１０〜４０keV、より好
ましくは２０〜３０keVである。
【００１７】イオン種がＰ+の場合、注入量は、好まし
くは１０10〜１０14（１／cm2）、より好ましくは５×
１０12〜５×１０13（１／cm2）、さらに好ましくは１
０13〜４×１０13（１／cm2）である。注入エネルギー
は、特に限定されないが、好ましくは４０〜８０keV、
より好ましくは５０〜７０keV、さらに好ましくは６０
±５keVである。
くは１０10〜１０14（１／cm2）、より好ましくは５×
１０12〜５×１０13（１／cm2）、さらに好ましくは１
０13〜４×１０13（１／cm2）である。注入エネルギー
は、特に限定されないが、好ましくは４０〜８０keV、
より好ましくは５０〜７０keV、さらに好ましくは６０
±５keVである。
【００１８】イオン種がＡｓ+の場合、注入量は、好ま
しくは１０10〜１０14（１／cm2）、より好ましくは５
×１０12〜５×１０13（１／cm2）である。注入エネル
ギーは、特に限定されないが、好ましくは４０〜８０ke
V、より好ましくは５０〜７０keVである。
しくは１０10〜１０14（１／cm2）、より好ましくは５
×１０12〜５×１０13（１／cm2）である。注入エネル
ギーは、特に限定されないが、好ましくは４０〜８０ke
V、より好ましくは５０〜７０keVである。
【００１９】次に、第２の絶縁膜３０７を堆積した（図
３ｃ）。この第２の絶縁膜３０７は、一部が後にオフセ
ット形成のためのスペーサとなる、いわゆるスペーサ絶
縁膜である。第２の絶縁膜３０７は気相成長法を用いて
堆積した酸化シリコンである。この後、化学的機械的研
磨（ＣＭＰ）技術を用いて第２の絶縁膜３０７を頂部か
ら徐々に除去し、第２の導電膜領域３０５の頂部を露出
させた。この時第１の導電膜領域３０４と第２の導電膜
領域３０５の間には第２の絶縁膜３０７の一部が残り、
これが第１の導電膜領域３０４と後に形成する高濃度の
不純物拡散層を離す（オフセットを形成する）為のスペ
ーサ３０８である（図３ｄ）。
３ｃ）。この第２の絶縁膜３０７は、一部が後にオフセ
ット形成のためのスペーサとなる、いわゆるスペーサ絶
縁膜である。第２の絶縁膜３０７は気相成長法を用いて
堆積した酸化シリコンである。この後、化学的機械的研
磨（ＣＭＰ）技術を用いて第２の絶縁膜３０７を頂部か
ら徐々に除去し、第２の導電膜領域３０５の頂部を露出
させた。この時第１の導電膜領域３０４と第２の導電膜
領域３０５の間には第２の絶縁膜３０７の一部が残り、
これが第１の導電膜領域３０４と後に形成する高濃度の
不純物拡散層を離す（オフセットを形成する）為のスペ
ーサ３０８である（図３ｄ）。
【００２０】次に、第１の導電膜領域３０４を覆うよう
に、かつ第２の導電膜領域３０５は露出するようにフォ
トレジスト３０９を形成してから、第２の導電膜領域３
０５を除去した（図３ｅ）。半導体層３０１の第１の導
電膜領域３０４とスペーサ３０８に覆われていない部分
にイオン注入を行い、高濃度の不純物拡散層３１０を形
成した（図４ａ）。
に、かつ第２の導電膜領域３０５は露出するようにフォ
トレジスト３０９を形成してから、第２の導電膜領域３
０５を除去した（図３ｅ）。半導体層３０１の第１の導
電膜領域３０４とスペーサ３０８に覆われていない部分
にイオン注入を行い、高濃度の不純物拡散層３１０を形
成した（図４ａ）。
【００２１】高濃度の不純物拡散層を形成する際のイオ
ン注入の条件として、注入量は、好ましくは１０14〜１
０17（１／cm2）、より好ましくは１０15〜１０16（１
／cm2）である。注入エネルギーは、好ましくは１０〜
１５０keV、より好ましくは、３０〜１００keVである。
イオン種は、Ｂ+、ＢＦ2 +、Ｐ+及びＡｓ+等であるが、
半導体基体にドナーあるいは、アクセプターとして機能
し得る物質であれば特に限定されることはない。これら
のイオン注入条件は、一例であり、一般に必要とする耐
圧、能力などにより決定される。
ン注入の条件として、注入量は、好ましくは１０14〜１
０17（１／cm2）、より好ましくは１０15〜１０16（１
／cm2）である。注入エネルギーは、好ましくは１０〜
１５０keV、より好ましくは、３０〜１００keVである。
イオン種は、Ｂ+、ＢＦ2 +、Ｐ+及びＡｓ+等であるが、
半導体基体にドナーあるいは、アクセプターとして機能
し得る物質であれば特に限定されることはない。これら
のイオン注入条件は、一例であり、一般に必要とする耐
圧、能力などにより決定される。
【００２２】たとえば、イオン種がＢＦ2 +の場合、注入
量は、好ましくは１０14〜１０17（１／cm2）、より好
ましくは１０15〜１０16（１／cm2）、さらに好ましく
は１×１０15〜８×１０15（１／cm2）である。１０14
（１／cm2）未満では、拡散層抵抗（ソース、ドレイン
の寄生抵抗）が大きくなり、トランジスタの能力が阻害
される場合があるためである。また、１０17（１／c
m2）より大きいと後の工程でイオン注入による結晶欠陥
を回復することが困難になり、ジャンクションリークな
どによりトランジスタの特性を阻害する場合があるから
である。注入エネルギーは、特に限定されないが、好ま
しくは２０〜６０keV、より好ましくは３０〜５０keV、
さらに好ましくは４０±５keVである。２０keV未満では
不純物がゲート絶縁膜を貫通しない場合があるためであ
る。また、６０keVより大きいとイオン注入のマスク層
まで貫通する場合があるためである。
量は、好ましくは１０14〜１０17（１／cm2）、より好
ましくは１０15〜１０16（１／cm2）、さらに好ましく
は１×１０15〜８×１０15（１／cm2）である。１０14
（１／cm2）未満では、拡散層抵抗（ソース、ドレイン
の寄生抵抗）が大きくなり、トランジスタの能力が阻害
される場合があるためである。また、１０17（１／c
m2）より大きいと後の工程でイオン注入による結晶欠陥
を回復することが困難になり、ジャンクションリークな
どによりトランジスタの特性を阻害する場合があるから
である。注入エネルギーは、特に限定されないが、好ま
しくは２０〜６０keV、より好ましくは３０〜５０keV、
さらに好ましくは４０±５keVである。２０keV未満では
不純物がゲート絶縁膜を貫通しない場合があるためであ
る。また、６０keVより大きいとイオン注入のマスク層
まで貫通する場合があるためである。
【００２３】イオン種がＢ+の場合、注入量は、好まし
くは１０14〜１０17（１／cm2）、より好ましくは１０
15〜１０16（１／cm2）、さらに好ましくは１×１０15
〜８×１０15（１／cm2）である。注入エネルギーは、
特に限定されないが、好ましくは２０〜６０keV、より
好ましくは３０〜５０keV、さらに好ましくは４０±５k
eVである。
くは１０14〜１０17（１／cm2）、より好ましくは１０
15〜１０16（１／cm2）、さらに好ましくは１×１０15
〜８×１０15（１／cm2）である。注入エネルギーは、
特に限定されないが、好ましくは２０〜６０keV、より
好ましくは３０〜５０keV、さらに好ましくは４０±５k
eVである。
【００２４】イオン種がＰ+の場合、注入量は、好まし
くは１０14〜１０17（１／cm2）、より好ましくは１０
15〜１０16（１／cm2）、さらに好ましくは１×１０15
〜８×１０15（１／cm2）である。注入エネルギーは、
特に限定されないが、好ましくは５０〜９０keV、より
好ましくは６０〜８０keV、さらに好ましくは７０±５k
eVである。
くは１０14〜１０17（１／cm2）、より好ましくは１０
15〜１０16（１／cm2）、さらに好ましくは１×１０15
〜８×１０15（１／cm2）である。注入エネルギーは、
特に限定されないが、好ましくは５０〜９０keV、より
好ましくは６０〜８０keV、さらに好ましくは７０±５k
eVである。
【００２５】イオン種がＡｓ+の場合、注入量は、好ま
しくは１０14〜１０17（１／cm2）、より好ましくは１
０15〜１０16（１／cm2）、さらに好ましくは１×１０
15〜８×１０15(１／cm2）である。注入エネルギーは、
特に限定されないが、好ましくは３０〜７０keV、より
好ましくは４０〜６０keV、さらに好ましくは、５０±
５keVである。
しくは１０14〜１０17（１／cm2）、より好ましくは１
０15〜１０16（１／cm2）、さらに好ましくは１×１０
15〜８×１０15(１／cm2）である。注入エネルギーは、
特に限定されないが、好ましくは３０〜７０keV、より
好ましくは４０〜６０keV、さらに好ましくは、５０±
５keVである。
【００２６】この後、層間絶縁膜３１１を堆積し、不純
物の活性化の為の加熱処理を施し、接続孔を開口し、金
属配線３１２を形成して半導体装置を完成した（図４
ｂ）。
物の活性化の為の加熱処理を施し、接続孔を開口し、金
属配線３１２を形成して半導体装置を完成した（図４
ｂ）。
【００２７】本実施例では半導体層３０１は単結晶シリ
コンとしたが、他に、例えば多結晶シリコン薄膜トラン
ジスタを製造する場合であって半導体層３０１がガラス
や石英ガラスの基板上に形成した多結晶シリコンであっ
ても、また非晶質シリコン薄膜トランジスタを製造する
場合であって半導体層３０１がガラスや石英ガラスの基
板上に形成した非晶質シリコンであってもよい。
コンとしたが、他に、例えば多結晶シリコン薄膜トラン
ジスタを製造する場合であって半導体層３０１がガラス
や石英ガラスの基板上に形成した多結晶シリコンであっ
ても、また非晶質シリコン薄膜トランジスタを製造する
場合であって半導体層３０１がガラスや石英ガラスの基
板上に形成した非晶質シリコンであってもよい。
【００２８】更に言えば、半導体層３０１の単結晶シリ
コンは、単結晶シリコン基板でも、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＯＳ（Ｓｉｌｉ
ｃｏｎ ｏｎ Ｓａｐｈｉｒｅ）上に成長した単結晶シ
リコンであっても、本発明の方法で製造することで得ら
れる効果にはなんら変わるところはない。
コンは、単結晶シリコン基板でも、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＯＳ（Ｓｉｌｉ
ｃｏｎ ｏｎ Ｓａｐｈｉｒｅ）上に成長した単結晶シ
リコンであっても、本発明の方法で製造することで得ら
れる効果にはなんら変わるところはない。
【００２９】しかしながら、実際に単結晶シリコン基板
を用いて本発明の方法で半導体装置を製造する場合に
は、素子分離の方法等も考慮しなければならない。これ
は本実施例で示した図に含まれる部分以外、すなわち素
子分離領域に段差を生じて、特に化学的機械的研磨（Ｃ
ＭＰ）を用いる際に、素子分離絶縁膜上の第１の導電層
領域３０４が薄くなってしまい、素子分離領域での配線
に使えなくなってしまうためである。単結晶シリコン基
板を用い、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏ
ｎ Ｏｆ Ｓｉｌｉｃｏｎ）で素子分離を行う場合につ
いて後に別の実施例として述べる。
を用いて本発明の方法で半導体装置を製造する場合に
は、素子分離の方法等も考慮しなければならない。これ
は本実施例で示した図に含まれる部分以外、すなわち素
子分離領域に段差を生じて、特に化学的機械的研磨（Ｃ
ＭＰ）を用いる際に、素子分離絶縁膜上の第１の導電層
領域３０４が薄くなってしまい、素子分離領域での配線
に使えなくなってしまうためである。単結晶シリコン基
板を用い、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏ
ｎ Ｏｆ Ｓｉｌｉｃｏｎ）で素子分離を行う場合につ
いて後に別の実施例として述べる。
【００３０】また、本実施例では第２の絶縁膜３０７の
除去に化学的機械的研磨（ＣＭＰ）を用いたが、第２の
導電膜領域３０５の頂部を露出し、かつスペーサ３０８
になる第２の絶縁膜３０７をイオン注入の阻止マスクと
なりうる膜厚で残せれば、他の技術を用いても構わな
い。例えば図３ｃの様に第２の絶縁膜３０７を堆積した
状態で、上にフォトレジストを塗布してからフォトレジ
ストと第２の絶縁膜３０７のエッチング速度がほぼ同じ
になるような条件で全面をエッチングする、いわゆるレ
ジストエッチバック法でも本発明の目的にかなう。
除去に化学的機械的研磨（ＣＭＰ）を用いたが、第２の
導電膜領域３０５の頂部を露出し、かつスペーサ３０８
になる第２の絶縁膜３０７をイオン注入の阻止マスクと
なりうる膜厚で残せれば、他の技術を用いても構わな
い。例えば図３ｃの様に第２の絶縁膜３０７を堆積した
状態で、上にフォトレジストを塗布してからフォトレジ
ストと第２の絶縁膜３０７のエッチング速度がほぼ同じ
になるような条件で全面をエッチングする、いわゆるレ
ジストエッチバック法でも本発明の目的にかなう。
【００３１】更にいえば、本実施例では第１の導電層３
０３に多結晶シリコンを用いたが、これをモリブデン
（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高
融点金属のケイ化物（シリサイド）や、これらと多結晶
シリコンとの積層構造とする事もある。
０３に多結晶シリコンを用いたが、これをモリブデン
（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高
融点金属のケイ化物（シリサイド）や、これらと多結晶
シリコンとの積層構造とする事もある。
【００３２】本実施例の半導体装置の製造方法では、ゲ
ート電極とソース、ドレインの位置関係、すなわちＭＯ
Ｓ型トランジスタにおけるソース、ドレインのオフセッ
ト長が、第１の導電膜３０３を加工、成形して第１の導
電膜領域３０４と第２の導電膜領域３０５を形成する為
の一度のフォトリソグラフィで決まる。そのため、ゲー
ト電極とソース、ドレインの間隔（オフセット長）を、
従来のマスクオフセット法のように露光装置の位置合わ
せ精度によらず、常に一定に保つことができ、従って電
気的特性が均一な半導体装置を製造することができた。
しかも、従来のサイドウオール法と違い、オフセットの
大きさを任意に決めることが可能であり、必要に応じた
ソースドレイン間耐圧を得ることが容易にできた。
ート電極とソース、ドレインの位置関係、すなわちＭＯ
Ｓ型トランジスタにおけるソース、ドレインのオフセッ
ト長が、第１の導電膜３０３を加工、成形して第１の導
電膜領域３０４と第２の導電膜領域３０５を形成する為
の一度のフォトリソグラフィで決まる。そのため、ゲー
ト電極とソース、ドレインの間隔（オフセット長）を、
従来のマスクオフセット法のように露光装置の位置合わ
せ精度によらず、常に一定に保つことができ、従って電
気的特性が均一な半導体装置を製造することができた。
しかも、従来のサイドウオール法と違い、オフセットの
大きさを任意に決めることが可能であり、必要に応じた
ソースドレイン間耐圧を得ることが容易にできた。
【００３３】以下、図５を用いて本発明の半導体装置の
製造方法の第２の実施例について製造工程順に説明す
る。第２の実施例は単結晶シリコン基板上に素子分離の
為の酸化シリコン膜をＬＯＣＯＳ法で形成した後、本発
明の製造方法を適用した例である。これは先に述べた第
１の実施例の方法を、素子分離のための酸化シリコン膜
を基板から盛り上がるように形成しなければならない単
結晶シリコン基板を用いた半導体装置の製造に適用する
と、ゲート電極と同層でゲート電極から延びる配線部分
が素子分離のための酸化シリコン膜上に有るために（第
１の実施例を説明した図３、図４では図示されていな
い）、平坦化技術を用いる際にこの配線部分が薄くなっ
たり無くなってしまうことがあることから、この問題を
解決した製造方法の例である。
製造方法の第２の実施例について製造工程順に説明す
る。第２の実施例は単結晶シリコン基板上に素子分離の
為の酸化シリコン膜をＬＯＣＯＳ法で形成した後、本発
明の製造方法を適用した例である。これは先に述べた第
１の実施例の方法を、素子分離のための酸化シリコン膜
を基板から盛り上がるように形成しなければならない単
結晶シリコン基板を用いた半導体装置の製造に適用する
と、ゲート電極と同層でゲート電極から延びる配線部分
が素子分離のための酸化シリコン膜上に有るために（第
１の実施例を説明した図３、図４では図示されていな
い）、平坦化技術を用いる際にこの配線部分が薄くなっ
たり無くなってしまうことがあることから、この問題を
解決した製造方法の例である。
【００３４】単結晶シリコン基板５０１上に薄い酸化シ
リコン膜を形成した後、窒化シリコン膜をマスクとして
露出したシリコン部分を熱酸化し、その後窒化シリコン
膜を除去といういわゆるＬＯＣＯＳ法で素子分離絶縁膜
５０２を形成して有り、素子分離絶縁膜５０２以外の部
分にはゲート絶縁膜５０３を形成して有り、さらに多結
晶シリコンからなる第１の導電膜５０４を堆積して有る
（図５ａ）。
リコン膜を形成した後、窒化シリコン膜をマスクとして
露出したシリコン部分を熱酸化し、その後窒化シリコン
膜を除去といういわゆるＬＯＣＯＳ法で素子分離絶縁膜
５０２を形成して有り、素子分離絶縁膜５０２以外の部
分にはゲート絶縁膜５０３を形成して有り、さらに多結
晶シリコンからなる第１の導電膜５０４を堆積して有る
（図５ａ）。
【００３５】第１の導電膜５０４を一度のフォトリソグ
ラフィを用いて加工成形し、第１の導電膜領域５０５と
第２の導電膜領域５０６を同時に形成した。第１の導電
膜領域５０５はＭＯＳ型トランジスタのゲート電極であ
り、第２の導電膜領域５０６は後に高濃度の不純物拡散
層（ＭＯＳトランジスタのソース及びドレイン）を形成
する部分を覆うようにしてある。更に、第１の導電膜領
域５０５と第２の導電膜領域５０６の上からイオン注入
を行い、単結晶シリコン基板５０１中に低濃度の不純物
拡散層５０７を形成し、第２の絶縁膜５０８を堆積した
（図５ｂ）。
ラフィを用いて加工成形し、第１の導電膜領域５０５と
第２の導電膜領域５０６を同時に形成した。第１の導電
膜領域５０５はＭＯＳ型トランジスタのゲート電極であ
り、第２の導電膜領域５０６は後に高濃度の不純物拡散
層（ＭＯＳトランジスタのソース及びドレイン）を形成
する部分を覆うようにしてある。更に、第１の導電膜領
域５０５と第２の導電膜領域５０６の上からイオン注入
を行い、単結晶シリコン基板５０１中に低濃度の不純物
拡散層５０７を形成し、第２の絶縁膜５０８を堆積した
（図５ｂ）。
【００３６】次に、化学的機械的研磨（ＣＭＰ）技術を
用いて第１の導電膜領域５０５と第２の導電膜領域５０
６の頂部が露出するまで５０８を除いた（図５ｃ）。
用いて第１の導電膜領域５０５と第２の導電膜領域５０
６の頂部が露出するまで５０８を除いた（図５ｃ）。
【００３７】次に、第１の導電膜領域５０５を覆い、第
２の導電膜領域５０６が露出するように第１の配線５０
９を形成し、第１の配線５０９をマスクに第２の導電膜
領域５０６を除去した。続いて、第２の導電膜領域５０
６の下にあった部分の単結晶シリコン５０１中にイオン
注入で高濃度の不純物拡散層５１０を形成した（図５
ｄ）。低濃度及び高濃度の不純物拡散層を形成する際の
イオン注入条件は、実施例１に準ずる。
２の導電膜領域５０６が露出するように第１の配線５０
９を形成し、第１の配線５０９をマスクに第２の導電膜
領域５０６を除去した。続いて、第２の導電膜領域５０
６の下にあった部分の単結晶シリコン５０１中にイオン
注入で高濃度の不純物拡散層５１０を形成した（図５
ｄ）。低濃度及び高濃度の不純物拡散層を形成する際の
イオン注入条件は、実施例１に準ずる。
【００３８】以後、層間絶縁膜５１１、接続孔５１２、
金属配線５１３を形成し半導体装置を完成した（図５
ｅ）。
金属配線５１３を形成し半導体装置を完成した（図５
ｅ）。
【００３９】第２の実施例で各部位に用いた材質、技術
は単結晶シリコン基板５０１以外は基本的に第１の実施
例の対応する部位と同じであり、材質や技術の変更も第
１の実施例に準ずる。本第２の実施例にのみ必要な第１
の配線５０９は多結晶シリコンとした。第１の配線５０
９を多結晶シリコンとし、第１の導電膜５０４も多結晶
シリコンであるので、本実施例では、第１の配線５０９
の加工のためのエッチングで第２の導電膜領域５０６ま
で除去することが可能であった。しかし、第１の導電膜
領域５０５と導通のとれる材質で有れば、他の材質を第
１の配線５０９に用いて良い。
は単結晶シリコン基板５０１以外は基本的に第１の実施
例の対応する部位と同じであり、材質や技術の変更も第
１の実施例に準ずる。本第２の実施例にのみ必要な第１
の配線５０９は多結晶シリコンとした。第１の配線５０
９を多結晶シリコンとし、第１の導電膜５０４も多結晶
シリコンであるので、本実施例では、第１の配線５０９
の加工のためのエッチングで第２の導電膜領域５０６ま
で除去することが可能であった。しかし、第１の導電膜
領域５０５と導通のとれる材質で有れば、他の材質を第
１の配線５０９に用いて良い。
【００４０】第２の実施例の方法で製造した半導体装置
では、第１の実施例の場合と同じ理由により、電気特性
の均一性が良く、また、ゲート電極とソース、ドレイン
の間隔に応じて必要な耐圧を得ることができた。
では、第１の実施例の場合と同じ理由により、電気特性
の均一性が良く、また、ゲート電極とソース、ドレイン
の間隔に応じて必要な耐圧を得ることができた。
【００４１】第２の実施例では単結晶シリコン基板を用
いたが、例えば多結晶シリコン薄膜トランジスタを製造
する場合であって半導体層がガラスや石英ガラスの基板
上に形成した多結晶シリコンであっても、また非晶質シ
リコン薄膜トランジスタを製造する場合であって半導体
層がガラスや石英ガラスの基板上に形成した非晶質シリ
コンであってもよい。
いたが、例えば多結晶シリコン薄膜トランジスタを製造
する場合であって半導体層がガラスや石英ガラスの基板
上に形成した多結晶シリコンであっても、また非晶質シ
リコン薄膜トランジスタを製造する場合であって半導体
層がガラスや石英ガラスの基板上に形成した非晶質シリ
コンであってもよい。
【００４２】更に言えば、半導体層の単結晶シリコン
は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏ
ｒ）やＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｈｉｒ
ｅ）上に成長した単結晶シリコンであっても、本実施例
の方法で製造することで得られる、均一性が高く高耐圧
な半導体装置が得られると言う効果にはなんら変わると
ころはない。
は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏ
ｒ）やＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｈｉｒ
ｅ）上に成長した単結晶シリコンであっても、本実施例
の方法で製造することで得られる、均一性が高く高耐圧
な半導体装置が得られると言う効果にはなんら変わると
ころはない。
【００４３】その上、第２の実施例では第１の実施例と
異なり、単結晶シリコン基板を用いた本発明の方法で半
導体装置を製造する際に、素子分離の為にＬＯＣＯＳ法
で素子分離絶縁膜を形成し、素子分離領域に段差を生じ
た場合でも、第１の配線５０９を形成しているので、素
子分離領域の配線を確保することが出来る。
異なり、単結晶シリコン基板を用いた本発明の方法で半
導体装置を製造する際に、素子分離の為にＬＯＣＯＳ法
で素子分離絶縁膜を形成し、素子分離領域に段差を生じ
た場合でも、第１の配線５０９を形成しているので、素
子分離領域の配線を確保することが出来る。
【００４４】なお、以上に述べた二つの実施例では、ゲ
ート電極の中央を境に左右対象に図を描いて有るが、こ
れは必要に応じて左右非対象にし、ソース側のオフセッ
トとドレイン側のオフセットの長さを変え、ソース側と
ドレイン側を使い分けることも容易にできる。
ート電極の中央を境に左右対象に図を描いて有るが、こ
れは必要に応じて左右非対象にし、ソース側のオフセッ
トとドレイン側のオフセットの長さを変え、ソース側と
ドレイン側を使い分けることも容易にできる。
【００４５】以下に本発明の半導体装置の製造方法のさ
らに別の実施例を、第３の実施例として図６を用いて説
明する。第３の実施例は単結晶シリコン基板上に素子分
離の為の酸化シリコン膜をＬＯＣＯＳ法で形成した後、
本発明の製造方法を適用した例である。これは、先に述
べた第１の実施例の方法を、素子分離のための酸化シリ
コン膜を基板から盛り上がるように形成しなければなら
ない単結晶シリコン基板を用いた半導体装置の製造に適
用すると、ゲート電極と同層でゲート電極から延びる配
線部分が素子分離のための酸化シリコン膜の段差の上に
有るために、平坦化技術を用いる際にこの配線部分が薄
くなったり、無くなってしまうことがあることから、こ
の問題を解決した製造方法の第２の実施例とは別の例で
ある。
らに別の実施例を、第３の実施例として図６を用いて説
明する。第３の実施例は単結晶シリコン基板上に素子分
離の為の酸化シリコン膜をＬＯＣＯＳ法で形成した後、
本発明の製造方法を適用した例である。これは、先に述
べた第１の実施例の方法を、素子分離のための酸化シリ
コン膜を基板から盛り上がるように形成しなければなら
ない単結晶シリコン基板を用いた半導体装置の製造に適
用すると、ゲート電極と同層でゲート電極から延びる配
線部分が素子分離のための酸化シリコン膜の段差の上に
有るために、平坦化技術を用いる際にこの配線部分が薄
くなったり、無くなってしまうことがあることから、こ
の問題を解決した製造方法の第２の実施例とは別の例で
ある。
【００４６】単結晶シリコン基板６０１上に薄い酸化シ
リコン膜を形成した後、窒化シリコン膜をマスクとして
露出したシリコン部分を熱酸化し、その後窒化シリコン
膜を除去といういわゆるＬＯＣＯＳ法で素子分離絶縁膜
６０２を形成して有り、素子分離絶縁膜６０２以外の部
分にはゲート絶縁膜６０３を形成して有り、さらに多結
晶シリコンからなる第１の導電膜６０４を堆積して有る
（図６ａ）。
リコン膜を形成した後、窒化シリコン膜をマスクとして
露出したシリコン部分を熱酸化し、その後窒化シリコン
膜を除去といういわゆるＬＯＣＯＳ法で素子分離絶縁膜
６０２を形成して有り、素子分離絶縁膜６０２以外の部
分にはゲート絶縁膜６０３を形成して有り、さらに多結
晶シリコンからなる第１の導電膜６０４を堆積して有る
（図６ａ）。
【００４７】第１の導電膜６０４を一度のフォトリソグ
ラフィを用いて加工成形し、第１の導電膜領域６０５と
第２の導電膜領域６０６を同時に形成した。
ラフィを用いて加工成形し、第１の導電膜領域６０５と
第２の導電膜領域６０６を同時に形成した。
【００４８】ここで、素子分離のための酸化シリコン膜
上に配線部分を有する構造とする場合には、第１の導電
膜６０４をフォトリソグラフィを用いて加工成形し、上
述の第１の導電膜領域６０５及び第２の導電膜領域６０
６の他に、素子分離絶縁膜６０２上に導電膜領域を形成
すればよい。第１の導電膜領域６０５はＭＯＳ型トラン
ジスタのゲート電極であり、第２の導電膜領域６０６は
後に高濃度の不純物拡散層（ＭＯＳトランジスタのソー
ス及びドレイン）を形成する部分を覆うようにしてあ
る。更に、第１の導電膜領域６０５と第２の導電膜領域
６０６の上からイオン注入を行い、単結晶シリコン基板
６０１中に低濃度の不純物拡散層６０７を形成し、第２
の絶縁膜６０８を堆積した（図６ｂ）。
上に配線部分を有する構造とする場合には、第１の導電
膜６０４をフォトリソグラフィを用いて加工成形し、上
述の第１の導電膜領域６０５及び第２の導電膜領域６０
６の他に、素子分離絶縁膜６０２上に導電膜領域を形成
すればよい。第１の導電膜領域６０５はＭＯＳ型トラン
ジスタのゲート電極であり、第２の導電膜領域６０６は
後に高濃度の不純物拡散層（ＭＯＳトランジスタのソー
ス及びドレイン）を形成する部分を覆うようにしてあ
る。更に、第１の導電膜領域６０５と第２の導電膜領域
６０６の上からイオン注入を行い、単結晶シリコン基板
６０１中に低濃度の不純物拡散層６０７を形成し、第２
の絶縁膜６０８を堆積した（図６ｂ）。
【００４９】次に、フォトリソグラフィでフォトレジス
ト６０９を形成し、これをマスクとして第２の導電膜領
域６０６の上の第２の絶縁膜６０８を、第２の導電膜領
域６０６の頂部が露出するように、かつ第２の絶縁膜６
０８が残るように上部から部分的に除去した（図６
ｃ）。残す第２の絶縁膜６０８の下部は、後の高濃度の
不純物を形成するためのイオン注入で注入されるイオン
が下の単結晶シリコン基板６０１に到達しないだけの厚
さが必要である。
ト６０９を形成し、これをマスクとして第２の導電膜領
域６０６の上の第２の絶縁膜６０８を、第２の導電膜領
域６０６の頂部が露出するように、かつ第２の絶縁膜６
０８が残るように上部から部分的に除去した（図６
ｃ）。残す第２の絶縁膜６０８の下部は、後の高濃度の
不純物を形成するためのイオン注入で注入されるイオン
が下の単結晶シリコン基板６０１に到達しないだけの厚
さが必要である。
【００５０】さらに第２の導電膜領域６０６を除去し、
できた空隙の下の単結晶シリコン基板６０１の部分にイ
オン注入で高濃度の不純物拡散層６１０を形成した（図
６ｄ）。低濃度及び高濃度の不純物拡散層を形成する際
のイオン注入条件は、実施例１に準ずる。
できた空隙の下の単結晶シリコン基板６０１の部分にイ
オン注入で高濃度の不純物拡散層６１０を形成した（図
６ｄ）。低濃度及び高濃度の不純物拡散層を形成する際
のイオン注入条件は、実施例１に準ずる。
【００５１】以降、層間絶縁膜６１１、接続孔６１２、
金属配線６１３を形成し半導体装置を完成した（図６
ｅ）。
金属配線６１３を形成し半導体装置を完成した（図６
ｅ）。
【００５２】第３の実施例で各部位に用いた材質、技術
は単結晶シリコン基板６０１以外は基本的に第１の実施
例の対応する部位と同じであり、材質や技術の変更も第
１の実施例に準ずる。
は単結晶シリコン基板６０１以外は基本的に第１の実施
例の対応する部位と同じであり、材質や技術の変更も第
１の実施例に準ずる。
【００５３】第３の実施例の方法で製造した半導体装置
でも、第１の実施例や第２の実施例の場合と同じ理由に
より、電気特性の均一性が良く、また、ゲート電極とソ
ース、ドレインの間隔に応じて必要な耐圧を得ることが
できた。
でも、第１の実施例や第２の実施例の場合と同じ理由に
より、電気特性の均一性が良く、また、ゲート電極とソ
ース、ドレインの間隔に応じて必要な耐圧を得ることが
できた。
【００５４】第３の実施例の製造方法では、第２の実施
例に比べ、新たな配線（第１の配線５０９）を形成する
必要が無く、第１の導電膜領域６０５をそのまま配線と
して使えるという利点がある。
例に比べ、新たな配線（第１の配線５０９）を形成する
必要が無く、第１の導電膜領域６０５をそのまま配線と
して使えるという利点がある。
【００５５】また、第３の実施例でもゲート電極の中央
を境に左右対象に図を描いて有るが、これは他の実施例
同様、必要に応じて左右非対象にし、ソース側のオフセ
ットとドレイン側のオフセットの長さを変え、ソース側
とドレイン側を使い分けることも容易にできる。
を境に左右対象に図を描いて有るが、これは他の実施例
同様、必要に応じて左右非対象にし、ソース側のオフセ
ットとドレイン側のオフセットの長さを変え、ソース側
とドレイン側を使い分けることも容易にできる。
【００５６】以上述べたような本発明の半導体装置の製
造方法で製造したＭＯＳ型トランジスタはオフセットの
長さがマスクオフセット法のようには露光装置の合わせ
ずれの影響を受けないので電気特性の均一性が良く、し
かもサイドウオール法よりも寸法の大きいオフセットを
設けることが出来る。このような効果とは別に本発明の
半導体製造方法を用いて製造するＭＯＳ型トランジスタ
では、ゲート長の不均一による電気特性の不均一を軽減
することが可能である。
造方法で製造したＭＯＳ型トランジスタはオフセットの
長さがマスクオフセット法のようには露光装置の合わせ
ずれの影響を受けないので電気特性の均一性が良く、し
かもサイドウオール法よりも寸法の大きいオフセットを
設けることが出来る。このような効果とは別に本発明の
半導体製造方法を用いて製造するＭＯＳ型トランジスタ
では、ゲート長の不均一による電気特性の不均一を軽減
することが可能である。
【００５７】ＭＯＳ型トランジスタ電気特性の不均一性
の他の要因としてはゲート長の不均一性をあげることが
出来る。ゲート長の不均一は主にゲート電極形成の為の
フォトリソグラフィの不均一に起因し、一部はその後の
エッチング工程の不均一にも起因する。ゲート長はＭＯ
Ｓ型トランジスタの電気特性を決定する大きな要素であ
り、ゲート長のわずかな変化はそのまま電気特性の変化
となって現れてしまう。しかしながら、本発明の半導体
装置の製造方法で製造したＭＯＳ型トランジスタであっ
て、以下に第４の実施例として述べるように、ソース及
びドレインの不純物拡散層とチャネルの間の部分（低濃
度の不純物拡散層あるいはオフセットと呼んでいる）
の、チャネル長方向の単位長さあたりの電気抵抗を、ゲ
ート及びドレインに規定の電圧、例えば定格電圧、を加
えた場合のチャネルの単位長さあたりの電気抵抗の概２
分の１としたＭＯＳ型トランジスタでは、ゲート長の不
均一に起因する電気特性の不均一を軽減することが可能
である。
の他の要因としてはゲート長の不均一性をあげることが
出来る。ゲート長の不均一は主にゲート電極形成の為の
フォトリソグラフィの不均一に起因し、一部はその後の
エッチング工程の不均一にも起因する。ゲート長はＭＯ
Ｓ型トランジスタの電気特性を決定する大きな要素であ
り、ゲート長のわずかな変化はそのまま電気特性の変化
となって現れてしまう。しかしながら、本発明の半導体
装置の製造方法で製造したＭＯＳ型トランジスタであっ
て、以下に第４の実施例として述べるように、ソース及
びドレインの不純物拡散層とチャネルの間の部分（低濃
度の不純物拡散層あるいはオフセットと呼んでいる）
の、チャネル長方向の単位長さあたりの電気抵抗を、ゲ
ート及びドレインに規定の電圧、例えば定格電圧、を加
えた場合のチャネルの単位長さあたりの電気抵抗の概２
分の１としたＭＯＳ型トランジスタでは、ゲート長の不
均一に起因する電気特性の不均一を軽減することが可能
である。
【００５８】以下に第４の実施例を図７を用いて説明す
る。
る。
【００５９】図７は第２の本発明のＭＯＳ型トランジス
タを第２の実施例の製造方法で製造した場合の断面図で
ある。図の左右方向がＭＯＳ型トランジスタのチャネル
長方向、すなわちゲート長方向である。
タを第２の実施例の製造方法で製造した場合の断面図で
ある。図の左右方向がＭＯＳ型トランジスタのチャネル
長方向、すなわちゲート長方向である。
【００６０】低濃度の不純物拡散層７０１（オフセッ
ト）のチャネル長方向の単位長さあたりの抵抗をＲｏと
する。また、ソース端子７０２を０Ｖとしてゲート端子
７０３とドレイン端子７０４に規定の電圧を加えた場合
の導通状態（以後オン状態と称す）のチャネル７０５の
端から端までの平均の抵抗値をゲート長で割った、単位
長さ当たりの抵抗をＲｃとする。本実施例のＭＯＳ型ト
ランジスタでは、ＲｏはＲｃの概ね２分の１とした。Ｒ
ｏは低濃度の不純物拡散層を形成する際のイオン注入の
注入イオン量を調整することで所望の値を得た。
ト）のチャネル長方向の単位長さあたりの抵抗をＲｏと
する。また、ソース端子７０２を０Ｖとしてゲート端子
７０３とドレイン端子７０４に規定の電圧を加えた場合
の導通状態（以後オン状態と称す）のチャネル７０５の
端から端までの平均の抵抗値をゲート長で割った、単位
長さ当たりの抵抗をＲｃとする。本実施例のＭＯＳ型ト
ランジスタでは、ＲｏはＲｃの概ね２分の１とした。Ｒ
ｏは低濃度の不純物拡散層を形成する際のイオン注入の
注入イオン量を調整することで所望の値を得た。
【００６１】ここでゲート電極７０６の寸法が変動した
場合を考える。図７におけるゲート電極７０６の横方向
の幅、すなわちゲート長がｄＬだけ変動するとチャネル
長もｄＬ変動する。この時のオフセットの長さの変動は
ソース側、ドレイン側あわせて−２ｄＬとなる。これは
図７のＭＯＳ型トランジスタは第２の実施例に説明した
方法で製造したので、図５ｂにあるようにＭＯＳ型トラ
ンジスタのゲート電極となる第１の導電膜領域５０５の
寸法と第２の導電膜領域５０６の寸法が同一であり、第
１の導電膜領域５０５の寸法がｄＬだけ変動すると、同
時に形成された第２の導電膜領域５０６の寸法も同じく
ｄＬ変動し、第１の導電膜領域５０５と第２の導電膜領
域５０６の間隔、つまりオフセット片側分で−ｄＬだけ
変動することによる。このようにチャネル長がｄＬ変動
したとき、ｄＬがゲート長に比べ十分小さく、例えばｄ
Ｌがゲート長の１０％に満たない程度ならば、オン状態
のチャネルの全抵抗の変動はＲｃにｄＬを乗じた大きさ
にほぼ等しい。これに対しオフセットの寸法の変動がソ
ース側、ドレイン側あわせて−２ｄＬであるからオフセ
ットの抵抗の変動は−２ｄＬにＲｏを乗じた大きさであ
る。本実施例のＭＯＳ型トランジスタはＲｏがＲｃの概
ね２分の１であるので、オン状態のチャネル抵抗の変動
はオフセットの抵抗の変動でほぼ相殺される。すなわち
第４の実施例のＭＯＳ型トランジスタではゲート長の変
動による電気特性の変化を軽減できた。
場合を考える。図７におけるゲート電極７０６の横方向
の幅、すなわちゲート長がｄＬだけ変動するとチャネル
長もｄＬ変動する。この時のオフセットの長さの変動は
ソース側、ドレイン側あわせて−２ｄＬとなる。これは
図７のＭＯＳ型トランジスタは第２の実施例に説明した
方法で製造したので、図５ｂにあるようにＭＯＳ型トラ
ンジスタのゲート電極となる第１の導電膜領域５０５の
寸法と第２の導電膜領域５０６の寸法が同一であり、第
１の導電膜領域５０５の寸法がｄＬだけ変動すると、同
時に形成された第２の導電膜領域５０６の寸法も同じく
ｄＬ変動し、第１の導電膜領域５０５と第２の導電膜領
域５０６の間隔、つまりオフセット片側分で−ｄＬだけ
変動することによる。このようにチャネル長がｄＬ変動
したとき、ｄＬがゲート長に比べ十分小さく、例えばｄ
Ｌがゲート長の１０％に満たない程度ならば、オン状態
のチャネルの全抵抗の変動はＲｃにｄＬを乗じた大きさ
にほぼ等しい。これに対しオフセットの寸法の変動がソ
ース側、ドレイン側あわせて−２ｄＬであるからオフセ
ットの抵抗の変動は−２ｄＬにＲｏを乗じた大きさであ
る。本実施例のＭＯＳ型トランジスタはＲｏがＲｃの概
ね２分の１であるので、オン状態のチャネル抵抗の変動
はオフセットの抵抗の変動でほぼ相殺される。すなわち
第４の実施例のＭＯＳ型トランジスタではゲート長の変
動による電気特性の変化を軽減できた。
【００６２】第４の実施例のＭＯＳ型トランジスタは、
第２の実施例の製造方法で製造したのであるが、これに
限らず本発明の他の実施例の製造方法で製造した場合で
も同じ効果が得られる。
第２の実施例の製造方法で製造したのであるが、これに
限らず本発明の他の実施例の製造方法で製造した場合で
も同じ効果が得られる。
【００６３】なお、第４の実施例のＭＯＳ型トランジス
タではオフセット（低濃度の不純物拡散層７０１）は必
ずしもドレイン端の電界緩和による耐圧の向上を第１の
目的とはしていない。なぜならＲｏをＲｃの概ね２分の
１とするためにオフセットの不純物濃度を決定しなけれ
ばならない場合、決定された濃度ではオフセットの電界
緩和効果が十分得られない場合もあるためである。しか
しながら、本発明の半導体装置の製造方法を用いた上
で、ＭＯＳ型トランジスタのオフセットに電界緩和効果
を付加しつつゲート長の不均一による電気特性の不均一
を軽減する効果を得たとすれば、それは本発明の効果の
一端であることを付記しておく。
タではオフセット（低濃度の不純物拡散層７０１）は必
ずしもドレイン端の電界緩和による耐圧の向上を第１の
目的とはしていない。なぜならＲｏをＲｃの概ね２分の
１とするためにオフセットの不純物濃度を決定しなけれ
ばならない場合、決定された濃度ではオフセットの電界
緩和効果が十分得られない場合もあるためである。しか
しながら、本発明の半導体装置の製造方法を用いた上
で、ＭＯＳ型トランジスタのオフセットに電界緩和効果
を付加しつつゲート長の不均一による電気特性の不均一
を軽減する効果を得たとすれば、それは本発明の効果の
一端であることを付記しておく。
【００６４】
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法では、ＭＯＳ型トランジスタのオフセットの
大きさを均一に、しかも任意の大きさにする事ができ
る。従って、本発明の半導体装置の製造方法で、オフセ
ットを有する半導体装置を製造すると、電気的特性が均
一であり、ソース、ドレイン間耐圧の設定の自由度が大
きい半導体装置を得ることができるという効果がある。
これは本発明の半導体装置の製造方法のいずれの実施例
でも得られる効果である。
の製造方法では、ＭＯＳ型トランジスタのオフセットの
大きさを均一に、しかも任意の大きさにする事ができ
る。従って、本発明の半導体装置の製造方法で、オフセ
ットを有する半導体装置を製造すると、電気的特性が均
一であり、ソース、ドレイン間耐圧の設定の自由度が大
きい半導体装置を得ることができるという効果がある。
これは本発明の半導体装置の製造方法のいずれの実施例
でも得られる効果である。
【００６５】また、本発明の半導体装置の製造方法で製
造し、ソース及びドレインの高濃度不純物拡散層とチャ
ネルの間のいわゆるオフセット部分の、チャネル長方向
の単位長さあたりの電気抵抗が、ゲート電極及びドレイ
ンに規定の電圧を加えた場合のチャネルの単位長さあた
りの電気抵抗の概２分の１である本発明のＭＯＳ型トラ
ンジスタでは、フォトリソグラフィの不均一に由来する
ゲート長の変動で起こる電気特性の不均一を軽減するこ
とが可能である。
造し、ソース及びドレインの高濃度不純物拡散層とチャ
ネルの間のいわゆるオフセット部分の、チャネル長方向
の単位長さあたりの電気抵抗が、ゲート電極及びドレイ
ンに規定の電圧を加えた場合のチャネルの単位長さあた
りの電気抵抗の概２分の１である本発明のＭＯＳ型トラ
ンジスタでは、フォトリソグラフィの不均一に由来する
ゲート長の変動で起こる電気特性の不均一を軽減するこ
とが可能である。
【図１】従来のオフセットを有する半導体装置の製造方
法のうち、いわゆるサイドウオール法の工程を示す工程
断面図。
法のうち、いわゆるサイドウオール法の工程を示す工程
断面図。
【図２】従来のオフセットを有する半導体装置の製造方
法のうち、いわゆるマスクオフセット法の工程を示す工
程断面図。
法のうち、いわゆるマスクオフセット法の工程を示す工
程断面図。
【図３】本発明の半導体装置の製造方法の第１の実施例
を説明する工程断面図。はじめから途中の工程までを示
し、以後の工程は図４に示した。
を説明する工程断面図。はじめから途中の工程までを示
し、以後の工程は図４に示した。
【図４】本発明の半導体装置の製造方法の第１の実施例
を説明する工程断面図。図３からの続きの工程を示す。
を説明する工程断面図。図３からの続きの工程を示す。
【図５】本発明の半導体装置の製造方法の第２の実施例
を説明する工程断面図。
を説明する工程断面図。
【図６】本発明の半導体装置の製造方法の第３の実施例
を説明する工程断面図。
を説明する工程断面図。
【図７】第４の実施例の本発明のＭＯＳ型トランジスタ
を説明する断面図。
を説明する断面図。
１０１、２０１・・・半導体基板 １０２、２０２、５０３、６０３・・・ゲート絶縁膜 １０３、２０３、７０６・・・ゲート電極 １０４、１０８、２０６・・・イオン注入 １０５、２０４、３０６、５０７、６０７、７０１・・
・低濃度の不純物拡散層 １０６・・・絶縁膜 １０７・・・サイドウオールスペーサ １０９、２０７、３１０、５１０、６１０・・・高濃度
の不純物拡散層 ２０５、３０９、６０９・・・フォトレジスト ３０１・・・半導体層 ３０２・・・第１の絶縁膜 ３０３、５０４、６０４・・・第１の導電膜 ３０４、５０５、６０５・・・第１の導電膜領域 ３０５、５０６、６０６・・・第２の導電膜領域 ３０７、５０８、６０８・・・第２の絶縁膜 ３０８・・・スペーサ ３１１、５１１、６１１・・・層間絶縁膜 ３１２、５１３、６１３・・・金属配線 ５０１、６０１・・・単結晶シリコン基板 ５０２、６０２・・・素子分離絶縁膜 ５０９・・・第１の配線 ５１２、６１２・・・接続孔 ７０２・・・ソース端子 ７０３・・・ゲート端子 ７０４・・・ドレイン端子 ７０５・・・チャネル
・低濃度の不純物拡散層 １０６・・・絶縁膜 １０７・・・サイドウオールスペーサ １０９、２０７、３１０、５１０、６１０・・・高濃度
の不純物拡散層 ２０５、３０９、６０９・・・フォトレジスト ３０１・・・半導体層 ３０２・・・第１の絶縁膜 ３０３、５０４、６０４・・・第１の導電膜 ３０４、５０５、６０５・・・第１の導電膜領域 ３０５、５０６、６０６・・・第２の導電膜領域 ３０７、５０８、６０８・・・第２の絶縁膜 ３０８・・・スペーサ ３１１、５１１、６１１・・・層間絶縁膜 ３１２、５１３、６１３・・・金属配線 ５０１、６０１・・・単結晶シリコン基板 ５０２、６０２・・・素子分離絶縁膜 ５０９・・・第１の配線 ５１２、６１２・・・接続孔 ７０２・・・ソース端子 ７０３・・・ゲート端子 ７０４・・・ドレイン端子 ７０５・・・チャネル
Claims (7)
- 【請求項１】ＭＯＳ型半導体装置の製造方法であって、
少なくとも、半導体層上にゲート絶縁膜を形成する工程
と、カバー層とゲート電極とを一度のフォトリソグラフ
ィで形成する工程と、前記カバー層と前記ゲート電極の
間にスペーサを形成する工程と、前記カバー層を除去す
る工程と、除去した前記カバー層の下の前記半導体層に
不純物イオン注入を行う工程を含むことを特徴とするＭ
ＯＳ型半導体装置の製造方法。 - 【請求項２】ＭＯＳ型半導体装置の製造方法であって、
少なくとも、半導体層上にゲート絶縁膜を形成する工程
と、カバー層とゲート電極とを一度のフォトリソグラフ
ィで形成する工程と、スペーサ絶縁膜を堆積する工程
と、前記カバー層の頂部が露出し、かつ前記スペーサ絶
縁膜の下部が残るように前記スペーサ絶縁膜を上部から
除去してスペーサを形成する工程と、前記ゲート電極及
び前記スペーサを残して前記カバー層を除去する工程
と、除去した前記カバー層の下の半導体層に不純物イオ
ンを注入する工程を含むことを特徴とするＭＯＳ型半導
体装置の製造方法。 - 【請求項３】ＭＯＳ型半導体装置の製造方法であって、
少なくとも、単結晶シリコン基板上に素子分離絶縁膜を
形成する工程と、ゲート絶縁膜を形成する工程と、カバ
ー層とゲート電極とを同一の材質を用い、一度のフォト
リソグラフィで形成する工程と、スペーサ絶縁膜を堆積
する工程と、前記カバー層の頂部及び前記ゲート電極の
頂部が露出し、かつ前記スペーサ絶縁膜の下部が残るよ
うに前記スペーサ絶縁膜を上部から除去してスペーサを
形成する工程と、少なくとも前記ゲート電極を覆い、前
記カバー層を覆わないように第１の配線を形成する工程
と、前記カバー層を除去する工程と、除去した前記カバ
ー層の下の単結晶シリコン基板中に不純物イオンを注入
する工程、を含むことを特徴とするＭＯＳ型半導体装置
の製造方法。 - 【請求項４】前記請求項２乃至請求項３記載の半導体装
置の製造方法であって、前記スペーサ絶縁膜の下部が残
るように前記スペーサ絶縁膜を上部から除去する工程に
おいて、前記スペーサ絶縁膜の除去を化学的機械的研磨
を用いて行うことを特徴とするＭＯＳ型半導体装置の製
造方法。 - 【請求項５】請求項２乃至請求項３記載の半導体装置の
製造方法であって、スペーサ絶縁膜の下部が残るように
前記スペーサ絶縁膜を上部から除去する工程において、
前記スペーサ絶縁膜の除去をエッチバック法を用いて行
うことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項６】ＭＯＳ型半導体装置の製造方法であって、
少なくとも、単結晶シリコン基板上に素子分離絶縁膜を
形成する工程と、ゲート絶縁膜を形成する工程と、カバ
ー層とゲート電極とを、同一の材質で、一度のフォトリ
ソグラフィで形成する工程と、スペーサ絶縁膜を形成す
る工程と、前記カバー層の上以外の前記スペーサ絶縁膜
上に、フォトリソグラフィを用いてエッチングのマスク
を形成する工程と、前記エッチングのマスクの無い部分
の前記スペーサ絶縁膜の上部を、前記カバー層が露出
し、かつ前記スペーサ絶縁膜下部が残るようにエッチン
グして除去する工程と、前記カバー層を除去する工程
と、除去した前記カバー層の下の単結晶シリコン基板に
不純物イオンを注入する工程を含むことを特徴とするＭ
ＯＳ型半導体装置の製造方法。 - 【請求項７】請求項１乃至請求項６記載の半導体装置の
製造方法で製造したＭＯＳ型半導体装置であって、ソー
ス及びドレインの不純物拡散層とチャネルの間の部分
の、チャネル長方向の単位長さあたりの電気抵抗が、ゲ
ート電極及びドレインに規定の電圧を加えた場合のチャ
ネルの単位長さあたりの電気抵抗の概２分の１であるこ
とを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13042396A JP3680417B2 (ja) | 1995-11-21 | 1996-05-24 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316495 | 1995-11-21 | ||
| JP7-303164 | 1995-11-21 | ||
| JP13042396A JP3680417B2 (ja) | 1995-11-21 | 1996-05-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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