JP2003204068A - インプランテッド非対称ドープト・ポリシリコン・ゲートＦｉｎＦＥＴ - Google Patents
インプランテッド非対称ドープト・ポリシリコン・ゲートＦｉｎＦＥＴInfo
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
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- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 現行のＣＭＯＳ回路設計と両立するしきい電
圧、および低抵抗ゲート電極を有する非対称電界効果ト
ランジスタ（ＦＥＴ）を提供すること。 【解決手段】 非対称ＦＥＴが、垂直半導体本体上のｐ
型ゲート部分およびｎ型ゲート部分、ｐ型ゲート部分と
ｎ型ゲート部分の間の相互接続、および相互接続の上の
平坦化構造と一体化された構造を含む。この一体化され
たＦｉｎＦＥＴ／厚いポリシリコン含有ゲート構造によ
って、しきい電圧が現行のＣＭＯＳ回路設計と両立し、
かつゲート電極の抵抗率が従来の対称ＦｉｎＦＥＴより
も低いＦｉｎＦＥＴの製造が可能になる。垂直半導体本
体上のｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ
型ゲート部分と前記ｎ型ゲート部分の間の相互接続と、
前記相互接続の上の平坦化構造とを含む非対称電界効果
トランジスタ（ＦＥＴ）の製造方法に関する。
圧、および低抵抗ゲート電極を有する非対称電界効果ト
ランジスタ（ＦＥＴ）を提供すること。 【解決手段】 非対称ＦＥＴが、垂直半導体本体上のｐ
型ゲート部分およびｎ型ゲート部分、ｐ型ゲート部分と
ｎ型ゲート部分の間の相互接続、および相互接続の上の
平坦化構造と一体化された構造を含む。この一体化され
たＦｉｎＦＥＴ／厚いポリシリコン含有ゲート構造によ
って、しきい電圧が現行のＣＭＯＳ回路設計と両立し、
かつゲート電極の抵抗率が従来の対称ＦｉｎＦＥＴより
も低いＦｉｎＦＥＴの製造が可能になる。垂直半導体本
体上のｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ
型ゲート部分と前記ｎ型ゲート部分の間の相互接続と、
前記相互接続の上の平坦化構造とを含む非対称電界効果
トランジスタ（ＦＥＴ）の製造方法に関する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、詳細には、厚いポリシリコン含有ゲートと一体化さ
れたインプランテッド非対称ドープト・ポリシリコン含
有ゲートＦｉｎＦＥＴ（implanted asymmetric doped p
olysilicon-containing gate FinFET）構造に関する。
本発明はさらに、マニュファクチャリング・インテグレ
ーション（manufacturing integration）のためにイン
プランテッド非対称ドープト・ポリシリコン含有ゲート
ＦｉｎＦＥＴを厚いポリシリコン含有ゲートと一体化す
る方法を対象とする。
し、詳細には、厚いポリシリコン含有ゲートと一体化さ
れたインプランテッド非対称ドープト・ポリシリコン含
有ゲートＦｉｎＦＥＴ（implanted asymmetric doped p
olysilicon-containing gate FinFET）構造に関する。
本発明はさらに、マニュファクチャリング・インテグレ
ーション（manufacturing integration）のためにイン
プランテッド非対称ドープト・ポリシリコン含有ゲート
ＦｉｎＦＥＴを厚いポリシリコン含有ゲートと一体化す
る方法を対象とする。
【０００２】
【従来の技術】「Doubly Asymmetric Double Gate Tran
sistor and Method for Forming」という名称の同時係
属米国特許出願（代理人整理番号ＢＵＲ９２００１００
７０ＵＳ１）を参照する。
sistor and Method for Forming」という名称の同時係
属米国特許出願（代理人整理番号ＢＵＲ９２００１００
７０ＵＳ１）を参照する。
【０００３】過去２５年ほどの超大規模集積回路（ＶＬ
ＳＩ）の主な課題は、増加し続ける金属酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの数と高
歩留まり／高信頼性とを結びつけることであった。従来
技術ではこれを主に、ＭＯＳＦＥＴのチャネル長を過度
の短チャネル効果を生じさせずに短くすることによって
達成した。
ＳＩ）の主な課題は、増加し続ける金属酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの数と高
歩留まり／高信頼性とを結びつけることであった。従来
技術ではこれを主に、ＭＯＳＦＥＴのチャネル長を過度
の短チャネル効果を生じさせずに短くすることによって
達成した。
【０００４】過度の短チャネル効果を生じさせずにＭＯ
ＳＦＥＴのチャネル長を短くするためには一般に、ゲー
ト酸化物の厚さを薄くし、同時にチャネルのドーピング
濃度を濃くする。しかし、ヤン（Yan）他の「Scaling t
he Si MOSFET: From bulk toSOI to bulk」、IEEE Tran
s. Elect. Dev.、39巻、1704ページ、1992年7月には、
サブ０．０５μｍＭＯＳＦＥＴの短チャネル効果を減ら
すためには、チャネルから離れたドレイン電界を遮蔽す
るバックサイド導電層を構造に有することが重要である
ことが示されている。ヤン他の結果によれば、２重ゲー
トＭＯＳＦＥＴ、ならびにトップ・ゲートおよびバック
サイド・グラウンド・プレーンを有するＭＯＳＦＥＴは
短チャネル効果の影響を受けにくく、したがって従来の
ＭＯＳＦＥＴよりも寸法を短くすることができる。
ＳＦＥＴのチャネル長を短くするためには一般に、ゲー
ト酸化物の厚さを薄くし、同時にチャネルのドーピング
濃度を濃くする。しかし、ヤン（Yan）他の「Scaling t
he Si MOSFET: From bulk toSOI to bulk」、IEEE Tran
s. Elect. Dev.、39巻、1704ページ、1992年7月には、
サブ０．０５μｍＭＯＳＦＥＴの短チャネル効果を減ら
すためには、チャネルから離れたドレイン電界を遮蔽す
るバックサイド導電層を構造に有することが重要である
ことが示されている。ヤン他の結果によれば、２重ゲー
トＭＯＳＦＥＴ、ならびにトップ・ゲートおよびバック
サイド・グラウンド・プレーンを有するＭＯＳＦＥＴは
短チャネル効果の影響を受けにくく、したがって従来の
ＭＯＳＦＥＴよりも寸法を短くすることができる。
【０００５】従来技術の一般的な２重ゲートＭＯＳＦＥ
Ｔの構造は、チャネルおよびソース／ドレイン拡散のた
めの非常に薄い垂直Ｓｉ層（フィン）、ならびにチャネ
ルのそれぞれの垂直面に１つある２つのゲートから成
る。本明細書で用語「フィン（Fin）」は、ＦＥＴの本
体として使用される半導電材料を表すのに使用され、用
語「ＦｉｎＦＥＴ」はフィン本体を有するＦＥＴを指
す。２つのゲートは電気的に接続され、そのためこれら
のゲートはチャネルを調整する働きをする。これらの２
つのゲートはドレインからの電界力線を極めて効果的に
終端させてドレイン電位がチャネルのソース側端で感知
されることを防ぐので、このような構造では短チャネル
効果が大幅に抑制される。その結果、ドレイン電圧およ
びゲート長の変化に伴う従来技術の２重ゲートＭＯＳＦ
ＥＴのしきい電圧の変動は、同じチャネル長の従来の単
一ゲート構造のそれよりもはるかに小さい。
Ｔの構造は、チャネルおよびソース／ドレイン拡散のた
めの非常に薄い垂直Ｓｉ層（フィン）、ならびにチャネ
ルのそれぞれの垂直面に１つある２つのゲートから成
る。本明細書で用語「フィン（Fin）」は、ＦＥＴの本
体として使用される半導電材料を表すのに使用され、用
語「ＦｉｎＦＥＴ」はフィン本体を有するＦＥＴを指
す。２つのゲートは電気的に接続され、そのためこれら
のゲートはチャネルを調整する働きをする。これらの２
つのゲートはドレインからの電界力線を極めて効果的に
終端させてドレイン電位がチャネルのソース側端で感知
されることを防ぐので、このような構造では短チャネル
効果が大幅に抑制される。その結果、ドレイン電圧およ
びゲート長の変化に伴う従来技術の２重ゲートＭＯＳＦ
ＥＴのしきい電圧の変動は、同じチャネル長の従来の単
一ゲート構造のそれよりもはるかに小さい。
【０００６】ＦｉｎＦＥＴ上に対称ポリシリコン・ゲー
トを含む従来技術の構造の１つの問題は、対称ポリシリ
コン・ゲートＦｉｎＦＥＴ構造のしきい電圧が、既存の
ＣＭＯＳ回路設計と両立しないことである。例えば、Ｎ
ＦＥＴのしきい電圧は負、ＰＦＥＴのしきい電圧は正で
ある。この問題を解決する潜在的な解決方法は対称金属
ゲートを使用する方法である。しかし、統合および処理
の困難のため金属ゲートＦｉｎＦＥＴの開発は非常に遅
れている。
トを含む従来技術の構造の１つの問題は、対称ポリシリ
コン・ゲートＦｉｎＦＥＴ構造のしきい電圧が、既存の
ＣＭＯＳ回路設計と両立しないことである。例えば、Ｎ
ＦＥＴのしきい電圧は負、ＰＦＥＴのしきい電圧は正で
ある。この問題を解決する潜在的な解決方法は対称金属
ゲートを使用する方法である。しかし、統合および処理
の困難のため金属ゲートＦｉｎＦＥＴの開発は非常に遅
れている。
【０００７】他の可能な解決方法は、フィン（すなわち
薄い半導電層）の一方の側がＮ＋にドープされたポリシ
リコン・ゲートを含み、フィンのもう一方の側がＰ＋に
ドープされたポリシリコン・ゲートを含む、非対称ドー
プト・ポリシリコン・ゲートである。この非対称性によ
って、平面２重ゲート・デバイスならびにＦｉｎＦＥＴ
のしきい電圧はＣＭＯＳと両立するレベルまで移動す
る。しかし、従来技術の非対称ポリシリコン・ゲート構
造では薄いポリシリコン・ゲートが使用されている。こ
のような構造の問題は、ポリシリコン・ゲートが薄いと
抵抗の大きなゲート電極となることである。さらに、薄
いゲート電極を有する構造の縦横比はゲートのエッチン
グを著しく困難にする。
薄い半導電層）の一方の側がＮ＋にドープされたポリシ
リコン・ゲートを含み、フィンのもう一方の側がＰ＋に
ドープされたポリシリコン・ゲートを含む、非対称ドー
プト・ポリシリコン・ゲートである。この非対称性によ
って、平面２重ゲート・デバイスならびにＦｉｎＦＥＴ
のしきい電圧はＣＭＯＳと両立するレベルまで移動す
る。しかし、従来技術の非対称ポリシリコン・ゲート構
造では薄いポリシリコン・ゲートが使用されている。こ
のような構造の問題は、ポリシリコン・ゲートが薄いと
抵抗の大きなゲート電極となることである。さらに、薄
いゲート電極を有する構造の縦横比はゲートのエッチン
グを著しく困難にする。
【０００８】以上の問題を考慮すれば、しきい電圧が現
行のＣＭＯＳ回路設計と両立し、低抵抗ゲート電極が実
現される改良型の新規のＦｉｎＦＥＴ構造の開発が依然
として求められている。
行のＣＭＯＳ回路設計と両立し、低抵抗ゲート電極が実
現される改良型の新規のＦｉｎＦＥＴ構造の開発が依然
として求められている。
【０００９】
【発明が解決しようとする課題】本発明の１つの目的
は、構造のしきい電圧を現行のＣＭＯＳ回路設計と両立
させる非対称ポリシリコン含有ゲートを含んだＦｉｎＦ
ＥＴ構造を提供することにある。本明細書において用語
「ポリシリコン含有」は、ポリＳｉ（polySi）またはポ
リＳｉＧｅ（polySiGe）から成る材料を表すのに使用さ
れる。
は、構造のしきい電圧を現行のＣＭＯＳ回路設計と両立
させる非対称ポリシリコン含有ゲートを含んだＦｉｎＦ
ＥＴ構造を提供することにある。本明細書において用語
「ポリシリコン含有」は、ポリＳｉ（polySi）またはポ
リＳｉＧｅ（polySiGe）から成る材料を表すのに使用さ
れる。
【００１０】本発明の他の目的は、低抵抗ゲート電極を
使用した非対称ＦｉｎＦＥＴ構造を提供することにあ
る。
使用した非対称ＦｉｎＦＥＴ構造を提供することにあ
る。
【００１１】本発明の他の目的は、非対称ポリシリコン
含有ゲートが相互接続層によって相互接続された非対称
ＦｉｎＦＥＴ構造を提供することにある。
含有ゲートが相互接続層によって相互接続された非対称
ＦｉｎＦＥＴ構造を提供することにある。
【００１２】本発明の他の目的は、非対称ＦｉｎＦＥＴ
構造の上に平坦化構造がある非対称ＦｉｎＦＥＴ構造を
提供することにある。
構造の上に平坦化構造がある非対称ＦｉｎＦＥＴ構造を
提供することにある。
【００１３】
【課題を解決するための手段】本発明においてこれらの
目的および利点、ならびに他の目的および利点は、イン
プランデッド非対称ポリシリコン含有ゲートＦｉｎＦＥ
Ｔが厚いポリシリコン含有外側ゲート電極（すなわち平
坦化構造）と一体化された構造を提供することによって
達成される。この一体化されたＦｉｎＦＥＴ／厚いポリ
シリコン含有ゲート構造によって、しきい電圧が現行の
ＣＭＯＳ回路設計と両立し、かつゲート電極の抵抗率が
従来の対称ＦｉｎＦＥＴよりも低いＦｉｎＦＥＴの製造
が可能になる。
目的および利点、ならびに他の目的および利点は、イン
プランデッド非対称ポリシリコン含有ゲートＦｉｎＦＥ
Ｔが厚いポリシリコン含有外側ゲート電極（すなわち平
坦化構造）と一体化された構造を提供することによって
達成される。この一体化されたＦｉｎＦＥＴ／厚いポリ
シリコン含有ゲート構造によって、しきい電圧が現行の
ＣＭＯＳ回路設計と両立し、かつゲート電極の抵抗率が
従来の対称ＦｉｎＦＥＴよりも低いＦｉｎＦＥＴの製造
が可能になる。
【００１４】本発明の一態様は、基板上に複数の導電性
構造を形成する方法に関する。具体的には本発明の方法
は、基板上に第１の導電型の第１の半導体構造と、第２
の導電型の第２の半導体構造と、前記第１の半導体構造
と前記第２の半導体構造の間に配置され、かつ絶縁体構
造によってそれらから分離された第３の半導体構造とを
形成するステップと、少なくとも前記第１、第２および
第３の半導体構造の上に相互接続層を付着させるステッ
プと、前記相互接続層ならびに前記第１および第２の半
導体構造のエッチング特性とは同様だが、前記絶縁体構
造のエッチング特性とは異なるエッチング特性を有する
平坦化導体を前記相互接続層上に形成するステップと、
前記平坦化導体、前記相互接続層ならびに前記第１およ
び第２の半導体構造をパターニングしエッチングして、
それぞれが、実質的に同じ少なくとも１つの横方向の寸
法を有するようにするステップとを含む。
構造を形成する方法に関する。具体的には本発明の方法
は、基板上に第１の導電型の第１の半導体構造と、第２
の導電型の第２の半導体構造と、前記第１の半導体構造
と前記第２の半導体構造の間に配置され、かつ絶縁体構
造によってそれらから分離された第３の半導体構造とを
形成するステップと、少なくとも前記第１、第２および
第３の半導体構造の上に相互接続層を付着させるステッ
プと、前記相互接続層ならびに前記第１および第２の半
導体構造のエッチング特性とは同様だが、前記絶縁体構
造のエッチング特性とは異なるエッチング特性を有する
平坦化導体を前記相互接続層上に形成するステップと、
前記平坦化導体、前記相互接続層ならびに前記第１およ
び第２の半導体構造をパターニングしエッチングして、
それぞれが、実質的に同じ少なくとも１つの横方向の寸
法を有するようにするステップとを含む。
【００１５】本発明の他の態様は、垂直半導体本体上の
ｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ型ゲー
ト部分と前記ｎ型ゲート部分の間の相互接続と、前記相
互接続の上の平坦化構造とを含む非対称電界効果トラン
ジスタ（ＦＥＴ）の製造方法に関する。
ｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ型ゲー
ト部分と前記ｎ型ゲート部分の間の相互接続と、前記相
互接続の上の平坦化構造とを含む非対称電界効果トラン
ジスタ（ＦＥＴ）の製造方法に関する。
【００１６】
【発明の実施の形態】はじめに、本発明においてインプ
ランテッド非対称ドープト・ポリシリコン含有ゲートＦ
ｉｎＦＥＴ構造を製造するのに使用する、図１（上面
図）および図２（断面図）に示した最初の構造を参照す
る。具体的には図１および２には、半導体本体領域であ
るフィン１２とハード・マスク１４とを基板１０の上に
含むパターニングされたスタックを有する基板１０を含
んだ構造が示されている。
ランテッド非対称ドープト・ポリシリコン含有ゲートＦ
ｉｎＦＥＴ構造を製造するのに使用する、図１（上面
図）および図２（断面図）に示した最初の構造を参照す
る。具体的には図１および２には、半導体本体領域であ
るフィン１２とハード・マスク１４とを基板１０の上に
含むパターニングされたスタックを有する基板１０を含
んだ構造が示されている。
【００１７】基板は、酸化層、窒化層、酸窒化層または
これらの積層などの絶縁材料から成る上部１０ｕ、およ
びＳｉなどの半導電材料から成る底部１０ｂを含む。領
域１０および１２は、ＳＯＩ（シリコン・オン・インシ
ュレータ）材料の部分とすることができることに留意さ
れたい。この場合には領域１０ｕが、半導電材料１０ｂ
と１２の間に挟まれた埋込み酸化層である。あるいは層
１０ｕおよび１２が、半導体基板の上に別々に付着させ
た層である。
これらの積層などの絶縁材料から成る上部１０ｕ、およ
びＳｉなどの半導電材料から成る底部１０ｂを含む。領
域１０および１２は、ＳＯＩ（シリコン・オン・インシ
ュレータ）材料の部分とすることができることに留意さ
れたい。この場合には領域１０ｕが、半導電材料１０ｂ
と１２の間に挟まれた埋込み酸化層である。あるいは層
１０ｕおよび１２が、半導体基板の上に別々に付着させ
た層である。
【００１８】半導体本体領域すなわちフィン領域１２
は、単結晶Ｓｉなどの任意の半導電材料から成り、ハー
ド・マスクは、酸化層、窒化層、酸窒化層またはこれら
の積層から成る。半導電材料層１２（すなわちフィン１
２）およびハード・マスクの垂直厚は本発明にとってそ
れほど重要ではない。一般に、半導電材料層１２の垂直
厚は約３００から約２０００Å、ハード・マスクの垂直
厚は約１００から約１０００Åである。
は、単結晶Ｓｉなどの任意の半導電材料から成り、ハー
ド・マスクは、酸化層、窒化層、酸窒化層またはこれら
の積層から成る。半導電材料層１２（すなわちフィン１
２）およびハード・マスクの垂直厚は本発明にとってそ
れほど重要ではない。一般に、半導電材料層１２の垂直
厚は約３００から約２０００Å、ハード・マスクの垂直
厚は約１００から約１０００Åである。
【００１９】図１〜２に示した構造は、当業者に周知の
従来のプロセスを利用して製造される。例えばハード・
マスク１４は、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、
化学溶液付着（chemical solution deposition）などの
従来の付着プロセスを利用して半導電材料層の上に形成
される。あるいはハード・マスク１４を、当業者に周知
の従来の熱酸化、窒化または酸窒化プロセスを利用して
半導電材料層１２（すなわちフィン１２）上に成長させ
ることもできる。
従来のプロセスを利用して製造される。例えばハード・
マスク１４は、化学蒸着（ＣＶＤ）、プラズマＣＶＤ、
化学溶液付着（chemical solution deposition）などの
従来の付着プロセスを利用して半導電材料層の上に形成
される。あるいはハード・マスク１４を、当業者に周知
の従来の熱酸化、窒化または酸窒化プロセスを利用して
半導電材料層１２（すなわちフィン１２）上に成長させ
ることもできる。
【００２０】半導電材料層１２上にハード・マスク材料
を形成した後、その構造を、従来のリソグラフィ（これ
は、ハード・マスクにフォトレジストを塗布すること、
放射パターンを照射してフォトレジストを露光するこ
と、および従来のレジスト現像剤を使用してフォトレジ
スト中のパターンを現像することを含む）、ならびに反
応性イオン・エッチング、イオン・ビーム・エッチン
グ、プラズマ・エッチング、レーザ・アブレーションな
どのドライ・エッチングにかける。このエッチング・ス
テップは、図１〜２に示した構造を得るのに使用するこ
とができる１つまたは複数の上記ドライ・エッチング・
プロセスを使用した、１回または複数回のエッチング・
プロセスを含むことができる。エッチング後、当業者に
周知の従来の除去プロセスを利用して構造からフォトレ
ジストを除去する。
を形成した後、その構造を、従来のリソグラフィ（これ
は、ハード・マスクにフォトレジストを塗布すること、
放射パターンを照射してフォトレジストを露光するこ
と、および従来のレジスト現像剤を使用してフォトレジ
スト中のパターンを現像することを含む）、ならびに反
応性イオン・エッチング、イオン・ビーム・エッチン
グ、プラズマ・エッチング、レーザ・アブレーションな
どのドライ・エッチングにかける。このエッチング・ス
テップは、図１〜２に示した構造を得るのに使用するこ
とができる１つまたは複数の上記ドライ・エッチング・
プロセスを使用した、１回または複数回のエッチング・
プロセスを含むことができる。エッチング後、当業者に
周知の従来の除去プロセスを利用して構造からフォトレ
ジストを除去する。
【００２１】次に、図１〜２に示した構造を、フィン層
１２の露出した側壁にゲート誘電体１６を形成すること
ができる従来の酸化、窒化または酸窒化プロセスにかけ
る。フィン１２の露出した側壁にゲート誘電体を形成し
た後、ＣＶＤなどの従来の付着プロセスを利用して構造
の表面全体に薄いポリシリコン含有層１８を形成し、図
３〜４に示した構造を得る。本明細書では用語「ポリシ
リコン含有」を、多結晶シリコンから成る層、またはシ
リコンとゲルマニウムの多結晶合金から成る層を表すの
に使用する。本発明の好ましい一実施形態では、ポリシ
リコン含有層１８がポリＳｉから成る。ポリシリコン含
有層１８は、次の角度インプラント（angled implant）
ステップで必要な適当なシャドー角（shadow angle）を
与えるためフィンの高さよりもかなり薄い薄層である。
本発明では、フィン１２の高さが一般に約３００から約
２０００Å、ポリシリコン含有層１８の厚さが約１５０
から約１０００Åである。より好ましくは、フィン１２
の高さが約９００から約１２００Å、ポリシリコン含有
層１８の厚さが約５００から約８００Åである。
１２の露出した側壁にゲート誘電体１６を形成すること
ができる従来の酸化、窒化または酸窒化プロセスにかけ
る。フィン１２の露出した側壁にゲート誘電体を形成し
た後、ＣＶＤなどの従来の付着プロセスを利用して構造
の表面全体に薄いポリシリコン含有層１８を形成し、図
３〜４に示した構造を得る。本明細書では用語「ポリシ
リコン含有」を、多結晶シリコンから成る層、またはシ
リコンとゲルマニウムの多結晶合金から成る層を表すの
に使用する。本発明の好ましい一実施形態では、ポリシ
リコン含有層１８がポリＳｉから成る。ポリシリコン含
有層１８は、次の角度インプラント（angled implant）
ステップで必要な適当なシャドー角（shadow angle）を
与えるためフィンの高さよりもかなり薄い薄層である。
本発明では、フィン１２の高さが一般に約３００から約
２０００Å、ポリシリコン含有層１８の厚さが約１５０
から約１０００Åである。より好ましくは、フィン１２
の高さが約９００から約１２００Å、ポリシリコン含有
層１８の厚さが約５００から約８００Åである。
【００２２】フィン領域１２は、本発明の非対称Ｆｉｎ
ＦＥＴ構造の絶縁構造（層１０ｕ、１４および１６）に
よって周囲を囲まれた第３の半導体構造を表すことに留
意されたい。
ＦＥＴ構造の絶縁構造（層１０ｕ、１４および１６）に
よって周囲を囲まれた第３の半導体構造を表すことに留
意されたい。
【００２３】次に、図５〜６に示すように、フィン１２
の一方の側に第１の導電型の第１の半導体構造２４（例
えばＮ＋インプラント領域またはｎ型ゲート部分）を形
成し、フィン１２のもう一方の側に第２の導電型の第２
の半導体構造２６（例えばＰ＋インプラント領域または
ｐ型ゲート部分）を形成することができる非対称インプ
ラントを実施する。具体的には、約１×１０19から約１
×１０21原子／ｃｍ3程度の最終ドーパント濃度を有す
るインプラント領域を形成することができる２重角度イ
ンプラント（double angled implant）プロセスを使用
して、ポリシリコン含有層１８にｎ型ドーパント２０お
よびｐ型ドーパント２２をインプラントする。構造のシ
ャドーイングのため、ゲート側（すなわちポリシリコン
含有層１８の垂直部分）は、その方向からインプラント
された化学種でドープ（Ｎ＋またはＰ＋）されるだけだ
が、ポリシリコン含有層１８の水平部分は反対の導電型
のドーパントによってもドープされ、すなわち２重イン
プラントされ、それらの領域はドープトＮ＋でもまたは
Ｐ＋でもなくなる。図５〜６ではこの２重インプラント
領域に符号２８が付されている。
の一方の側に第１の導電型の第１の半導体構造２４（例
えばＮ＋インプラント領域またはｎ型ゲート部分）を形
成し、フィン１２のもう一方の側に第２の導電型の第２
の半導体構造２６（例えばＰ＋インプラント領域または
ｐ型ゲート部分）を形成することができる非対称インプ
ラントを実施する。具体的には、約１×１０19から約１
×１０21原子／ｃｍ3程度の最終ドーパント濃度を有す
るインプラント領域を形成することができる２重角度イ
ンプラント（double angled implant）プロセスを使用
して、ポリシリコン含有層１８にｎ型ドーパント２０お
よびｐ型ドーパント２２をインプラントする。構造のシ
ャドーイングのため、ゲート側（すなわちポリシリコン
含有層１８の垂直部分）は、その方向からインプラント
された化学種でドープ（Ｎ＋またはＰ＋）されるだけだ
が、ポリシリコン含有層１８の水平部分は反対の導電型
のドーパントによってもドープされ、すなわち２重イン
プラントされ、それらの領域はドープトＮ＋でもまたは
Ｐ＋でもなくなる。図５〜６ではこの２重インプラント
領域に符号２８が付されている。
【００２４】上で説明した非対称インプラント・プロセ
スに続いて、図５〜６に示した露出した全ての表面の上
に金属層３０を形成して、例えば図７〜８に示した構造
を得る。金属層は、ＣＶＤ、スパッタリング、プラズマ
ＣＶＤなどの従来の付着プロセスを利用して形成され、
約２０から約１０００Åの厚さを有する。厚さが約１０
０から約５００Åであると非常に好ましい。本発明の方
法のこの時点で形成される金属層は、Ｗ、ＴｉＮ、Ｔａ
などの導電性金属または金属合金を含むことができる。
ただしこれらに限定されるわけではない。なお、金属層
３０は両方のゲート領域、すなわち領域２４および２６
と接触しており、そのため本明細書では金属層３０を相
互接続層と呼ぶ。本発明のいくつかの実施形態では、本
発明のプロセスのこの時点でこの金属層を金属シリサイ
ドに変化させる。この変換は、当業者に周知の従来のア
ニール・プロセス（例えば後に述べるアニール条件を含
むプロセス）を使用して実施される。後に説明する他の
実施形態ではこの変換アニールを、後のソースおよびド
レイン領域の活性化と同時に実施する。本発明の他の実
施形態ではこの金属層を金属シリサイド層に変換しな
い。
スに続いて、図５〜６に示した露出した全ての表面の上
に金属層３０を形成して、例えば図７〜８に示した構造
を得る。金属層は、ＣＶＤ、スパッタリング、プラズマ
ＣＶＤなどの従来の付着プロセスを利用して形成され、
約２０から約１０００Åの厚さを有する。厚さが約１０
０から約５００Åであると非常に好ましい。本発明の方
法のこの時点で形成される金属層は、Ｗ、ＴｉＮ、Ｔａ
などの導電性金属または金属合金を含むことができる。
ただしこれらに限定されるわけではない。なお、金属層
３０は両方のゲート領域、すなわち領域２４および２６
と接触しており、そのため本明細書では金属層３０を相
互接続層と呼ぶ。本発明のいくつかの実施形態では、本
発明のプロセスのこの時点でこの金属層を金属シリサイ
ドに変化させる。この変換は、当業者に周知の従来のア
ニール・プロセス（例えば後に述べるアニール条件を含
むプロセス）を使用して実施される。後に説明する他の
実施形態ではこの変換アニールを、後のソースおよびド
レイン領域の活性化と同時に実施する。本発明の他の実
施形態ではこの金属層を金属シリサイド層に変換しな
い。
【００２５】構造上に金属層を形成して、第１の半導体
構造と第２の半導体構造を互いに相互接続した後、金属
層３０の上に、平坦化ポリシリコン含有層（または導電
性金属、金属合金などの他の導電性材料）３２を形成し
て、図９〜１０に示す構造を得る。具体的には、多結晶
シリコンから成り、またはシリコンとゲルマニウムの多
結晶合金から成る厚いポリシリコン含有層を従来の付着
プロセスによって形成し、その後、化学機械研摩（ＣＭ
Ｐ）などの従来の平坦化プロセスによってこの厚いポリ
シリコン含有層を平坦化する。用語「厚いポリシリコン
含有層」は、厚さ約５００から約２０００Åのポリシリ
コン含有層を表す。厚さが約８００から約１５００Åで
あるとより好ましい。なお、本発明のプロセスのこの時
点で形成される平坦な導体は、金属相互接続層３０なら
びに第１および第２の半導体構造（領域２４および２
６）とは同様だが、絶縁構造のエッチング特性とは異な
るエッチング特性を有することに留意されたい。
構造と第２の半導体構造を互いに相互接続した後、金属
層３０の上に、平坦化ポリシリコン含有層（または導電
性金属、金属合金などの他の導電性材料）３２を形成し
て、図９〜１０に示す構造を得る。具体的には、多結晶
シリコンから成り、またはシリコンとゲルマニウムの多
結晶合金から成る厚いポリシリコン含有層を従来の付着
プロセスによって形成し、その後、化学機械研摩（ＣＭ
Ｐ）などの従来の平坦化プロセスによってこの厚いポリ
シリコン含有層を平坦化する。用語「厚いポリシリコン
含有層」は、厚さ約５００から約２０００Åのポリシリ
コン含有層を表す。厚さが約８００から約１５００Åで
あるとより好ましい。なお、本発明のプロセスのこの時
点で形成される平坦な導体は、金属相互接続層３０なら
びに第１および第２の半導体構造（領域２４および２
６）とは同様だが、絶縁構造のエッチング特性とは異な
るエッチング特性を有することに留意されたい。
【００２６】次いで、従来のパターニング（すなわちリ
ソグラフィ）およびエッチングを実施して、図１１〜１
２に示す構造を得る。なお、平坦化導体３２、金属相互
接続３０、第１および第２の半導体構造２４および２６
はそれぞれ、これらの領域が実質的に同じ少なくとも１
つの横方向の寸法を有するようにパターニングされ、エ
ッチングされることに留意されたい。すなわちこのエッ
チング・ステップは、エッチングされたそれぞれの層の
最終的な形状が同じになるように上記層をエッチングす
ることができる。
ソグラフィ）およびエッチングを実施して、図１１〜１
２に示す構造を得る。なお、平坦化導体３２、金属相互
接続３０、第１および第２の半導体構造２４および２６
はそれぞれ、これらの領域が実質的に同じ少なくとも１
つの横方向の寸法を有するようにパターニングされ、エ
ッチングされることに留意されたい。すなわちこのエッ
チング・ステップは、エッチングされたそれぞれの層の
最終的な形状が同じになるように上記層をエッチングす
ることができる。
【００２７】次に、従来のインプランテーション・プロ
セスを実施して、構造のフィン領域に隣接した領域にソ
ース／ドレイン・インプラント領域３３を形成する。図
１３〜１４を参照されたい。なお、このインプラント・
プロセスの間にポリシリコン含有層３２がドープト・ポ
リシリコン含有層３４に変換されるが、金属層３０が、
反対の導電型にドープされたポリシリコン含有ゲート領
域にドーパントがインプラントされることを防ぐ拡散障
壁の役目を果たすことに留意されたい。この時点のドー
ピングはｎ型でもまたはｐ型でもよい。本発明の一実施
形態では、フィン１２に隣接した露出領域を、Ａｓ、Ｂ
などの異なるインプラント化学種を使用してドープし
て、ドナーまたはアクセプタ不純物を有するソース／ド
レイン領域３３を形成する。
セスを実施して、構造のフィン領域に隣接した領域にソ
ース／ドレイン・インプラント領域３３を形成する。図
１３〜１４を参照されたい。なお、このインプラント・
プロセスの間にポリシリコン含有層３２がドープト・ポ
リシリコン含有層３４に変換されるが、金属層３０が、
反対の導電型にドープされたポリシリコン含有ゲート領
域にドーパントがインプラントされることを防ぐ拡散障
壁の役目を果たすことに留意されたい。この時点のドー
ピングはｎ型でもまたはｐ型でもよい。本発明の一実施
形態では、フィン１２に隣接した露出領域を、Ａｓ、Ｂ
などの異なるインプラント化学種を使用してドープし
て、ドナーまたはアクセプタ不純物を有するソース／ド
レイン領域３３を形成する。
【００２８】図１３〜１４に示した構造の形成に続い
て、その構造を、ソース／ドレイン領域を活性化するこ
とができ、かつ、金属相互接続層を、２つのポリシリコ
ン含有層を橋絡する金属シリサイド（または金属窒化
物。最も一般化すればこの材料は金属または半金属の電
子的特性を有してなければならない）層３６に変換する
ことができる活性化アニール・プロセスにかける。これ
によってゲートでのｐｎ接合が排除され、最上部のドー
プされたポリシリコン含有層すなわち層３４とゲート電
極（すなわち２重インプラントされたポリシリコン含有
領域２８）との間の接触が提供される。この活性化アニ
ール・ステップを実施した後に得られる構造を例えば図
１５〜１６に示す。
て、その構造を、ソース／ドレイン領域を活性化するこ
とができ、かつ、金属相互接続層を、２つのポリシリコ
ン含有層を橋絡する金属シリサイド（または金属窒化
物。最も一般化すればこの材料は金属または半金属の電
子的特性を有してなければならない）層３６に変換する
ことができる活性化アニール・プロセスにかける。これ
によってゲートでのｐｎ接合が排除され、最上部のドー
プされたポリシリコン含有層すなわち層３４とゲート電
極（すなわち２重インプラントされたポリシリコン含有
領域２８）との間の接触が提供される。この活性化アニ
ール・ステップを実施した後に得られる構造を例えば図
１５〜１６に示す。
【００２９】具体的には、Ｈｅ、Ｎ2、Ａｒ、Ｘｅ、Ｋ
ｒなどの不活性ガス雰囲気の存在下で活性化アニールを
約７００℃以上の温度で実施する。不活性ガスは任意選
択でＨ2と混合することができる。より好ましくは、Ｈ
ｅまたはＡｒの存在下で活性化アニールを約８５０℃か
ら約１０００℃の温度で実施する。
ｒなどの不活性ガス雰囲気の存在下で活性化アニールを
約７００℃以上の温度で実施する。不活性ガスは任意選
択でＨ2と混合することができる。より好ましくは、Ｈ
ｅまたはＡｒの存在下で活性化アニールを約８５０℃か
ら約１０００℃の温度で実施する。
【００３０】活性化アニール・ステップに続いて、ゲー
ト・コンタクト４２およびソース／ドレイン・コンタク
ト４４の形成を含む標準ＦｉｎＦＥＴ仕上げ処理ステッ
プを実施し、図１７〜１８に示した構造を得る。
ト・コンタクト４２およびソース／ドレイン・コンタク
ト４４の形成を含む標準ＦｉｎＦＥＴ仕上げ処理ステッ
プを実施し、図１７〜１８に示した構造を得る。
【００３１】本発明のいくつかの実施形態では、２重イ
ンプランテッド・ゲート領域２８およびドープト領域３
４が、ポリシリコン含有材料ではなく半導電材料から成
る。さらに、ＦｉｎＦＥＴに関して本発明を説明してき
たが、実際には、そのチャネル領域を複数のゲートによ
って制御できる限り、垂直に延びる任意の半導体本体を
使用することができる。
ンプランテッド・ゲート領域２８およびドープト領域３
４が、ポリシリコン含有材料ではなく半導電材料から成
る。さらに、ＦｉｎＦＥＴに関して本発明を説明してき
たが、実際には、そのチャネル領域を複数のゲートによ
って制御できる限り、垂直に延びる任意の半導体本体を
使用することができる。
【００３２】本発明を特に、その好ましい実施形態に関
して示し説明したが、本発明の趣旨および範囲から逸脱
することなく形態および詳細に対する上記の変更および
その他の変更を実施することができることを当業者は理
解されたい。したがって説明し図示した形態および詳細
に本発明を限定しようとする意図はない。本発明は、添
付の請求項の趣旨および範囲に含まれる。
して示し説明したが、本発明の趣旨および範囲から逸脱
することなく形態および詳細に対する上記の変更および
その他の変更を実施することができることを当業者は理
解されたい。したがって説明し図示した形態および詳細
に本発明を限定しようとする意図はない。本発明は、添
付の請求項の趣旨および範囲に含まれる。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）基板上に複数の導電性構造を形成す
る方法であって、基板上に第１の導電型の第１の半導体
構造と、第２の導電型の第２の半導体構造と、前記第１
の半導体構造と前記第２の半導体構造の間に配置され、
かつ絶縁体構造によってそれらから分離された第３の半
導体構造とを形成するステップと、少なくとも前記第
１、第２および第３の半導体構造の上に相互接続層を付
着させるステップと、前記相互接続層ならびに前記第１
および第２の半導体構造のエッチング特性とは同様だ
が、前記絶縁体構造のエッチング特性とは異なるエッチ
ング特性を有する平坦化導体を前記相互接続層上に形成
するステップと、前記平坦化導体、前記相互接続層なら
びに前記第１および第２の半導体構造をパターニングし
エッチングして、それぞれが、実質的に同じ少なくとも
１つの横方向の寸法を有するようにするステップとを含
む方法。 （２）前記第１および第２の半導体構造が、前記絶縁体
構造に接して形成されたポリシリコン含有または半導電
層の垂直面が互いに反対の導電型にドーピングされ、前
記ポリシリコン含有または半導電層の水平面が２重にド
ーピングされる２重角度インプラントを利用して形成さ
れる、上記（１）に記載の方法。 （３）前記ポリシリコン含有層が多結晶シリコンから成
る、上記（２）に記載の方法。 （４）前記ポリシリコン含有層が多結晶シリコン−ゲル
マニウム合金から成る、上記（２）に記載の方法。 （５）前記２重角度インプラントが、最終的なドーパン
ト濃度が約１×１０19から約１×１０21原子／ｃｍ3程
度であるインプラント領域が得られるように実施され
る、上記（２）に記載の方法。 （６）前記絶縁体構造がゲート誘電体およびハード・マ
スクを含む、上記（１）に記載の方法。 （７）前記相互接続層が、前記第１および第２の半導体
構造中へのドーパントの拡散を防ぐ能力を有する金属層
である、上記（１）に記載の方法。 （８）前記平坦化導体が、ポリシリコン含有材料、導電
性金属、導電性金属合金または半導電材料から成る、上
記（１）に記載の方法。 （９）前記平坦化導体が、多結晶シリコンまたは多結晶
シリコン−ゲルマニウム合金から成る、上記（８）に記
載の方法。 （１０）前記相互接続層をアニールして、前記層が金属
シリサイドまたは金属窒化物に変換されるようにするス
テップをさらに含む、上記（１）に記載の方法。 （１１）前記アニールが、不活性ガス雰囲気の存在下で
約７００℃以上の温度で実施される、上記（１０）に記
載の方法。 （１２）垂直半導体本体上のｐ型ゲート部分およびｎ型
ゲート部分と、前記ｐ型ゲート部分と前記ｎ型ゲート部
分の間の相互接続と、前記相互接続の上の平坦化構造と
を含む非対称電界効果トランジスタ（ＦＥＴ）。 （１３）前記ｐ型ゲート部分、前記ｎ型ゲート部分、前
記相互接続および前記平坦化構造が、実質的に同じ横方
向の寸法を有する、上記（１２）に記載の非対称ＦＥ
Ｔ。 （１４）前記ｐ型ゲート部分、前記ｎ型ゲート部分およ
び前記平坦化構造がポリシリコン含有材料または半導電
材料から成る、上記（１２）に記載の非対称ＦＥＴ。 （１５）前記ポリシリコン含有材料がポリＳｉまたはポ
リＳｉＧｅを含む、上記（１４）に記載の非対称ＦＥ
Ｔ。 （１６）前記相互接続が、ドーパントの拡散に対して高
い抵抗性を示す、上記（１２）に記載の非対称ＦＥＴ。 （１７）前記相互接続が導電性金属、金属シリサイド、
金属窒化物、または半金属である、上記（１２）に記載
の非対称ＦＥＴ。 （１８）前記平坦化構造がドープされたポリシリコンで
ある、上記（１２）に記載の非対称ＦＥＴ。 （１９）前記垂直半導体本体が前記本体の垂直側壁にゲ
ート誘電体を有する、上記（１２）に記載の非対称ＦＥ
Ｔ。 （２０）前記垂直半導体本体が上面にハード・マスクを
有する、上記（１２）に記載の非対称ＦＥＴ。 （２１）前記ハード・マスクが酸化層、窒化層、酸窒化
層またはそれらの積層から成る、上記（２０）に記載の
非対称ＦＥＴ。 （２２）前記ｎ型ゲート部分がＮ型にドープされたポリ
シリコンから成り、前記ｐ型ゲート部分がＰ型ポリシリ
コンから成る、上記（１２）に記載の非対称ＦＥＴ。 （２３）前記垂直半導体本体が基板の上に形成され、前
記基板が上部絶縁部分および下部半導電性部分を含む、
上記（１２）に記載の非対称ＦＥＴ。 （２４）前記垂直半導体本体および前記基板がシリコン
・オン・インシュレータ材料の構成要素である、上記
（２３）に記載の非対称ＦＥＴ。 （２５）前記平坦化材料が金属または金属合金である、
上記（１２）に記載の非対称ＦＥＴ。 （２６）前記垂直半導体本体に隣接した領域にソース／
ドレイン領域をさらに含む、上記（１２）に記載の非対
称ＦＥＴ。 （２７）前記ソース／ドレイン領域が、ドナーまたはア
クセプタ不純物を有するようにドープされた、上記（２
６）に記載の非対称ＦＥＴ。 （２８）垂直単結晶Ｓｉ半導体本体上のポリシリコンか
ら成るｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ
型ゲート部分と前記ｎ型ゲート部分の間の金属シリサイ
ド相互接続と、前記相互接続の上のドープされた平坦化
ポリシリコン層とを含む非対称電界効果トランジスタ
（ＦＥＴ）。
る方法であって、基板上に第１の導電型の第１の半導体
構造と、第２の導電型の第２の半導体構造と、前記第１
の半導体構造と前記第２の半導体構造の間に配置され、
かつ絶縁体構造によってそれらから分離された第３の半
導体構造とを形成するステップと、少なくとも前記第
１、第２および第３の半導体構造の上に相互接続層を付
着させるステップと、前記相互接続層ならびに前記第１
および第２の半導体構造のエッチング特性とは同様だ
が、前記絶縁体構造のエッチング特性とは異なるエッチ
ング特性を有する平坦化導体を前記相互接続層上に形成
するステップと、前記平坦化導体、前記相互接続層なら
びに前記第１および第２の半導体構造をパターニングし
エッチングして、それぞれが、実質的に同じ少なくとも
１つの横方向の寸法を有するようにするステップとを含
む方法。 （２）前記第１および第２の半導体構造が、前記絶縁体
構造に接して形成されたポリシリコン含有または半導電
層の垂直面が互いに反対の導電型にドーピングされ、前
記ポリシリコン含有または半導電層の水平面が２重にド
ーピングされる２重角度インプラントを利用して形成さ
れる、上記（１）に記載の方法。 （３）前記ポリシリコン含有層が多結晶シリコンから成
る、上記（２）に記載の方法。 （４）前記ポリシリコン含有層が多結晶シリコン−ゲル
マニウム合金から成る、上記（２）に記載の方法。 （５）前記２重角度インプラントが、最終的なドーパン
ト濃度が約１×１０19から約１×１０21原子／ｃｍ3程
度であるインプラント領域が得られるように実施され
る、上記（２）に記載の方法。 （６）前記絶縁体構造がゲート誘電体およびハード・マ
スクを含む、上記（１）に記載の方法。 （７）前記相互接続層が、前記第１および第２の半導体
構造中へのドーパントの拡散を防ぐ能力を有する金属層
である、上記（１）に記載の方法。 （８）前記平坦化導体が、ポリシリコン含有材料、導電
性金属、導電性金属合金または半導電材料から成る、上
記（１）に記載の方法。 （９）前記平坦化導体が、多結晶シリコンまたは多結晶
シリコン−ゲルマニウム合金から成る、上記（８）に記
載の方法。 （１０）前記相互接続層をアニールして、前記層が金属
シリサイドまたは金属窒化物に変換されるようにするス
テップをさらに含む、上記（１）に記載の方法。 （１１）前記アニールが、不活性ガス雰囲気の存在下で
約７００℃以上の温度で実施される、上記（１０）に記
載の方法。 （１２）垂直半導体本体上のｐ型ゲート部分およびｎ型
ゲート部分と、前記ｐ型ゲート部分と前記ｎ型ゲート部
分の間の相互接続と、前記相互接続の上の平坦化構造と
を含む非対称電界効果トランジスタ（ＦＥＴ）。 （１３）前記ｐ型ゲート部分、前記ｎ型ゲート部分、前
記相互接続および前記平坦化構造が、実質的に同じ横方
向の寸法を有する、上記（１２）に記載の非対称ＦＥ
Ｔ。 （１４）前記ｐ型ゲート部分、前記ｎ型ゲート部分およ
び前記平坦化構造がポリシリコン含有材料または半導電
材料から成る、上記（１２）に記載の非対称ＦＥＴ。 （１５）前記ポリシリコン含有材料がポリＳｉまたはポ
リＳｉＧｅを含む、上記（１４）に記載の非対称ＦＥ
Ｔ。 （１６）前記相互接続が、ドーパントの拡散に対して高
い抵抗性を示す、上記（１２）に記載の非対称ＦＥＴ。 （１７）前記相互接続が導電性金属、金属シリサイド、
金属窒化物、または半金属である、上記（１２）に記載
の非対称ＦＥＴ。 （１８）前記平坦化構造がドープされたポリシリコンで
ある、上記（１２）に記載の非対称ＦＥＴ。 （１９）前記垂直半導体本体が前記本体の垂直側壁にゲ
ート誘電体を有する、上記（１２）に記載の非対称ＦＥ
Ｔ。 （２０）前記垂直半導体本体が上面にハード・マスクを
有する、上記（１２）に記載の非対称ＦＥＴ。 （２１）前記ハード・マスクが酸化層、窒化層、酸窒化
層またはそれらの積層から成る、上記（２０）に記載の
非対称ＦＥＴ。 （２２）前記ｎ型ゲート部分がＮ型にドープされたポリ
シリコンから成り、前記ｐ型ゲート部分がＰ型ポリシリ
コンから成る、上記（１２）に記載の非対称ＦＥＴ。 （２３）前記垂直半導体本体が基板の上に形成され、前
記基板が上部絶縁部分および下部半導電性部分を含む、
上記（１２）に記載の非対称ＦＥＴ。 （２４）前記垂直半導体本体および前記基板がシリコン
・オン・インシュレータ材料の構成要素である、上記
（２３）に記載の非対称ＦＥＴ。 （２５）前記平坦化材料が金属または金属合金である、
上記（１２）に記載の非対称ＦＥＴ。 （２６）前記垂直半導体本体に隣接した領域にソース／
ドレイン領域をさらに含む、上記（１２）に記載の非対
称ＦＥＴ。 （２７）前記ソース／ドレイン領域が、ドナーまたはア
クセプタ不純物を有するようにドープされた、上記（２
６）に記載の非対称ＦＥＴ。 （２８）垂直単結晶Ｓｉ半導体本体上のポリシリコンか
ら成るｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ
型ゲート部分と前記ｎ型ゲート部分の間の金属シリサイ
ド相互接続と、前記相互接続の上のドープされた平坦化
ポリシリコン層とを含む非対称電界効果トランジスタ
（ＦＥＴ）。
【図１】本発明の非対称ＦＥＴ構造を製造するのに使用
されるさまざまな処理ステップのうちの１つのステップ
を示す上面図である。
されるさまざまな処理ステップのうちの１つのステップ
を示す上面図である。
【図２】図１のステップの断面図である。
【図３】図１および図２のステップの後のステップを示
す上面図である。
す上面図である。
【図４】図３のステップの断面図である。
【図５】図３および図４のステップの後のステップを示
す上面図である。
す上面図である。
【図６】図５のステップの断面図である。
【図７】図５および図６のステップの後のステップを示
す上面図である。
す上面図である。
【図８】図７のステップの断面図である。
【図９】図７および図８のステップの後のステップを示
す上面図である。
す上面図である。
【図１０】図９のステップの断面図である。
【図１１】図９および図１０のステップの後のステップ
を示す上面図である。
を示す上面図である。
【図１２】図１１のステップの断面図である。
【図１３】図１１および図１２のステップの後のステッ
プを示す上面図である。
プを示す上面図である。
【図１４】図１３のステップの断面図である。
【図１５】図１３および図１４のステップの後のステッ
プを示す上面図である。
プを示す上面図である。
【図１６】図１５のステップの断面図である。
【図１７】図１５および図１６のステップの後のステッ
プを示す上面図である。
プを示す上面図である。
【図１８】図１７のステップの断面図である。
１０ 基板
１０ｕ 基板の上部
１０ｂ 基板の底部
１２ フィン（第３の半導体構造）
１４ ハード・マスク
１６ ゲート誘電体
１８ ポリシリコン含有層
２０ ｎ型ドーパント
２２ ｐ型ドーパント
２４ 第１の半導体構造
２６ 第２の半導体構造
２８ ２重インプラント領域
３０ 金属層
３２ 平坦化ポリシリコン含有層
３３ ソース／ドレイン・インプラント領域
３４ ドープト・ポリシリコン含有層
４２ ゲート・コンタクト
４４ ソース／ドレイン・コンタクト
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/58 Ｇ
21/265 Ｐ
Ｖ
Ｆ
(72)発明者 デビッド・エム・フリード
アメリカ合衆国05495 バーモント州ウィ
リストン リンカーン・ロード 81
(72)発明者 エドワード・ジェー・ノバク
アメリカ合衆国05452 バーモント州エセ
ックス・ジャンクション ウィンドリッ
ジ・ロード ８
(72)発明者 ジェド・エイチ・ランキン
アメリカ合衆国05403 バーモント州サウ
ス・バーティントン ジュニパー・ドライ
ブ 211
Ｆターム(参考） 4M104 AA01 AA09 BB01 BB36 BB40
CC05 DD55 DD78 DD81 DD84
FF04 FF13 GG09
5F110 AA01 BB04 CC02 CC10 DD05
DD13 DD14 DD15 EE01 EE05
EE09 EE10 EE15 EE22 EE29
EE30 EE45 FF02 FF03 FF04
FF21 FF22 FF26 GG02 GG12
GG22 HJ01 HJ13 HJ23 QQ19
Claims (28)
- 【請求項１】基板上に複数の導電性構造を形成する方法
であって、 基板上に第１の導電型の第１の半導体構造と、第２の導
電型の第２の半導体構造と、前記第１の半導体構造と前
記第２の半導体構造の間に配置され、かつ絶縁体構造に
よってそれらから分離された第３の半導体構造とを形成
するステップと、 少なくとも前記第１、第２および第３の半導体構造の上
に相互接続層を付着させるステップと、 前記相互接続層ならびに前記第１および第２の半導体構
造のエッチング特性とは同様だが、前記絶縁体構造のエ
ッチング特性とは異なるエッチング特性を有する平坦化
導体を前記相互接続層上に形成するステップと、 前記平坦化導体、前記相互接続層ならびに前記第１およ
び第２の半導体構造をパターニングしエッチングして、
それぞれが、実質的に同じ少なくとも１つの横方向の寸
法を有するようにするステップとを含む方法。 - 【請求項２】前記第１および第２の半導体構造が、前記
絶縁体構造に接して形成されたポリシリコン含有または
半導電層の垂直面が互いに反対の導電型にドーピングさ
れ、前記ポリシリコン含有または半導電層の水平面が２
重にドーピングされる２重角度インプラントを利用して
形成される、請求項１に記載の方法。 - 【請求項３】前記ポリシリコン含有層が多結晶シリコン
から成る、請求項２に記載の方法。 - 【請求項４】前記ポリシリコン含有層が多結晶シリコン
−ゲルマニウム合金から成る、請求項２に記載の方法。 - 【請求項５】前記２重角度インプラントが、最終的なド
ーパント濃度が約１×１０19から約１×１０21原子／ｃ
ｍ3程度であるインプラント領域が得られるように実施
される、請求項２に記載の方法。 - 【請求項６】前記絶縁体構造がゲート誘電体およびハー
ド・マスクを含む、請求項１に記載の方法。 - 【請求項７】前記相互接続層が、前記第１および第２の
半導体構造中へのドーパントの拡散を防ぐ能力を有する
金属層である、請求項１に記載の方法。 - 【請求項８】前記平坦化導体が、ポリシリコン含有材
料、導電性金属、導電性金属合金または半導電材料から
成る、請求項１に記載の方法。 - 【請求項９】前記平坦化導体が、多結晶シリコンまたは
多結晶シリコン−ゲルマニウム合金から成る、請求項８
に記載の方法。 - 【請求項１０】前記相互接続層をアニールして、前記層
が金属シリサイドまたは金属窒化物に変換されるように
するステップをさらに含む、請求項１に記載の方法。 - 【請求項１１】前記アニールが、不活性ガス雰囲気の存
在下で約７００℃以上の温度で実施される、請求項１０
に記載の方法。 - 【請求項１２】垂直半導体本体上のｐ型ゲート部分およ
びｎ型ゲート部分と、 前記ｐ型ゲート部分と前記ｎ型ゲート部分の間の相互接
続と、 前記相互接続の上の平坦化構造とを含む非対称電界効果
トランジスタ（ＦＥＴ）。 - 【請求項１３】前記ｐ型ゲート部分、前記ｎ型ゲート部
分、前記相互接続および前記平坦化構造が、実質的に同
じ横方向の寸法を有する、請求項１２に記載の非対称Ｆ
ＥＴ。 - 【請求項１４】前記ｐ型ゲート部分、前記ｎ型ゲート部
分および前記平坦化構造がポリシリコン含有材料または
半導電材料から成る、請求項１２に記載の非対称ＦＥ
Ｔ。 - 【請求項１５】前記ポリシリコン含有材料がポリＳｉま
たはポリＳｉＧｅを含む、請求項１４に記載の非対称Ｆ
ＥＴ。 - 【請求項１６】前記相互接続が、ドーパントの拡散に対
して高い抵抗性を示す、請求項１２に記載の非対称ＦＥ
Ｔ。 - 【請求項１７】前記相互接続が導電性金属、金属シリサ
イド、金属窒化物、または半金属である、請求項１２に
記載の非対称ＦＥＴ。 - 【請求項１８】前記平坦化構造がドープされたポリシリ
コンである、請求項１２に記載の非対称ＦＥＴ。 - 【請求項１９】前記垂直半導体本体が前記本体の垂直側
壁にゲート誘電体を有する、請求項１２に記載の非対称
ＦＥＴ。 - 【請求項２０】前記垂直半導体本体が上面にハード・マ
スクを有する、請求項１２に記載の非対称ＦＥＴ。 - 【請求項２１】前記ハード・マスクが酸化層、窒化層、
酸窒化層またはそれらの積層から成る、請求項２０に記
載の非対称ＦＥＴ。 - 【請求項２２】前記ｎ型ゲート部分がＮ型にドープされ
たポリシリコンから成り、前記ｐ型ゲート部分がＰ型ポ
リシリコンから成る、請求項１２に記載の非対称ＦＥ
Ｔ。 - 【請求項２３】前記垂直半導体本体が基板の上に形成さ
れ、前記基板が上部絶縁部分および下部半導電性部分を
含む、請求項１２に記載の非対称ＦＥＴ。 - 【請求項２４】前記垂直半導体本体および前記基板がシ
リコン・オン・インシュレータ材料の構成要素である、
請求項２３に記載の非対称ＦＥＴ。 - 【請求項２５】前記平坦化材料が金属または金属合金で
ある、請求項１２に記載の非対称ＦＥＴ。 - 【請求項２６】前記垂直半導体本体に隣接した領域にソ
ース／ドレイン領域をさらに含む、請求項１２に記載の
非対称ＦＥＴ。 - 【請求項２７】前記ソース／ドレイン領域が、ドナーま
たはアクセプタ不純物を有するようにドープされた、請
求項２６に記載の非対称ＦＥＴ。 - 【請求項２８】垂直単結晶Ｓｉ半導体本体上のポリシリ
コンから成るｐ型ゲート部分およびｎ型ゲート部分と、 前記ｐ型ゲート部分と前記ｎ型ゲート部分の間の金属シ
リサイド相互接続と、 前記相互接続の上のドープされた平坦化ポリシリコン層
とを含む非対称電界効果トランジスタ（ＦＥＴ）。
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