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TWI390666B - 絕緣體上半導體裝置之製造方法 - Google Patents

絕緣體上半導體裝置之製造方法 Download PDF

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Description

絕緣體上半導體裝置之製造方法
本發明大體上係關於一種絕緣體上半導體(semiconductor on insulator；SOI)裝置之製造方法，詳言之，係關於一種製造具有在薄SOI層和基板二者中之裝置之SOI積體電路之方法。
現今大多數之積體電路(IC)係藉由使用多個互連之場效電晶體(FET)而實施，該等場效電晶體亦稱之為金屬氧化物半導體場效電晶體(MOSFET或MOS電晶體)。IC通常使用P通道和N通道FET兩者而製成，因此該IC稱之為互補式MOS或CMOS電路。可藉由覆於絕緣體層上之半導體材料薄層形成該FET而實現FET IC之某些性能的改善。此種絕緣體上半導體(SOI)FET例如表現出較低之接面電容而因此能以較高之速度操作。然而，在某些應用中有利的是，於支撐該絕緣體層之半導體基板中製造至少一些裝置。形成在基板中之該等裝置，例如，較之形成在該薄半導體層中之裝置可有較佳之熱性質和能夠支持較高之電壓。
當積體電路之複雜度增加，則需要愈來愈多之MOS電晶體來實行積體電路功能。當於IC內設計愈來愈多的電晶體時，則縮小個別MOS電晶體之尺寸以使IC維持適當的尺寸和能可靠地製造IC，則變得重要。縮小MOS電晶體之尺寸意味著減小最小特徵尺寸，也就是，線之最小寬度或線之間之最小間距。現在已積極地減小MOS電晶體至使電晶體之閘電極寬度小於或等於45奈米(nm)的程度。然而，先前用來製造於SOI結構之基板中之裝置之方法未能達成該基板裝置中與實現於形成在薄半導體層之裝置中者相同之最小特徵尺寸。
因此，希望提供一種製造具有最小特徵尺寸之SOI裝置之方法。此外，希望提供一種製造具有最小特徵尺寸基板裝置之SOI裝置之自行對準方法。再者，由接著的詳細說明和所附之申請專利範圍，結合所附的圖式和前述之發明所屬之技術領域及先前技術，則本發明之其他所希望之特徵和特性將變得清楚。
本發明提供一種絕緣體上半導體(SOI)裝置之製造方法。於一個實施例中，該方法包括提供單晶矽基板，在該基板上覆有單晶矽層，並以電介質層將該基板與該單晶矽層分隔。沈積並圖案化閘電極材料以形成閘電極和間隔件。使用該閘電極作為離子植入遮罩而將雜質植入決定摻雜物離子到單晶矽層中，以在該單晶矽層中形成間隔開的源極和汲極區域，以及使用該間隔件作為離子植入遮罩而將雜質決定摻雜物離子植入到單晶矽基板中，以在該單晶矽基板中形成間隔開的裝置區域。然後形成電接觸件(electrical contact)接觸該等間隔開的裝置區域。
下列詳細說明本質上僅僅是範例，並不打算用來限制本發明或限制本發明之應用和使用。再者，本發明並不欲受前面之技術領域(technical field)、先前技術(background)、發明內容(brief summary)、或下列之實施方式(detail description)中所表現之任何表示或暗示理論之限制。
第1圖至第11圖示意地顯示依照本發明之各不同實施例製造CMOS積體電路20之方法步驟。雖然字彙“MOS裝置”適當地有關具有金屬閘電極和氧化物閘極絕緣體之裝置，但是該字彙用於整個說明書中將有關任何半導體裝置，其包括定位於閘極絕緣體(無論是氧化物或其他的絕緣體)上之導電閘電極(無論是金屬或其他的導電材料)，而該閘極絕緣體依次定位於半導體基板上。於該等例示的實施例中僅顯示了CMOS積體電路20之小部分。於製造CMOS裝置之各不同步驟為已知，而因此為了簡潔起見，許多習知的步驟此處將僅簡單提及，或將其整個省略而不提供已知的製程細節。雖然於此例示的實施例中積體電路20為CMOS電路，但是本發明亦能夠應用於製造單通道型MOS電路。
如第1圖中所示，依照本發明之一個實施例之方法開始於提供半導體基板21。該半導體基板21較佳是具有形成覆於單晶矽載體基板24上之單晶矽層22之矽基板。如此處所使用的，字彙“矽層”和“矽基板”將用來包含之一般用於半導體業之相當純的單晶矽材料以及與其他元素(譬如鍺、碳、及類似物)摻合(admixed)之矽，以形成實質單晶矽半導體材料。將使用單晶矽層22於形成N通道和P通道MOS電晶體。將使用單晶矽基板24於形成基板裝置，於此例示為PN接面二極體。例如可用已知的層轉換技術(layer transfer technique)來形成單晶矽層22。於該技術中，將氫植入到氧化的單晶矽晶圓之次表面(subsurface)區域。經植入的晶圓然後覆晶接合(flip bonded)到單晶矽基板24。然後施行二相熱處理以沿著植入區域分離經氫植入的晶圓並增強該接合，留下接合至單晶矽基板並藉由電介質絕緣層26而與該基板分隔之薄單晶矽層22。然後依於所實行之電路功能而定，例如藉由化學機械平面化(chemical mechanical planarization；CMP)技術薄化並研磨該單晶矽層至大約50至300奈米(nm)的厚度。單晶矽層和單晶矽載體基板兩者較佳具有至少約1至35歐姆每平方單位(Ohms per square)之電阻。矽可以是經N型或P型摻雜之雜質，但較佳是經P型摻雜者。典型為二氧化矽之電介質絕緣層26較佳具有大約50至200 nm之厚度。
作為晶圓接合技術之替代技術，能藉由SIMOX製程形成單晶半導體基板21。SIMOX製程為已知的製程，其中氧離子植入到單晶矽基板24之次表面區域。其後加熱單晶矽基板和植入之氧以形成次表面氧化矽電介質層26，該次表面氧化矽電介質層26電性隔離SOI層22與單晶矽基板24之其餘部分。由植入離子的能量決定SOI層22之厚度。電介質層26通常稱之為埋入之氧化物或“BOX”，此處將如此提及。
已提供了半導體基板21，依照本發明之一個實施例之方法繼續說明於第2圖中，藉由形成電介質隔離區域28、30延伸穿過單晶矽層22至電介質層或BOX 26。較佳地藉由已知的淺溝渠隔離(shallow trench isolation；STI)技術而形成電介質隔離區域，其中溝渠係蝕刻入單晶矽層22中，該等溝渠以譬如沈積之二氧化矽之電介質材料填滿，並用CMP來去除過量的二氧化矽。當需要時，STI區域28在CMOS電路之各不同裝置之間提供電性隔離，該CMOS電路之裝置將形成於單晶矽層22中。依照本發明之實施例，STI區域30有助於使將形成於載體基板24中之裝置與將形成於單晶矽層22中之裝置電性隔離。於形成電介質隔離區域28、30之前或之後，能藉由例如離子植入而摻雜單晶矽層22之部分，以形成P型區域32和N型區域34。
依照本發明之一個實施例，施用光阻層35覆於單晶矽層22和電介質隔離區域28、30之表面上。圖案化光阻層以暴露電介質隔離區域30之部分，如第3圖中所示。經圖案化之光阻使用為離子植入遮罩，並將導電率決定離子雜質如箭號36所示植入於單晶矽基板24之表面中，以形成摻雜區域37。例如，磷離子能以大約200至300 KeV之能量和大約1×101 3 至2×101 4 cm－ 2 之劑量植入於單晶矽基板中，以形成N型摻雜區域37。
如第4圖中所示，於移除光阻層35之後，閘極絕緣體材料38之層生長或沈積在矽層22之表面上。閘極絕緣體可以是藉由加熱在氧化環境中之矽基板所形成之熱生長二氧化矽，或可以是沈積的絕緣體，譬如氧化矽、氧氮化矽、氮化矽、例如HfSiO之高介電常數絕緣體、或類似物。可藉由化學氣相沈積(chemical vapor deposition；CVD)、低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)、或電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)而沈積所沈積之絕緣體。閘極絕緣體材料一般為1至10奈米(nm)厚度。如圖所示，閘極絕緣體材料38為沈積層，其沈積至電介質隔離區域28、30和其餘的單晶矽層22兩者上。如所熟知的，生長之熱氧化物將僅生長在單晶矽層上。譬如單晶矽之閘電極形成材料之層39沈積覆於閘極絕緣體材料38、單晶矽層22、和電介質隔離區域28、30上。層39於下文中將稱之為多晶矽層，雖然熟悉此項技藝者將了解到其他的導電材料能用作為閘電極材料。多晶矽層較佳是沈積為未經摻雜之多晶矽，且為其後用離子植入而經摻雜之雜質。
依照本發明實施例之方法進行如第5圖中所示者。圖案化並蝕刻多晶矽閘電極層39以形成P通道閘電極40覆於單晶矽層22之N型區域34上、N通道閘電極42覆於單晶矽層22之P型區域32上、以及間隔件44覆於電介質隔離區域30上。於此技術中多晶矽閘電極之蝕刻相當先進，使得閘極長度能夠達成僅45 nm或更短。多晶矽閘電極層39較佳是使用此種已知的和先進的圖案化及蝕刻技術以較佳地獲得各具有最小特徵尺寸之閘電極40和42及間隔件44。此種先進的圖案化及蝕刻技術通常包含使用最小可獲得的光學微影術曝光特徵尺寸來圖案化及蝕刻多晶矽，接著等向性蝕刻該多晶矽以進一步減小所得結構之寬度。
如第6圖中所示，光阻層46施用到該結構並圖案化該光阻層46以暴露電介質隔離區域30之部分和間隔件44。依照本發明之實施例，一起使用圖案化之光阻層和間隔件44作為蝕刻遮罩以蝕刻開口48和50穿過電介質隔離區域30和電介質絕緣層26，以及暴露雜質摻雜區域37之部分。開口48和50係經非等向性蝕刻穿過電介質隔離區域30和電介質絕緣層26，較佳藉由反應性離子蝕刻。電介質層能被反應性離子蝕刻，例如，使用CF4 或CHF3 化學。依照本發明之實施例，開口48和50之間的間距並非用光阻層46中之開口之間距來決定，而是由間隔件44之寬度來決定，而因此可比得上最小特徵尺寸。開口48和50之間的間距因此能小於最小光學微影術特徵間距，要不然可單獨透過光學微影術圖案化和蝕刻而獲得。
於移除光阻層46之後能接著施用另一光阻層52至該結構，且該光阻層52能被圖案化以暴露開口48和50其中之一而遮蓋該等開口之另一者。亦圖案化該光阻層以暴露區域32和34其中之一而遮蓋該等區域之另一者。如第7圖中所示，已圖案化光阻層52以暴露開口48和P型區域32。圖案化之光阻層52用作為離子植入遮罩，且N型雜質摻雜物離子(較佳是砷離子)植入於暴露的區域中，如箭號54所示。N型雜質摻雜物離子形成N通道MOS電晶體之源極56和汲極58區域，該源極56和汲極58區域係自行對準於閘電極42，以及形成陰極區域60自行對準於間隔件44之一邊緣。
去除光阻層52，而將另一光阻層62施用於該結構並圖案化該光阻層62以暴露開口48和50之另一者以及區域32和34之另一者，而遮罩先前暴露之開口和區域。如第8圖中所示，圖案化光阻層62以暴露開口50和區域34。圖案化之光阻層62用作為離子植入遮罩，且P型雜質摻雜物離子(較佳是硼離子)植入於暴露的區域中，如箭號64所示。P型雜質摻雜物離子形成P通道MOS電晶體之源極66和汲極68區域，該源極66和汲極68區域係自行對準於閘電極40，以及形成陽極區域70自行對準於間隔件44之另一邊緣。去除光阻層52，而加熱離子植入區域(較佳是使用快速熱退火)以活化植入之離子。現可以施行其他習知的方法步驟(未圖示)，譬如於閘電極上形成側壁間隔件、植入額外的源極和汲極區域、去除未配置於閘電極下方之閘極絕緣體材料、等等，以完成MOS電晶體之製程。
依照本發明之實施例，形成金屬(譬如鎳、鈷、鈦、鈀、或類似物)之矽化物之層沈積至該結構上，並與該離子植入之源極、汲極、陽極和陰極區域以及與閘電極40和42接觸。矽化物形成金屬較佳具有大約5至15 nm之厚度。加熱該矽化物形成金屬較佳達到大約350℃至500℃之溫度，使得該金屬和與其接觸之矽反應，以於各離子植入區域之表面和於該閘電極上形成金屬矽化物接觸區域72，如第9圖中所示。未與矽接觸之金屬，例如，沈積於電介質隔離區域上之金屬，於加熱步驟期間並不反應，且例如用濕蝕刻於H2 O2 /H2 SO4 或HNO3 /HCL溶液中去除。
如第10圖中所示，沈積並平面化絕緣材料之層74以覆蓋接觸區域。能例如藉由低壓化學氣相沈積和使用原矽酸四乙酯來源而沈積絕緣材料。較佳使用CMP來平面化層74。接著於平面化之後，將光阻層(未圖示)施用到平面化的絕緣材料之表面，並用作為蝕刻遮罩以蝕刻接觸開口76，該等接觸開口76延伸穿過絕緣材料至金屬矽化物接觸區域。
於各接觸開口76中形成接觸插塞(contact plug)78，以允許與不同的裝置區域電接觸。例如能藉由用已知之方式沈積鈦、氮化鈦、和鎢之連續層而形成接觸插塞。然後能藉由CMP來去除過多的金屬層，留下接觸插塞78，如第11圖中所示。熟悉此項技術者將了解到接觸開口76和接觸插塞78可不須與各個和每一個該矽化物接觸區域接觸，而是此種接觸係將由所實行之電路之細節來指定。
熟悉此項技術者將了解到可使用替代的和/或額外的步驟以製造積體電路20，以及可改變方法步驟之次序而不會偏離本發明之廣大範圍。例如，側壁間隔件可形成於閘電極之邊緣，以及這些間隔件可用作為額外的離子植入之遮罩，或者用於將金屬矽化物接觸件與閘電極間隔開。
先前之SOI積體電路已包括製造於單晶矽基板中之二極體以及形成於覆於絕緣層上之薄單晶矽層中之其它的電路組件，但是於製造此等電路中，陽極和陰極區域已於基板中藉由使用習知的光學微影技術圖案化和蝕刻該覆於上的薄矽層和絕緣層而界定。也就是說，由分隔的遮罩圖案界定陽極和陰極區域，該等遮罩區域最好是以相等於最小特徵尺寸之距離間隔開。藉由使用本發明之實施例製造基板裝置，可以減小基板中區域間之間距至相等於最小可達成閘極長度之寬度的距離。依照本發明之實施例製造基板裝置所能實現之利益，能夠藉由比較如第12圖中所示之用習知方法所製成的基板二極體與如第13圖中所示之依照本發明之實施例製造之基板二極體中看出。第12和13圖中僅顯示SOI積體電路之二極體部分。於第13圖中，已使用與第11圖所用相同的編號；第12圖中對應的區域已賦予相同的號碼。先前技術裝置之陽極與陰極之間的間距(由雙向箭號86所表示者)為依照本發明之實施例製造之二極體之陽極與陰極之間的間距(由雙向箭號88所表示者)的2.5至5倍。
雖然於上述說明中已呈現了至少一個實施範例，但是應了解到存在著大量的變化。亦應了解到實施範例或各實施例僅是作為例子用，而並不欲用來限制本發明之範圍、應用、或配置於任何模式。實則，上述的詳細說明將提供熟悉此項技術者施行本實施例或各實施範例之方便指引。應了解於各元件之功能和安排上可作各種的改變而不會偏離本發明提出於所附申請專利範圍中以及其合法均等之範圍。
20．．．積體電路
21．．．半導體基板
22．．．單晶矽層、矽層、SOI層
24．．．單晶矽(載體)基板
26．．．電介質層、BOX
28、30．．．電介質隔離區域、STI區域
32．．．P型區域、區域
34．．．N型區域、區域
35．．．光阻層
36．．．箭號
37．．．摻雜區域
38．．．閘極絕緣體材料
39．．．層
40．．．P通道閘電極、閘電極
42．．．N通道閘電極、閘電極
44．．．間隔件
46．．．光阻層
48、50．．．開口
52．．．光阻層
54．．．箭號
56．．．源極
58．．．汲極
60．．．陰極區域
62．．．光阻層
64．．．箭號
66．．．源極
68．．．汲極
70．．．陽極區域
72．．．金屬矽化物接觸區域
74．．．絕緣材料層、層
76．．．接觸開口
78．．．接觸插塞
86、88．．．箭號
以上配合下列附圖而作說明，各附圖中相似的元件符號係表示相似的元件，以及其中第1圖至第11圖示意地顯示依照本發明之各不同實施例之製程步驟之剖面圖；第12圖顯示先前技術基板二極體之剖面圖；以及第13圖示意地顯示依照本發明之實施例之基板二極體之剖面圖。
20．．．積體電路
24．．．單晶矽(載體)基板
26．．．電介質層、BOX
28、30．．．電介質隔離區域、STI區域
32．．．P型區域、區域
34．．．N型區域、區域
37．．．摻雜區域
38．．．閘極絕緣體材料
40．．．P通道閘電極、閘電極
42．．．N通道閘電極、閘電極
44．．．間隔件
56．．．源極
58．．．汲極
60．．．陰極區域
66．．．源極
68．．．汲極
70．．．陽極區域
72．．．金屬矽化物接觸區域
74．．．絕緣材料層、層
76．．．接觸開口
78．．．接觸插塞

Claims (8)

  1. 一種絕緣體上半導體(SOI)裝置之製造方法，該絕緣體上半導體裝置具有單晶矽層覆於單晶矽基板上，且該單晶矽層與該單晶矽基板之間以電介質層分隔，該方法包括下列步驟：離子植入井區域於該單晶矽基板中；沈積閘電極材料覆於該單晶矽層上；提供圖案化遮罩覆蓋該閘電極材料，其中該圖案化遮罩包括最小微影特徵尺寸的開口；蝕刻該閘電極材料以形成具有最小微影特徵尺寸之第一閘電極、第二閘電極和間隔件；隨後等向性蝕刻該閘電極材料以減少該第一閘電極、該第二閘電極和該間隔件之寬度；藉由使用該間隔件作為離子植入遮罩而離子植入N型雜質決定摻雜物離子至該單晶矽基板之該井區域中，以於該單晶矽基板之該井區域中形成N裝置區域，以及藉由使用該第一閘電極作為離子植入遮罩而離子植入N型雜質決定摻雜物離子至該單晶矽層中，以於該單晶矽層中形成N通道源極和汲極區域；藉由使用該間隔件作為離子植入遮罩而離子植入P型雜質決定摻雜物離子至該單晶矽基板之該井區域中，以於該單晶矽基板之該井區域中形成P裝置區域，以及藉由使用該第二閘電極作為離子植入遮罩而離子植入P型雜質決定摻雜物離子至該單晶矽層中，以於 該單晶矽層中形成P通道源極和汲極區域。
  2. 一種絕緣體上半導體(SOI)裝置之製造方法，該絕緣體上半導體裝置具有單晶矽層覆於單晶矽基板上，且該單晶矽層與該單晶矽基板之間以電介質層分隔，該方法包括下列步驟：形成電介質隔離區域，該電介質隔離區域延伸穿過該單晶矽層至該電介質層；離子植入井區域於該單晶矽基板中；沈積閘電極材料層覆於該單晶矽層和該電介質隔離區域上；圖案化該閘電極材料層以同時形成覆於該單晶矽層上之閘電極和覆於該電介質隔離區域上之間隔件，其中該閘電極材料和該間隔件各具有最小寬度；藉由使用該間隔件作為蝕刻遮罩而蝕刻該電介質隔離區域和該電介質層；以及藉由使用該間隔件作為離子植入遮罩而離子植入雜質決定摻雜物離子以於該單晶矽基板之該井區域中形成間隔開的裝置區域，以及藉由使用該閘電極作為另一離子植入遮罩而離子植入雜質決定摻雜物離子以於該單晶矽層接近該閘電極形成源極和汲極區域。
  3. 如申請專利範圍第2項之方法，其中，該離子植入雜質決定摻雜物離子以形成間隔開的裝置區域之步驟包括下列步驟：離子植入P型區域以形成基板二極體之陽極；以 及離子植入N型區域以形成基板二極體之陰極。
  4. 如申請專利範圍第2項之方法，復包括於該等間隔開的裝置區域上形成金屬矽化物層之步驟。
  5. 如申請專利範圍第4項之方法，復包括下列步驟：沈積絕緣材料層覆於該金屬矽化物層上；平面化該絕緣材料層；蝕刻開口穿過該絕緣材料層以暴露該金屬矽化物層；以及形成電接觸件於該等開口中以電接觸該等裝置區域。
  6. 一種絕緣體上半導體(SOI)裝置之製造方法，該絕緣體上半導體裝置具有單晶矽層覆於單晶矽基板上，且該單晶矽層與該單晶矽基板之間以電介質層分隔，該方法包括下列步驟：形成電介質隔離區域，該電介質隔離區域延伸穿過該單晶矽層至該電介質層；離子植入井區域於該單晶矽基板中；沈積閘電極層覆於該單晶矽層和該電介質隔離區域上；使用光學微影術圖案化和蝕刻製程來圖案化該閘電極層以形成P通道閘電極和N通道閘電極覆於該單晶矽層上及形成間隔件覆於該電介質隔離區域上，其中該P通道閘電極、該N通道閘電極和該間隔件各具有 最小微影特徵尺寸；隨後等向性蝕刻該間隔件以減少該最小光學微影術特徵尺寸；藉由使用該間隔件作為蝕刻遮罩而蝕刻穿過該電介質隔離區域和該電介質層，以暴露出在該單晶矽基板之該井區域中間隔開之陽極區域和陰極區域；植入P型雜質摻雜物至該單晶矽層中以形成鄰近該P通道閘電極之P通道MOS電晶體之源極和汲極區域，及植入該P型雜質摻雜物至該單晶矽基板之陽極區域中以形成基板二極體之陽極；植入N型雜質摻雜物至該單晶矽層中以形成鄰近該N通道閘電極之N通道MOS電晶體之源極和汲極區域，及植入該N型雜質摻雜物至該單晶矽基板之陰極區域中以形成基板二極體之陰極；形成與該陽極和該陰極電接觸之金屬矽化物；沈積電絕緣層覆於該金屬矽化物上；蝕刻接觸開口延伸穿過該電絕緣層以暴露該金屬矽化物之部分；以及形成電接觸件經由該等接觸開口接觸該陽極和該陰極。
  7. 如申請專利範圍第6項之方法，復包括平面化該電絕緣層之步驟。
  8. 如申請專利範圍第6項之方法，其中，該形成電接觸件之步驟包括形成填滿該等接觸開口之導電插塞之步驟。
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