JPH0738413B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0738413B2 JPH0738413B2 JP59229332A JP22933284A JPH0738413B2 JP H0738413 B2 JPH0738413 B2 JP H0738413B2 JP 59229332 A JP59229332 A JP 59229332A JP 22933284 A JP22933284 A JP 22933284A JP H0738413 B2 JPH0738413 B2 JP H0738413B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長回路切断用のヒューズを具備する半導体装
置に係り、特に該半導体装置の信頼性を高めるヒューズ
の構造に関する。
置に係り、特に該半導体装置の信頼性を高めるヒューズ
の構造に関する。
半導体集積回路装置（IC）においては、機能変更及び不
良救済等の目的により冗長回路が具備せしめられ、これ
ら冗長回路の切り離しには、大電流を流すことによって
容易に溶断することが可能な導電膜よりなるヒューズが
用いられる。
良救済等の目的により冗長回路が具備せしめられ、これ
ら冗長回路の切り離しには、大電流を流すことによって
容易に溶断することが可能な導電膜よりなるヒューズが
用いられる。
該導電膜ヒューズにおいて現在最も多く用いられるいる
のは多結晶シリコン膜を溶断材料に用いた多結晶シリコ
ン・ヒューズである。
のは多結晶シリコン膜を溶断材料に用いた多結晶シリコ
ン・ヒューズである。
該多結晶シリコン・ヒューズはアナログICにおいてオペ
アンプ等のゲインを調整するために設けられた帰還抵抗
を調整する際にも多く用いられるが、かかるアナログIC
においては特に、溶断部に生ずる微少な電流リークが該
ICの性能に大きな影響を及ぼすので、溶断部の絶縁性が
優れ且つ信頼性の高い多結晶シリコン・ヒューズの開発
が要望されている。
アンプ等のゲインを調整するために設けられた帰還抵抗
を調整する際にも多く用いられるが、かかるアナログIC
においては特に、溶断部に生ずる微少な電流リークが該
ICの性能に大きな影響を及ぼすので、溶断部の絶縁性が
優れ且つ信頼性の高い多結晶シリコン・ヒューズの開発
が要望されている。
従来の多結晶シリコン・ヒューズはフィールド酸化膜上
に直に配設され、例えばCMOSICに配設する際には、概略
第３図（ａ）乃至（ｇ）の工程断面図に示すような方法
で形成されていた。
に直に配設され、例えばCMOSICに配設する際には、概略
第３図（ａ）乃至（ｇ）の工程断面図に示すような方法
で形成されていた。
第３図（ａ）参照 即ち例えばn-型半導体基体１面に通常の方法によりp-型
ウエル2,厚さ6000〜6500Å程度のフィールド酸化膜3,n
型チャネル・ストッパ4,p型チャネル・ストッパ５を形
成し、素子形成領域6a及び6b上に厚さ350Å程度のゲー
ト酸化膜７を形成した後、該基板上に化学気相成長（CV
D）法により多結晶シリコン層を形成し、該多結晶シリ
コン層にｎ型不純物を高濃度に導入して該多結晶シリコ
ン層に導電性を付与し、通常の手段によってパターンニ
ングを行ってゲート酸化膜７を有する素子形成領域6a及
び6b上に多結晶シリコン・ゲート電極パターン8a及び8b
を形成すると共に、フィールド酸化膜３上に該フィール
ド酸化膜３に直に接する多結晶シリコン・ヒューズパタ
ーン8cを形成する。
ウエル2,厚さ6000〜6500Å程度のフィールド酸化膜3,n
型チャネル・ストッパ4,p型チャネル・ストッパ５を形
成し、素子形成領域6a及び6b上に厚さ350Å程度のゲー
ト酸化膜７を形成した後、該基板上に化学気相成長（CV
D）法により多結晶シリコン層を形成し、該多結晶シリ
コン層にｎ型不純物を高濃度に導入して該多結晶シリコ
ン層に導電性を付与し、通常の手段によってパターンニ
ングを行ってゲート酸化膜７を有する素子形成領域6a及
び6b上に多結晶シリコン・ゲート電極パターン8a及び8b
を形成すると共に、フィールド酸化膜３上に該フィール
ド酸化膜３に直に接する多結晶シリコン・ヒューズパタ
ーン8cを形成する。
第３図（ｂ）参照 次いで素子形成領域6b上を第１のレジスト・マスク９で
覆い、ゲート電極8a及びフィールド酸化膜３をマスクに
して素子形成領域6aに砒素（As）を高濃度にイオン注入
し、レジスト・マスク９を除去して所定の熱処理を行い
n+型ソース領域10a及びn+型ドレイン領域10bを形成す
る。なお該熱処理は後工程においてp+型ソース領域及び
p+型ドレイン領域を形成する際同時に行っても良い。
覆い、ゲート電極8a及びフィールド酸化膜３をマスクに
して素子形成領域6aに砒素（As）を高濃度にイオン注入
し、レジスト・マスク９を除去して所定の熱処理を行い
n+型ソース領域10a及びn+型ドレイン領域10bを形成す
る。なお該熱処理は後工程においてp+型ソース領域及び
p+型ドレイン領域を形成する際同時に行っても良い。
該イオン注入において、多結晶シリコンゲート電極8a及
び多結晶シリコン・ヒューズパターン8cにはAsが高濃度
に導入されるので、これらは更に高導電性となる。
び多結晶シリコン・ヒューズパターン8cにはAsが高濃度
に導入されるので、これらは更に高導電性となる。
またフィールド酸化膜３の表出部にもAsが高濃度に注入
され、その部分にAs導入層11が形成される。
され、その部分にAs導入層11が形成される。
第３図（ｃ）参照 次いで表出するゲート酸化膜７を通常のウエット・エッ
チング手段により除去する。この際、フィールド酸化膜
３のAs導入層11は高濃度に不純物が導入されているため
にエッチング・レートが大きく、オーバエッチ分も含め
て1000〜1500Å程度の目減りを生ずる。
チング手段により除去する。この際、フィールド酸化膜
３のAs導入層11は高濃度に不純物が導入されているため
にエッチング・レートが大きく、オーバエッチ分も含め
て1000〜1500Å程度の目減りを生ずる。
第３図（ｄ）参照 次いで熱酸化法により素子形成領域6bの基板１表出面に
ダメージ緩和用の薄い酸化膜12を形成する。この際素子
形成領域6aのウエル２面及びゲート電極8a,8b,ヒューズ
パターン8cの表面にも薄い酸化膜12が形成される。
ダメージ緩和用の薄い酸化膜12を形成する。この際素子
形成領域6aのウエル２面及びゲート電極8a,8b,ヒューズ
パターン8cの表面にも薄い酸化膜12が形成される。
次いで該基板上に素子形成領域6bを選択的に表出する開
孔を有する第２のレジスト・マスク13を形成し、該開孔
を介しゲート電極8bをマスクにして素子形成領域6bに硼
素（Ｂ）を高濃度にイオン注入し、レジスト・マスク13
を除去した後、所定の熱処理を行いp+型ソース領域14a
及び14bを形成する。
孔を有する第２のレジスト・マスク13を形成し、該開孔
を介しゲート電極8bをマスクにして素子形成領域6bに硼
素（Ｂ）を高濃度にイオン注入し、レジスト・マスク13
を除去した後、所定の熱処理を行いp+型ソース領域14a
及び14bを形成する。
第３図（ｅ）参照 次いで通常のウエット・エッチング手段によりダメージ
緩和用の薄い酸化膜12を除去する。
緩和用の薄い酸化膜12を除去する。
なおこの際、ヒューズ・パターン8c周辺部のフィールド
酸化膜３におけるAs導入層11はオーバエッチ分を含め
て、1000Å程度の目減りを生ずる。
酸化膜３におけるAs導入層11はオーバエッチ分を含め
て、1000Å程度の目減りを生ずる。
従って前記ゲート酸化膜除去の際の目減りを含めて全目
減り厚さは2000〜2500Åとなり、この領域でのフィール
ド酸化膜３の残り厚さは4000Å以下になる。
減り厚さは2000〜2500Åとなり、この領域でのフィール
ド酸化膜３の残り厚さは4000Å以下になる。
第３図（ｆ）参照 次いで熱酸化によりシリコン表出面に不純物をブロック
し且つ窒化シリコン膜の密着性を高めるための薄い酸化
膜（500Å程度）15を形成し、次いで通常のCVD法で該基
板上にエッチング・ストッパの役目をする厚さ500Å程
度の窒化シリコン膜16を形成し、次いでCVD法により該
基板上に厚さ6000〜8000Å程度の燐珪酸ガラス（PSG）
層間絶縁膜17を形成し、通常のリソグラフィ手段により
ソース，ドレイン領域に対する配線コンタクト窓18及び
図示されないゲートとヒューズ・パターンに対する配線
コンタクト窓を形成し、通常の蒸着及びパターンニング
工程を経てソース及びドレインに対する配線19a,19b,19
c,19dと図示されないゲート電極及びヒューズ・パター
ンに対する配線を形成する。
し且つ窒化シリコン膜の密着性を高めるための薄い酸化
膜（500Å程度）15を形成し、次いで通常のCVD法で該基
板上にエッチング・ストッパの役目をする厚さ500Å程
度の窒化シリコン膜16を形成し、次いでCVD法により該
基板上に厚さ6000〜8000Å程度の燐珪酸ガラス（PSG）
層間絶縁膜17を形成し、通常のリソグラフィ手段により
ソース，ドレイン領域に対する配線コンタクト窓18及び
図示されないゲートとヒューズ・パターンに対する配線
コンタクト窓を形成し、通常の蒸着及びパターンニング
工程を経てソース及びドレインに対する配線19a,19b,19
c,19dと図示されないゲート電極及びヒューズ・パター
ンに対する配線を形成する。
第３図（ｇ）参照 次いで該基板上にCVD法により厚さ１μｍ程度の表面保
護（カバー）用PSG膜20を形成し、次いで該基板上に第
３のレジスト・マスク21を形成し、該レジスト・マスク
の開孔を介し、例えばウエット・エッチング手段により
窒化シリコン膜16をストッパとし前記カバー用PSG膜20,
PSG層間絶縁膜17を除去し、次いでリアクティブ・イオ
ンエッチングにより窒化シリコン膜16を貫通し多結晶シ
リコン・ヒューズパターン8cの被溶断部及びその周辺の
フィールド酸化膜３面を表出する所定形状のヒューズ溶
断用開孔22を形成することにより多結晶シリコン・ヒュ
ーズを具備したCMOSICを完成せしめる。
護（カバー）用PSG膜20を形成し、次いで該基板上に第
３のレジスト・マスク21を形成し、該レジスト・マスク
の開孔を介し、例えばウエット・エッチング手段により
窒化シリコン膜16をストッパとし前記カバー用PSG膜20,
PSG層間絶縁膜17を除去し、次いでリアクティブ・イオ
ンエッチングにより窒化シリコン膜16を貫通し多結晶シ
リコン・ヒューズパターン8cの被溶断部及びその周辺の
フィールド酸化膜３面を表出する所定形状のヒューズ溶
断用開孔22を形成することにより多結晶シリコン・ヒュ
ーズを具備したCMOSICを完成せしめる。
なお上記ヒューズ溶断用開孔22形成に際してのリアクテ
ィブ・イオンエッチングでは、通常三弗化メタン（CH
F3）等のエッチング・ガスを用いるが、このガスによる
エッチング・レートは窒化シリコン膜より酸化膜の方が
著しく大きく、そのためエッチング・ストッパに用いた
窒化シリコン膜16を除去してヒューズ・パターン8aを表
出させる際、該窒化シリコン膜16の下部に表出するフィ
ールド酸化膜３が深くエッチングされ、該ヒューズ溶断
用開孔22の底部のフィールド酸化膜３の厚さは図中にｈ
で表したように非常に薄くなる。
ィブ・イオンエッチングでは、通常三弗化メタン（CH
F3）等のエッチング・ガスを用いるが、このガスによる
エッチング・レートは窒化シリコン膜より酸化膜の方が
著しく大きく、そのためエッチング・ストッパに用いた
窒化シリコン膜16を除去してヒューズ・パターン8aを表
出させる際、該窒化シリコン膜16の下部に表出するフィ
ールド酸化膜３が深くエッチングされ、該ヒューズ溶断
用開孔22の底部のフィールド酸化膜３の厚さは図中にｈ
で表したように非常に薄くなる。
上記製造工程の説明で明らかなように、従来の多結晶シ
リコン・ヒューズにおいては、ヒューズ溶断用開孔22の
底部のフィールド酸化膜３の厚さが非常に薄くなる。
リコン・ヒューズにおいては、ヒューズ溶断用開孔22の
底部のフィールド酸化膜３の厚さが非常に薄くなる。
第４図はこのようにして形成される従来の多結晶シリコ
ン・ヒューズの、要部平面図（ａ），そのA-A矢視断面
図（ｂ）及びB-B矢視断面図（ｃ）を示したものであ
る。
ン・ヒューズの、要部平面図（ａ），そのA-A矢視断面
図（ｂ）及びB-B矢視断面図（ｃ）を示したものであ
る。
同図において、１はシリコン基板、３はフィールド酸化
膜、8cは多結晶シリコン・ヒューズパターン、15は薄い
酸化膜、16は窒化シリコン膜、17はPSG層間絶縁膜、18
は配線コンタクト窓、19e,19fはヒューズ配線、20はカ
バーPSG膜、22はヒューズ溶断用開孔を表している。
膜、8cは多結晶シリコン・ヒューズパターン、15は薄い
酸化膜、16は窒化シリコン膜、17はPSG層間絶縁膜、18
は配線コンタクト窓、19e,19fはヒューズ配線、20はカ
バーPSG膜、22はヒューズ溶断用開孔を表している。
このように厚さｈが非常に薄くなったヒューズ溶断用開
孔22の底部のフィールド酸化膜３はピンホール等により
その絶縁性が低下し、また外力に対する耐性も低下す
る。
孔22の底部のフィールド酸化膜３はピンホール等により
その絶縁性が低下し、また外力に対する耐性も低下す
る。
そのため第５図に示す模式側断面図のように、溶断して
ヒューズ溶断用開孔22底部のフィールド酸化膜３上に垂
れ下がった多結晶シリコン23a,23bを介し、更にフィー
ルド酸化膜３のピンホールや、溶断の際のダメージによ
って該フィールド酸化膜３に形成されたクラック等を介
し、シリコン基板１を通じて溶断された多結晶シリコン
・ヒューズパターン8cの両端a,b間に点線ILで示したよ
うなリーク電流を生じ、該ICの性能が損なわれるという
問題があった。（15は薄い酸化膜,16は窒化シリコン膜,
17はPSG層間絶縁膜,20はカバー用PSG膜） 〔問題点を解決するための手段〕 上記問題点の解決は、半導体基板上に形成されたフィー
ルド絶縁膜と、該フィールド絶縁膜上に設けられ、該フ
ィールド絶縁膜に対してエッチングの選択性を有するエ
ッチングストップ用の絶縁膜パターンと、該絶縁膜パタ
ーン上に配設されたヒューズ・パターンと、該ヒューズ
・パターン及び該絶縁膜パターン上を覆って形成され、
該絶縁膜パターンに対してエッチングの選択性を有する
上部絶縁膜と、該ヒューズ・パターンの被溶断部及びそ
の近傍の該絶縁膜パターン表面を露出するヒューズ溶断
用開孔とを有してなる導電膜ヒューズを具備する本発明
による半導体装置によって達成される。
ヒューズ溶断用開孔22底部のフィールド酸化膜３上に垂
れ下がった多結晶シリコン23a,23bを介し、更にフィー
ルド酸化膜３のピンホールや、溶断の際のダメージによ
って該フィールド酸化膜３に形成されたクラック等を介
し、シリコン基板１を通じて溶断された多結晶シリコン
・ヒューズパターン8cの両端a,b間に点線ILで示したよ
うなリーク電流を生じ、該ICの性能が損なわれるという
問題があった。（15は薄い酸化膜,16は窒化シリコン膜,
17はPSG層間絶縁膜,20はカバー用PSG膜） 〔問題点を解決するための手段〕 上記問題点の解決は、半導体基板上に形成されたフィー
ルド絶縁膜と、該フィールド絶縁膜上に設けられ、該フ
ィールド絶縁膜に対してエッチングの選択性を有するエ
ッチングストップ用の絶縁膜パターンと、該絶縁膜パタ
ーン上に配設されたヒューズ・パターンと、該ヒューズ
・パターン及び該絶縁膜パターン上を覆って形成され、
該絶縁膜パターンに対してエッチングの選択性を有する
上部絶縁膜と、該ヒューズ・パターンの被溶断部及びそ
の近傍の該絶縁膜パターン表面を露出するヒューズ溶断
用開孔とを有してなる導電膜ヒューズを具備する本発明
による半導体装置によって達成される。
即ち本発明においては、半導体基板上のフィールド絶縁
膜及び該ヒューズパターンの上部に配設される上部絶縁
膜とエッチングの選択性を有するエッチングストップ用
絶縁膜パターンをヒューズ・パターンの直下部に選択的
に配設することにより該多結晶シリコン・ヒューズが配
設されるICにおけるトランジスタの形成工程及び、ヒュ
ーズ溶断用開孔の形成工程等のエッチング処理によって
ヒューズ・パターンの被溶断部近傍の半導体基板上のフ
ィールド酸化膜が膜減りして薄くなることを防ぐもので
あり、これによって該ヒューズを溶断した際該ヒューズ
の溶断部に生ずる耐圧劣化や電流リークは防止され、該
ICの信頼性が向上する。
膜及び該ヒューズパターンの上部に配設される上部絶縁
膜とエッチングの選択性を有するエッチングストップ用
絶縁膜パターンをヒューズ・パターンの直下部に選択的
に配設することにより該多結晶シリコン・ヒューズが配
設されるICにおけるトランジスタの形成工程及び、ヒュ
ーズ溶断用開孔の形成工程等のエッチング処理によって
ヒューズ・パターンの被溶断部近傍の半導体基板上のフ
ィールド酸化膜が膜減りして薄くなることを防ぐもので
あり、これによって該ヒューズを溶断した際該ヒューズ
の溶断部に生ずる耐圧劣化や電流リークは防止され、該
ICの信頼性が向上する。
以下本発明を、図に示す実施例により具体的に説明す
る。
る。
第１図は本発明に係る多結晶シリコン・ヒューズの一実
施例を模式的に示す平面図（ａ）,A-A矢視断面図（ｂ）
及びB-B矢視断面図（ｃ）で、第２図（ａ）乃至（ｋ）
は上記多結晶シリコン・ヒューズを具備するCMOSICの製
造方法の一実施例を示す工程断面図である。
施例を模式的に示す平面図（ａ）,A-A矢視断面図（ｂ）
及びB-B矢視断面図（ｃ）で、第２図（ａ）乃至（ｋ）
は上記多結晶シリコン・ヒューズを具備するCMOSICの製
造方法の一実施例を示す工程断面図である。
図において同一対象物は同一符号で示す。
本発明に係る多結晶シリコン・ヒューズは、例えば第１
図に示すように形成される。
図に示すように形成される。
同図において、１はシリコン基板、３はフィールド酸化
膜、8cは多結晶シリコン・ヒューズパターン、116は窒
化シリコン膜パターン、17はPSG層間絶縁膜、18は配線
コンタクト窓、19e,19fはヒューズ配線、20はカバーPSG
膜、22はヒューズ溶断用開孔、32は薄い酸化膜を示す。
膜、8cは多結晶シリコン・ヒューズパターン、116は窒
化シリコン膜パターン、17はPSG層間絶縁膜、18は配線
コンタクト窓、19e,19fはヒューズ配線、20はカバーPSG
膜、22はヒューズ溶断用開孔、32は薄い酸化膜を示す。
このような構造にすれば、該多結晶シリコン・ヒューズ
が配設されるICの製造工程及び、ヒューズ溶断用開孔を
形成する際に該開孔下部のフィールド酸化膜が薄くなる
ことがなくなるので、ヒューズ溶断部に生ずるリーク電
流や耐圧劣化は防止される。
が配設されるICの製造工程及び、ヒューズ溶断用開孔を
形成する際に該開孔下部のフィールド酸化膜が薄くなる
ことがなくなるので、ヒューズ溶断部に生ずるリーク電
流や耐圧劣化は防止される。
以下に上記構造においてはヒューズ溶断用開孔底部のフ
ィールド酸化膜厚を初期の膜厚に維持できる状況を、該
多結晶シリコン・ヒューズをCMOSICに配設する例につい
て、第２図（ａ）乃至（ｋ）に示す工程断面図を参照し
て説明する。
ィールド酸化膜厚を初期の膜厚に維持できる状況を、該
多結晶シリコン・ヒューズをCMOSICに配設する例につい
て、第２図（ａ）乃至（ｋ）に示す工程断面図を参照し
て説明する。
第２図（ａ）参照 上記CMOSICを形成するには先ず、例えばn-型半導体基体
１面に通常の方法によりp-型ウエル2,厚さ6000〜6500Å
程度のフィールド酸化膜3,n型チャネル・ストッパ4,p型
チャネル・ストッパ５を形成する。図中6a,6bは素子形
成領域を示す。
１面に通常の方法によりp-型ウエル2,厚さ6000〜6500Å
程度のフィールド酸化膜3,n型チャネル・ストッパ4,p型
チャネル・ストッパ５を形成する。図中6a,6bは素子形
成領域を示す。
第２図（ｂ）参照 次いで熱酸化法により素子形成領域6a,6b上にダメージ
緩和用の厚さ500Å程度の薄い酸化膜31を形成した後、C
VD法で該基板上に厚さ1000〜2000Å程度の窒化シリコン
膜16を形成し、次いで該窒化シリコン膜16上にCVD法に
より厚さ1000Å程度の酸化シリコン膜32を形成する。該
酸化シリコン膜32は多結晶シリコン・ヒューズパターン
形成時のエッチング・ストッパとして使用される。
緩和用の厚さ500Å程度の薄い酸化膜31を形成した後、C
VD法で該基板上に厚さ1000〜2000Å程度の窒化シリコン
膜16を形成し、次いで該窒化シリコン膜16上にCVD法に
より厚さ1000Å程度の酸化シリコン膜32を形成する。該
酸化シリコン膜32は多結晶シリコン・ヒューズパターン
形成時のエッチング・ストッパとして使用される。
第２図（ｃ）参照 次いで通常のリソグラフィ技術を用い前記酸化シリコン
膜32及び窒化シリコン膜16のパターンニングを行い、フ
ィールド酸化膜３上に酸化シリコン膜32を上部に有する
窒化シリコン膜パターン116を形成し、次いで素子形成
領域6a,6b上の薄い酸化膜31をウエット・エッチングに
より除去する。この際窒化シリコン膜パターン116上部
の酸化シリコン膜32は500Å程度の厚さになる。
膜32及び窒化シリコン膜16のパターンニングを行い、フ
ィールド酸化膜３上に酸化シリコン膜32を上部に有する
窒化シリコン膜パターン116を形成し、次いで素子形成
領域6a,6b上の薄い酸化膜31をウエット・エッチングに
より除去する。この際窒化シリコン膜パターン116上部
の酸化シリコン膜32は500Å程度の厚さになる。
第２図（ｄ）参照 次いで通常通り熱酸化により素子形成領域6a,6b上に例
えば350Å程度の厚さのゲート酸化膜７を形成し、次い
でCVD法により該基板上に厚さ4000〜5000Å程度の多結
晶シリコン層を形成し、該多結晶シリコン層にｎ型不純
物を高濃度に導入し該多結晶シリコン層に導電性を付与
し、次いで通常のリソグラフィ技術によりパターンニン
グを行って、素子形成領域6a,6b上の多結晶シリコン・
ゲート電極8a,8b及び前記窒化シリコン膜パターン116上
に前記酸化シリコン膜32を介して多結晶シリコン・ヒュ
ーズパターン8cを形成する。
えば350Å程度の厚さのゲート酸化膜７を形成し、次い
でCVD法により該基板上に厚さ4000〜5000Å程度の多結
晶シリコン層を形成し、該多結晶シリコン層にｎ型不純
物を高濃度に導入し該多結晶シリコン層に導電性を付与
し、次いで通常のリソグラフィ技術によりパターンニン
グを行って、素子形成領域6a,6b上の多結晶シリコン・
ゲート電極8a,8b及び前記窒化シリコン膜パターン116上
に前記酸化シリコン膜32を介して多結晶シリコン・ヒュ
ーズパターン8cを形成する。
第２図（ｅ）参照 次いで素子形成領域6b上を第１のレジスト・マスク９で
覆い、ゲート電極8a及びフィールド酸化膜３をマスクに
して素子形成領域6aに砒素（As）を高濃度にイオン注入
し、レジスト・マスク９を除去して所定の熱処理を行い
n+型ソース領域10a及びn+型ドレイン領域10bを形成す
る。なお該熱処理は後工程においてp+型ソース領域及び
p+型ドレイン領域を形成する際同時に行っても良い。
覆い、ゲート電極8a及びフィールド酸化膜３をマスクに
して素子形成領域6aに砒素（As）を高濃度にイオン注入
し、レジスト・マスク９を除去して所定の熱処理を行い
n+型ソース領域10a及びn+型ドレイン領域10bを形成す
る。なお該熱処理は後工程においてp+型ソース領域及び
p+型ドレイン領域を形成する際同時に行っても良い。
該イオン注入において、多結晶シリコンゲート電極8a及
び多結晶シリコン・ヒューズパターン8cにはAsが高濃度
に導入されるので、これらは更に高導電性となる。
び多結晶シリコン・ヒューズパターン8cにはAsが高濃度
に導入されるので、これらは更に高導電性となる。
また該イオン注入においてフィールド酸化膜３の表出部
にもAsが高濃度に注入され、その部分にAs導入層11が形
成される。
にもAsが高濃度に注入され、その部分にAs導入層11が形
成される。
第２図（ｆ）参照 次いで表出するゲート酸化膜７を通常のウエット・エッ
チング手段により除去する。この際、図示のように本発
明の構造においては多結晶シリコン・ヒューズが配設さ
れる部分及びその近傍のフィールド酸化膜３上にエッチ
ングストップ用の窒化シリコン膜パターン116が配設さ
れているので、該領域のフィールド酸化膜３はエッチン
グされることがない。但し、ヒューズ・パターン8cの下
部を除いて窒化シリコン膜パターン116上に表出してい
る酸化シリコン膜32は除去される。
チング手段により除去する。この際、図示のように本発
明の構造においては多結晶シリコン・ヒューズが配設さ
れる部分及びその近傍のフィールド酸化膜３上にエッチ
ングストップ用の窒化シリコン膜パターン116が配設さ
れているので、該領域のフィールド酸化膜３はエッチン
グされることがない。但し、ヒューズ・パターン8cの下
部を除いて窒化シリコン膜パターン116上に表出してい
る酸化シリコン膜32は除去される。
第２図（ｇ）参照 次いで熱酸化法により素子形成領域6bの基板１表出面に
ダメージ緩和用の薄い酸化膜12を形成する。この際素子
形成領域6aのウエル２面及びゲート電極8a,8b,ヒューズ
パターン8cの表面にも薄い酸化膜12が形成される。
ダメージ緩和用の薄い酸化膜12を形成する。この際素子
形成領域6aのウエル２面及びゲート電極8a,8b,ヒューズ
パターン8cの表面にも薄い酸化膜12が形成される。
次いで該基板上に素子形成領域6bを選択的に表出する開
孔を有する第２のレジスト・マスク13を形成し、該開孔
を介しゲート電極8b及びフィールド酸化膜３をマスクに
して素子形成領域6bに硼素（Ｂ）を高濃度にイオン注入
し、レジスト・マスク13を除去した後、所定の熱処理を
行いp+型ソース領域14a及び14bを形成する。
孔を有する第２のレジスト・マスク13を形成し、該開孔
を介しゲート電極8b及びフィールド酸化膜３をマスクに
して素子形成領域6bに硼素（Ｂ）を高濃度にイオン注入
し、レジスト・マスク13を除去した後、所定の熱処理を
行いp+型ソース領域14a及び14bを形成する。
第２図（ｈ）参照 次いで通常のウエット・エッチング手段によりダメージ
緩和用の薄い酸化膜12を除去する。
緩和用の薄い酸化膜12を除去する。
なお該エッチングに際しても、ヒューズ・パターン8cの
周辺部は窒化シリコン膜パターン116で保護され、該領
域のフィールド酸化膜３がエッチングされることはな
い。
周辺部は窒化シリコン膜パターン116で保護され、該領
域のフィールド酸化膜３がエッチングされることはな
い。
第２図（ｉ）参照 次いで熱酸化によりシリコン表出面に不純物ブロック用
の薄い酸化膜（1000Å程度）15を形成し、次いでCVD法
により該基板上に厚さ6000〜8000Å程度の燐珪酸ガラス
（PSG）層間絶縁膜17を形成する。
の薄い酸化膜（1000Å程度）15を形成し、次いでCVD法
により該基板上に厚さ6000〜8000Å程度の燐珪酸ガラス
（PSG）層間絶縁膜17を形成する。
第２図（ｊ）参照 次いで通常のリソグラフィ手段によりソース，ドレイン
領域に対する配線コンタクト窓18及び図示されないゲー
トとヒューズ・パターンに対する配線コンタクト窓を形
成し、通常の蒸着及びパターンニング工程を経てソース
及びドレインに対する配線19a,19b,19c,19dと図示され
ないゲート電極及びヒューズ・パターンに対する配線を
形成し、次いで該基板上にCVD法により厚さ１μｍ程度
の表面保護（カバー）用PSG膜20を形成する。
領域に対する配線コンタクト窓18及び図示されないゲー
トとヒューズ・パターンに対する配線コンタクト窓を形
成し、通常の蒸着及びパターンニング工程を経てソース
及びドレインに対する配線19a,19b,19c,19dと図示され
ないゲート電極及びヒューズ・パターンに対する配線を
形成し、次いで該基板上にCVD法により厚さ１μｍ程度
の表面保護（カバー）用PSG膜20を形成する。
第２図（ｋ）参照 次いで該基板上に第３のレジスト・マスク33を形成し、
該レジスト・マスク33の開孔34を介し、例えばウエット
・エッチング手段により上部絶縁膜である前記カバー用
PSG膜20とPSG層間絶縁膜17に多結晶シリコン・ヒューズ
パターン8cの被溶断部及びその周辺の窒化シリコン膜パ
ターン116面を表出するヒューズ溶断用開孔22を形成す
る。
該レジスト・マスク33の開孔34を介し、例えばウエット
・エッチング手段により上部絶縁膜である前記カバー用
PSG膜20とPSG層間絶縁膜17に多結晶シリコン・ヒューズ
パターン8cの被溶断部及びその周辺の窒化シリコン膜パ
ターン116面を表出するヒューズ溶断用開孔22を形成す
る。
なお該ヒューズ溶断用開孔22の形成に際しても窒化シリ
コン膜パターン116がエッチング・ストッパになるの
で、該ヒューズ溶断用開孔22下部領域のフィールド酸化
膜厚Ｈは初期の値の儘維持される。
コン膜パターン116がエッチング・ストッパになるの
で、該ヒューズ溶断用開孔22下部領域のフィールド酸化
膜厚Ｈは初期の値の儘維持される。
以上説明のように本発明の構造を有する多結晶シリコン
・ヒューズにおいては、これが配設されるICの製造工程
及びヒューズ溶断用開孔の形成工程を経て該ICが完成し
た時点で、ヒューズ溶断用開孔下部領域のフィールド酸
化膜厚が初期の厚さのまま維持されている。
・ヒューズにおいては、これが配設されるICの製造工程
及びヒューズ溶断用開孔の形成工程を経て該ICが完成し
た時点で、ヒューズ溶断用開孔下部領域のフィールド酸
化膜厚が初期の厚さのまま維持されている。
そのため該フィールド酸化膜の溶断時のストレスに対す
る耐性は極めて高く、且つピンホールも存在しない。
る耐性は極めて高く、且つピンホールも存在しない。
更にまた本発明の構造においてはヒューズ溶断用開孔の
底面に窒化シリコン膜が存在し、絶縁性を更に高めてい
る。
底面に窒化シリコン膜が存在し、絶縁性を更に高めてい
る。
従って本発明によれば、ヒューズ溶断時に生じていた該
ヒューズ部における耐圧劣化や、基板を介しての電流リ
ークは防止され、該ヒューズが配設される半導体集積回
路装置の性能及び信頼性が向上する。
ヒューズ部における耐圧劣化や、基板を介しての電流リ
ークは防止され、該ヒューズが配設される半導体集積回
路装置の性能及び信頼性が向上する。
なお本発明の構造は多結晶シリコン以外のヒューズを有
する半導体装置にも適用される。
する半導体装置にも適用される。
またヒューズパターン下部のエッチング・ストッパとな
る絶縁膜は、窒化シリコン膜に限られるものではない。
る絶縁膜は、窒化シリコン膜に限られるものではない。
第１図は本発明に係る多結晶シリコン・ヒューズの一実
施例を模式的に示す平面図（ａ）,A-A矢視断面図（ｂ）
及びB-B矢視断面図（ｃ）、 第２図（ａ）乃至（ｋ）は上記実施例の多結晶シリコン
・ヒューズを具備するCMOSICの製造方法の一実施例を示
す工程断面図、 第３図（ａ）乃至（ｇ）は従来の多結晶シリコン・ヒュ
ーズを具備するCMOSICの製造方法お示す工程断面図、 第４図は従来の多結晶シリコン・ヒューズの要部を示す
平面図（ａ）,A-A矢視断面図（ｂ）及びB-B矢視断面図
（ｃ）で、 第５図は従来の多結晶シリコン・ヒューズの溶断状態を
示す模式側断面図である。 図において、 １はシリコン基板、３はフィールド酸化膜、8cは多結晶
シリコン・ヒューズパターン、16は窒化シリコン膜、11
6は窒化シリコン膜パターン、17はPSG層間絶縁膜、18は
配線コンタクト窓、19e,19fはヒューズ配線、20はカバ
ーPSG膜、22はヒューズ溶断用開孔、32は薄い酸化膜を
示す。
施例を模式的に示す平面図（ａ）,A-A矢視断面図（ｂ）
及びB-B矢視断面図（ｃ）、 第２図（ａ）乃至（ｋ）は上記実施例の多結晶シリコン
・ヒューズを具備するCMOSICの製造方法の一実施例を示
す工程断面図、 第３図（ａ）乃至（ｇ）は従来の多結晶シリコン・ヒュ
ーズを具備するCMOSICの製造方法お示す工程断面図、 第４図は従来の多結晶シリコン・ヒューズの要部を示す
平面図（ａ）,A-A矢視断面図（ｂ）及びB-B矢視断面図
（ｃ）で、 第５図は従来の多結晶シリコン・ヒューズの溶断状態を
示す模式側断面図である。 図において、 １はシリコン基板、３はフィールド酸化膜、8cは多結晶
シリコン・ヒューズパターン、16は窒化シリコン膜、11
6は窒化シリコン膜パターン、17はPSG層間絶縁膜、18は
配線コンタクト窓、19e,19fはヒューズ配線、20はカバ
ーPSG膜、22はヒューズ溶断用開孔、32は薄い酸化膜を
示す。
Claims (3)
- 【請求項１】半導体基板上に形成されたフィールド絶縁
膜と、 該フィールド絶縁膜上に設けられ、該フィールド絶縁膜
に対してエッチングの選択性を有するエッチングストッ
プ用の絶縁膜パターンと、 該絶縁膜パターン上に配設されたヒューズ・パターン
と、 該ヒューズ・パターン及び該絶縁膜パターン上を覆って
形成され、該絶縁膜パターンに対してエッチングの選択
性を有する上部絶縁膜と、 該ヒューズ・パターンの被溶断部及びその近傍の該絶縁
膜パターン表面を露出するヒューズ溶断用開孔とを有し
てなる導電膜ヒューズを具備することを特徴とする半導
体装置。 - 【請求項２】前記エッチングストップ用の絶縁膜パター
ンが窒化シリコンよりなることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - 【請求項３】前記ヒューズ・パターンが多結晶シリコン
よりなることを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229332A JPH0738413B2 (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229332A JPH0738413B2 (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107742A JPS61107742A (ja) | 1986-05-26 |
| JPH0738413B2 true JPH0738413B2 (ja) | 1995-04-26 |
Family
ID=16890491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229332A Expired - Lifetime JPH0738413B2 (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738413B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620656B1 (ko) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 제조방법 |
| US7361534B2 (en) * | 2005-05-11 | 2008-04-22 | Advanced Micro Devices, Inc. | Method for fabricating SOI device |
| CN102201373B (zh) * | 2011-04-25 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | 基于绝缘体上硅的电子式熔线的制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775442A (en) * | 1980-10-29 | 1982-05-12 | Toshiba Corp | Semiconductor device |
| JPH067583B2 (ja) * | 1982-12-24 | 1994-01-26 | 株式会社日立製作所 | 半導体装置の製法 |
| JPS59119851A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 多層配線構造の製造方法 |
| JPS59210653A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-10-31 JP JP59229332A patent/JPH0738413B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107742A (ja) | 1986-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |