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KR102590996B1 - 반도체 장치 - Google Patents

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KR102590996B1
KR102590996B1 KR1020180123626A KR20180123626A KR102590996B1 KR 102590996 B1 KR102590996 B1 KR 102590996B1 KR 1020180123626 A KR1020180123626 A KR 1020180123626A KR 20180123626 A KR20180123626 A KR 20180123626A KR 102590996 B1 KR102590996 B1 KR 102590996B1
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South Korea
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insulating layer
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doped layer
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박용상
변현일
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 도핑층, 상기 베이스 기판 상에 상기 제1 도핑층과 제1 방향으로 이격되어 배치되는 반도체층, 적어도 일부가 상기 제1 도핑층과 오버랩되도록 상기 제1 도핑층 상에 배치되고, 상기 제1 방향과 수직인 제2 방향의 제1 높이를 갖는 제2 도핑층, 및 상기 반도체층 상에 상기 제2 도핑층과 상기 제1 방향으로 이격되어 배치되고, 상기 제2 도핑층과 동일 레벨에 배치되고, 상기 제1 높이와 동일한 상기 제2 방향의 제2 높이를 갖는 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
고속 통신에 대한 수요가 증가함에 따라 고속, 저손실에 장점이 있는 광 변환 전송 장치(Optical interconnect)가 확대 사용되고 있다. 특히 Silicon 기반의 광전자 집적(Silicon photonics) 기술은 CMOS 공정과의 호환성으로 더욱 각광을 받고 있다.
이런 Silicon Photonics 광전소자의 구동을 위해서는 전기적인 control circuit이 필요하며 기존에는 독립된 Chip으로 추가 Package 작업을 통해 연결을 하였다.
본 발명이 해결하고자 하는 과제는, 포토닉스 소자 및 트랜지스터를 동일한 반도체 칩 내에 집적시킴으로써 소형화된 반도체 장치를 제공하는 것입니다.
본 발명이 해결하고자 하는 다른 과제는, 포토닉스 소자에 포함된 변조기 및 트랜지스터를 동일한 제조 공정을 통해 동일 레벨에 배치함으로써 제조 공정을 단순화시킨 반도체 장치를 제공하는 것입니다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 도핑층, 상기 베이스 기판 상에 상기 제1 도핑층과 제1 방향으로 이격되어 배치되는 반도체층, 적어도 일부가 상기 제1 도핑층과 오버랩되도록 상기 제1 도핑층 상에 배치되고, 상기 제1 방향과 수직인 제2 방향의 제1 높이를 갖는 제2 도핑층, 및 상기 반도체층 상에 상기 제2 도핑층과 상기 제1 방향으로 이격되어 배치되고, 상기 제2 도핑층과 동일 레벨에 배치되고, 상기 제1 높이와 동일한 상기 제2 방향의 제2 높이를 갖는 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 영역 및 제2 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되는 제1 절연층, 상기 제1 영역 상의 상기 제1 절연층 상에 배치되는 제1 도핑층, 상기 제2 영역 상에 배치되는 반도체층, 상기 제1 도핑층의 적어도 일부 상 및 상기 반도체층 상에 배치되는 제2 절연층, 상기 제1 도핑층 상에 배치되고, 제1 높이를 갖는 제2 도핑층, 및 상기 제2 절연층 상에 배치되고, 상기 제1 높이와 동일한 제2 높이를 갖는 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 1 영역 및 제2 영역을 포함하는 베이스 기판, 상기 제1 영역 상에서 순차적으로 적층된 제1 도핑층 및 제2 도핑층을 포함하는 변조기(modulator), 및 상기 제2 영역 상에서 순차적으로 적층된 반도체층 및 게이트 전극을 포함하고, 상기 변조기와 동일 레벨에 배치되는 트랜지스터를 포함하되, 상기 변조기의 높이는 상기 트랜지스터의 높이와 동일하다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 포토닉스(photonics) 소자 및 트랜지스터를 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 포토닉스 소자에 포함된 광 도파관형 변조기(optical waveguide modulator) 및 트랜지스터와 관련된다. 이하에서는 광도파관형 변조기 및 트랜지스터에 대하여 중점적으로 설명한다.
이하에서, 도 1을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 베이스 기판(100), 제1 절연층(110), 변조기(120), 트랜지스터(130), 제2 절연층(141, 142), 소자 분리 영역(150), 제3 절연층(160), 제4 절연층(170), 제1 도핑층 컨택(181), 제2 도핑층 컨택(182), 게이트 전극 컨택(191) 및 소오스/드레인 컨택(192)을 포함한다.
베이스 기판(100)은 기판 상에 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 베이스 기판(100)은 예를 들어, 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator)의 기판일 수도 있다. 이하에서는, 예시적으로 베이스 기판(100)이 실리콘 기판인 것을 예로 든다.
베이스 기판(100)은 그 위에 변조기(modulator)(120)가 배치되는 제1 영역(Ⅰ) 및 그 위에 트랜지스터(130)가 배치되는 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 설명의 편의를 위해 정의된 것이고, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 분단된 것을 의미하지 않는다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 절연층(110)은 베이스 기판(100) 상에 배치될 수 있다. 제1 절연층(110) 및 베이스 기판(100)은 SOI(Semiconductor On Insulator)를 형성할 수 있다. 제1 절연층(110)은 베이스 기판(100)과 제1 도핑층(121) 사이 및 베이스 기판(100)과 반도체층(131) 사이에 배치될 수 있다.
제1 절연층(110)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
변조기(120)는 베이스 기판(100) 상에 배치될 수 있다. 구체적으로, 변조기(120)는 베이스 기판(100)의 제1 영역(Ⅰ) 상의 제1 절연층(110) 상에 배치될 수 있다. 변조기(120)는 포토닉스 소자에서 광도파관형 변조기(optical waveguide modulator)로 사용될 수 있다.
변조기(120)는 제1 도핑층(121), 제2 절연층의 제1 부분(141) 및 제2 도핑층(122)을 포함할 수 있다.
제1 도핑층(121)은 베이스 기판(100)의 제1 영역(Ⅰ) 상의 제1 절연층(110) 상에 배치될 수 있다.
제1 도핑층(121)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 제1 도핑층(121)에는 n형 불순물이 도핑될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도핑층(121)의 양 측에는 소자 분리 영역(150)이 배치될 수 있다. 소자 분리 영역(150)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제2 절연층의 제1 부분(141)은 적어도 일부가 제1 도핑층(121)과 오버랩되고, 나머지 일부가 소자 분리 영역(150)과 오버랩되도록 제1 도핑층(121) 상에 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연층의 제1 부분(141)은 예를 들어, 고유전율 물질을 포함할 수 있다. 예를 들어, 고유전율 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 도핑층(122)은 적어도 일부가 제1 도핑층(121)과 오버랩되고, 나머지 일부가 소자 분리 영역(150)과 오버랩되도록 제1 도핑층(121) 상에 배치될 수 있다. 제2 도핑층(122)은 제2 절연층의 제1 부분(141)과 완전히 오버랩되도록 제2 절연층의 제1 부분(141) 상에 배치될 수 있다.
제2 도핑층(122)은 예를 들어, 폴리-실리콘(poly-Si)을 포함할 수 있다. 제2 도핑층(122)에는 p형 불순물이 도핑될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 도핑층(121)에는 n형 불순물이 도핑될 수 있고, 제2 도핑층(122)에는 p형 불순물이 도핑될 수도 있다.
트랜지스터(130)는 베이스 기판(100) 상에 배치될 수 있다. 구체적으로, 트랜지스터(130)는 베이스 기판(100)의 제2 영역(Ⅱ) 상의 제1 절연층(110) 상에 배치될 수 있다. 트랜지스터(130)는 변조기(120)와 제1 방향(DR1)으로 이격되어 배치될 수 있다. 트랜지스터(130)는 변조기(120)와 동일 레벨에 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 트랜지스터(130)는 포토닉스 소자를 구동시키는 집적 회로로 사용될 수 있다.
트랜지스터(130)는 반도체층(131), 게이트 전극(132), 소오스/드레인 영역(133), 게이트 스페이서(134) 및 제2 절연층의 제2 부분(142)을 포함할 수 있다.
반도체층(131)은 베이스 기판(100)의 제2 영역(Ⅱ) 상의 제1 절연층(110) 상에 배치될 수 있다. 반도체층(131)은 제1 도핑층(121)과 동일 레벨에 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체층(131)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 반도체층(131)의 내부에는 p형 불순물이 도핑될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체층(131)의 양 측에는 소자 분리 영역(150)이 배치될 수 있다. 즉, 제1 도핑층(121)과 반도체층(131)은 제1 방향(DR1)으로 이격되어 배치될 수 있고, 제1 도핑층(121)과 반도체층(131) 사이에 소자 분리 영역(150)이 배치될 수 있다.
반도체층(131)의 제2 방향(DR2)의 제4 높이(h4)는 제1 도핑층(121)의 제2 방향(DR2)의 제3 높이(h3)와 동일할 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 수직인 방향을 의미한다.
제2 절연층의 제2 부분(142)은 반도체층(131) 상에 배치될 수 있다. 제2 절연층의 제2 부분(142)은 제2 절연층의 제1 부분(141)과 동일 레벨에 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 절연층의 제2 부분(142)은 제2 절연층의 제1 부분(141)과 동일한 물질을 포함할 수 있다. 즉, 제2 절연층의 제2 부분(142)은 고유전율 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제2 절연층의 제2 부분(142)은 트랜지스터(130)의 게이트 절연층의 기능을 수행할 수 있다.
제2 절연층의 제2 부분(142)의 제2 방향(DR2)의 제2 두께(t2)는 제2 절연층의 제1 부분(141)의 제2 방향(DR2)의 제1 두께(t1)와 동일할 수 있다.
게이트 전극(132)은 제2 절연층의 제2 부분(142)과 오버랩되도록 제2 절연층의 제2 부분(142) 상에 배치될 수 있다. 게이트 전극(132)은 제2 도핑층(122)과 동일 레벨에 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 전극(132)은 예를 들어, 폴리-실리콘(poly-Si)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 전극(132)의 제2 방향(DR2)의 제2 높이(h2)는 제2 도핑층(122)의 제2 방향(DR2)의 제1 높이(h1)와 동일할 수 있다.
게이트 스페이서(134)는 게이트 전극(132)의 양 측벽을 따라 배치될 수 있다. 게이트 스페이서(134)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단일층이 아닌 다층이 적층되어 형성될 수도 있다.
소오스/드레인 영역(133)은 게이트 전극(132)의 양 측에 배치된 반도체층(131)의 내부에 배치될 수 있다.
도 1에는 소오스/드레인 영역(133)의 상면이 반도체층(131)의 상면과 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 소오스/드레인 영역(133)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 이 경우, 소오스/드레인 영역(133)의 상면은 반도체층(131)의 상면보다 높게 형성될 수 있다.
변조기(120)의 제2 방향(DR2)의 제5 높이(h5)는 트랜지스터(130)의 제2 방향(DR2)의 제6 높이(h6)와 동일할 수 있다. 이는 상술한 바와 같이, 변조기(120)에 포함된 각각의 구성들의 제2 방향(DR2)의 높이들과 트랜지스터(130)에 포함된 각각의 구성들의 제2 방향(DR2)의 높이들이 서로 동일한 것에 기인한다. 다만, 본 발명의 기술적 사상들이 이에 제한되지 않는다. 즉, 다른 몇몇 실시예에서, 변조기(120)의 제2 방향(DR2)의 제5 높이(h5)는 트랜지스터(130)의 제2 방향(DR2)의 제6 높이(h6)와 다를 수도 있다.
제3 절연층(160)은 제1 도핑층(121)의 노출된 상면, 반도체층(131)의 노출된 상면 및 소자 분리 영역(150)의 노출된 상면을 덮도록 배치될 수 있다. 제3 절연층(160)은 제2 도핑층(122)의 측면, 제2 절연층의 제1 부분(141)의 측면 및 게이트 스페이서(134)의 측면을 덮도록 배치될 수 있다.
제3 절연층(160)은 저유전율 물질을 포함할 수 있다. 제3 절연층(160)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제4 절연층(170)은 제2 도핑층(122)의 노출된 상면, 게이트 전극(132)의 노출된 상면 및 제3 절연층(160)의 상면을 덮도록 배치될 수 있다.
제4 절연층(170)은 저유전율 물질을 포함할 수 있다. 제4 절연층(170)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제1 도핑층 컨택(181)은 제4 절연층(170) 및 제3 절연층(160)을 제2 방향(DR2)으로 관통하여 제1 도핑층(121)과 연결될 수 있다. 제2 도핑층 컨택(182)은 제4 절연층(170)을 제2 방향(DR2)으로 관통하여 제2 도핑층(122)과 연결될 수 있다. 게이트 전극 컨택(191)은 제4 절연층(170)을 제2 방향(DR2)으로 관통하여 게이트 전극(132)과 연결될 수 있다. 소오스/드레인 컨택(192)은 제4 절연층(170) 및 제3 절연층(160)을 제2 방향(DR2)으로 관통하여 소오스/드레인 영역(133)과 연결될 수 있다.
제1 도핑층 컨택(181), 제2 도핑층 컨택(182), 게이트 전극 컨택(191) 및 소오스/드레인 컨택(192) 각각은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리-실리콘(poly-Si) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 포토닉스 소자 및 트랜지스터를 동일한 반도체 칩 내에 집적시킴으로써 반도체 장치를 소형화시킬 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 포토닉스 소자에 포함된 변조기(120) 및 트랜지스터(130)를 동일한 제조 공정을 통해 동일 레벨에 배치함으로써 반도체 장치의 제조 공정을 단순화시킬 수 있고, 이로 인해, 반도체 장치의 제조 비용을 감소시킬 수 있다.
이하에서, 도 1 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 2 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2를 참조하면, 베이스 기판(100) 상에 제1 절연층(110) 및 제1 반도체 물질층(121a, 131a)이 순차적으로 적층될 수 있다.
제1 반도체 물질층(121a, 131a)은 베이스 기판(100)의 제1 영역(Ⅰ) 상에 형성되는 제1 부분(121a) 및 베이스 기판(100)의 제2 영역(Ⅱ) 상에 형성되는 제2 부분(131a)을 포함할 수 있다. 제1 반도체 물질층(121a, 131a)은 예를 들어, 실리콘(Si)을 포함할 수 있다.
제1 반도체 물질층의 제1 부분(121a)에는 n형 불순물이 도핑될 수 있고, 제1 반도체 물질층의 제2 부분(131a)에는 p형 불순물이 도핑될 수 있다.
도 3을 참조하면, 마스크 패턴을 이용하여 제1 반도체 물질층(121a, 131a)을 식각하여 제1 절연층(110) 상에 제1 트렌치(T1)가 형성될 수 있다.
식각 공정을 통해, 베이스 기판(100)의 제1 영역(Ⅰ) 상의 제1 절연층(110) 상에 제1 도핑층(121)이 형성되고, 베이스 기판(100)의 제2 영역(Ⅱ) 상의 제1 절연층(110) 상에 반도체층(131)이 형성될 수 있다. 제1 도핑층(121) 및 반도체층(131)은 제1 트렌치(T1)에 의해 제1 방향(DR1)을 이격될 수 있다.
제1 도핑층(121) 및 반도체층(131)이 제1 반도체 물질층(121a, 131a)을 식각하는 하나의 공정을 통해 형성될 수 있다. 이로 인해, 제1 도핑층(121) 및 반도체층(131)은 동일 레벨에 형성될 수 있다. 또한, 제1 도핑층(121)의 제2 방향(DR2)의 제3 높이(도 1의 h3)는 반도체층(131)의 제2 방향(DR2)의 제4 높이(도 1의 h4)와 동일하게 형성될 수 있다.
도 4를 참조하면, 제1 트렌치(도 3의 T1)의 내부에 소자 분리 영역(150)이 형성될 수 있다.
도 5를 참조하면, 제1 도핑층(121), 반도체층(131) 및 소자 분리 영역(150) 상에 절연 물질층(141a, 142a) 및 제2 반도체 물질층(122a, 132a)이 순차적으로 적층될 수 있다.
절연 물질층(141a, 142a)은 베이스 기판(100)의 제1 영역(Ⅰ) 상에 형성되는 제1 부분(141a) 및 베이스 기판(100)의 제2 영역(Ⅱ) 상에 형성되는 제2 부분(142a)을 포함할 수 있다. 절연 물질층(141a, 142a)은 고유전율 물질을 포함할 수 있다.
제2 반도체 물질층(122a, 132a)은 베이스 기판(100)의 제1 영역(Ⅰ) 상에 형성되는 제1 부분(122a) 및 베이스 기판(100)의 제2 영역(Ⅱ) 상에 형성되는 제2 부분(132a)을 포함할 수 있다. 제2 반도체 물질층(122a, 132a)은 예를 들어, 폴리-실리콘(poly-Si)을 포함할 수 있다. 제2 반도체 물질층의 제1 부분(122a)에는 p형 불순물이 도핑될 수 있다.
도 6을 참조하면, 마스크 패턴을 이용하여 제2 반도체 물질층(122a, 132a) 및 절연 물질층(141a, 142a)이 식각될 수 있다.
식각 공정을 통해, 베이스 기판(100)의 제1 영역(Ⅰ) 상의 제1 도핑층(121) 및 소자 분리 영역(150) 상에 순차적으로 적층된 제2 절연층의 제1 부분(141) 및 제2 도핑층(122)이 형성될 수 있다. 또한, 식각 공정을 통해, 베이스 기판(100)의 제2 영역(Ⅱ) 상의 반도체층(131) 상에 순차적으로 적층된 제2 절연층의 제2 부분(142) 및 게이트 전극(132)이 형성될 수 있다.
제2 절연층의 제1 부분(141) 및 제2 절연층의 제2 부분(142)이 절연 물질층(141a, 142a)을 식각하는 하나의 공정을 통해 형성될 수 있다. 이로 인해, 제2 절연층의 제1 부분(141) 및 제2 절연층의 제2 부분(142)은 동일 레벨에 형성될 수 있다. 또한, 제2 절연층의 제1 부분(141)의 제2 방향(DR2)의 제1 두께(도 1의 t1)는 제2 절연층의 제2 부분(142)의 제2 방향(DR2)의 제2 두께(도 1의 t2)와 동일하게 형성될 수 있다.
또한, 제2 도핑층(122) 및 게이트 전극(132)이 제2 반도체 물질층(122a, 132a)을 식각하는 하나의 공정을 통해 형성될 수 있다. 이로 인해, 제2 도핑층(122) 및 게이트 전극(132)은 동일 레벨에 형성될 수 있다. 또한, 제2 도핑층(122)의 제2 방향(DR2)의 제1 높이(도 1의 h1)는 게이트 전극(132)의 제2 방향(DR2)의 제2 높이(도 1의 h2)와 동일하게 형성될 수 있다.
제2 절연층의 제1 부분(141)은 제2 도핑층(122)과 완전히 오버랩되도록 형성될 수 있고, 제2 절연층의 제2 부분(142)은 게이트 전극(132)과 완전히 오버랩되도록 형성될 수 있다.
제2 도핑층(122) 적어도 일부는 제1 도핑층(121)과 오버랩되고, 제2 도핑층(122)의 나머지 일부는 소자 분리 영역(150)과 오버랩되도록 형성될 수 있다.
상기 공정을 통해, 베이스 기판(100)의 제1 영역(Ⅰ) 상에 제1 도핑층(121), 제2 도핑층(122) 및 제2 절연층의 제1 부분(141)을 포함하는 변조기(120)가 형성될 수 있다.
도 7을 참조하면, 게이트 전극(132)의 양 측벽 및 제2 절연층의 제2 부분(142)을 따라 게이트 스페이서(134)가 형성될 수 있다.
이어서, 반도체층(131) 내에 불순물을 도핑하여 게이트 전극(132)의 양 측에 소오스/드레인 영역(133)이 형성될 수 있다.
상기 공정을 통해, 베이스 기판(100)의 제2 영역(Ⅱ) 상에 반도체층(131), 게이트 전극(132), 소오스/드레인 영역(133), 게이트 스페이서(134) 및 제2 절연층의 제2 부분(142)을 포함하는 트랜지스터(130)가 형성될 수 있다.
도 8을 참조하면, 제1 도핑층(121)의 상면, 반도체층(131)의 상면, 소자 분리 영역(150)의 상면, 변조기(120)의 측면 및 게이트 스페이서(134)의 측면을 덮도록 제3 절연층(160)이 형성될 수 있다.
이어서, 제2 도핑층(122)의 상면, 게이트 전극(132)의 상면 및 제3 절연층(160)의 상면을 덮도록 제4 절연층(170)이 형성될 수 있다.
도 1을 참조하면, 제4 절연층(170) 및 제3 절연층(160)을 식각하여 복수의 트렌치가 형성될 수 있다. 각각의 트렌치 내부에 제1 도핑층 컨택(181), 제2 도핑층 컨택(182), 게이트 전극 컨택(191) 및 소오스/드레인 컨택(192)이 형성될 수 있다.
구체적으로, 제4 절연층(170) 및 제3 절연층(160)을 식각하여 제1 도핑층(121)의 상면이 노출된 트렌치의 내부에 제1 도핑층 컨택(181)이 형성될 수 있다. 제4 절연층(170)을 식각하여 제2 도핑층(122)의 상면이 노출된 트렌치의 내부에 제2 도핑층 컨택(182)이 형성될 수 있다. 제4 절연층(170)을 식각하여 게이트 전극(132)의 상면이 노출된 트렌치의 내부에 게이트 전극 컨택(191)이 형성될 수 있다. 제4 절연층(170) 및 제3 절연층(160)을 식각하여 소오스/드레인 영역(133)의 상면이 노출된 트렌치의 내부에 소오스/드레인 컨택(192)이 형성될 수 있다.
상술한 공정을 통해 본 발명의 몇몇 실시예에 따른 반도체 장치가 제조될 수 있다.
이하에서, 도 9를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치에서, 변조기(220)는 제1 도핑층(121), 제2 절연층의 제1 부분(241) 및 제2 도핑층(122)을 포함할 수 있다.
제2 절연층의 제1 부분(241)은 제1 도핑층(121)과 제2 도핑층(122) 사이에만 배치될 수 있다. 즉, 제2 절연층의 제1 부분(241)은 제2 도핑층(122)과 소자 분리 영역(150) 사이에는 배치되지 않는다.
도 9에는 제2 도핑층(122)과 소자 분리 영역(150) 사이에 제3 절연층(160)이 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 도핑층(122)과 소자 분리 영역(150) 사이에 추가적인 절연층이 배치될 수도 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치에서, 변조기(320)는 제1 도핑층(121), 제2 절연층의 제1 부분(341) 및 제2 도핑층(122)을 포함할 수 있다.
제2 절연층의 제1 부분(341)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 즉, 제1 도핑층(121)과 제2 도핑층(122) 사이에 배치되는 제2 절연층의 제1 부분(341)은 저유전율 물질을 포함하고, 반도체층(131)과 게이트 전극(132) 사이에 배치되는 제2 절연층의 제2 부분(142)은 고유전율 물질을 포함할 수 있다.
저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치에서, 베이스 기판(400)의 제2 영역(Ⅱ)에 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)의 내부에는 제1 절연층(410)이 배치될 수 있다.
반도체층(131)은 베이스 기판(400)의 제2 영역(Ⅱ) 상에서 베이스 기판(400)과 직접 접하도록 배치될 수 있다. 즉, 반도체층(131)과 베이스 기판(400) 사이에는 제1 절연층(410)이 배치되지 않는다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치에서, 베이스 기판(500)의 제2 영역(Ⅱ)에 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)의 내부에는 제1 절연층(510)이 배치될 수 있다.
반도체층(131)은 베이스 기판(500)의 제2 영역(Ⅱ) 상에서 베이스 기판(500)과 직접 접하도록 배치될 수 있다. 즉, 반도체층(131)과 베이스 기판(500) 사이에는 제1 절연층(510)이 배치되지 않는다.
변조기(520)기는 제1 도핑층(121), 제2 절연층의 제1 부분(541) 및 제2 도핑층(122)을 포함할 수 있다.
제2 절연층의 제1 부분(541)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 즉, 제1 도핑층(121)과 제2 도핑층(122) 사이에 배치되는 제2 절연층의 제1 부분(541)은 저유전율 물질을 포함하고, 반도체층(131)과 게이트 전극(132) 사이에 배치되는 제2 절연층의 제2 부분(142)은 고유전율 물질을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 베이스 기판 110: 제1 절연층
120: 변조기 121: 제1 도핑층
122: 제2 도핑층 130: 트랜지스터
131: 반도체층 132: 게이트 전극
133: 소오스/드레인 영역 134: 게이트 스페이서
141: 제2 절연층의 제1 부분 142: 제2 절연층의 제2 부분
150: 소자 분리 영역 160: 제3 절연층
170: 제4 절연층 181: 제1 도핑층 컨택
182: 제2 도핑층 컨택 191: 게이트 전극 컨택
192: 소오스/드레인 컨택

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되는 제1 도핑층;
    상기 베이스 기판 상에 상기 제1 도핑층과 제1 방향으로 이격되어 배치되고, 상기 베이스 기판과 직접 접하는 반도체층;
    적어도 일부가 상기 제1 도핑층과 오버랩되도록 상기 제1 도핑층 상에 배치되고, 상기 제1 방향과 수직인 제2 방향의 제1 높이를 갖는 제2 도핑층;
    상기 반도체층 상에 상기 제2 도핑층과 상기 제1 방향으로 이격되어 배치되고, 상기 제2 도핑층과 동일 레벨에 배치되고, 상기 제1 높이와 동일한 상기 제2 방향의 제2 높이를 갖는 게이트 전극; 및
    상기 베이스 기판과 상기 제1 도핑층 사이에 배치되는 제1 절연층을 포함하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 도핑층과 상기 제2 도핑층 사이에 배치되는 제1 부분 및 상기 반도체층과 상기 게이트 전극 사이에 배치되는 제2 부분을 포함하는 제2 절연층을 더 포함하되,
    상기 제2 절연층의 상기 제1 부분과 상기 제2 절연층의 상기 제2 부분은 동일 레벨에 배치되는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제2 절연층은 고유전율 물질을 포함하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 제2 절연층의 상기 제1 부분은 상기 제2 도핑층과 완전히 오버랩되는 반도체 장치.
  7. 삭제
  8. 제 4항에 있어서,
    상기 제2 절연층의 상기 제1 부분은 저유전율 물질을 포함하고, 상기 제2 절연층의 상기 제2 부분은 고유전율 물질을 포함하는 반도체 장치.
  9. 제1 영역 및 제2 영역을 포함하는 베이스 기판;
    상기 베이스 기판의 상기 제1 영역 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되는 제1 도핑층;
    상기 베이스 기판의 상기 제2 영역 상에 배치되고, 상기 베이스 기판과 직접 접하는 반도체층;
    상기 제1 도핑층의 적어도 일부 상에 배치되는 제1 부분 및 상기 반도체층 상에 배치되는 제2 부분을 포함하는 제2 절연층;
    상기 제2 절연층의 상기 제1 부분 상에 배치되고, 제1 높이를 갖는 제2 도핑층; 및
    상기 제2 절연층의 상기 제2 부분 상에 배치되고, 상기 제1 높이와 동일한 제2 높이를 갖는 게이트 전극을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2 도핑층 및 상기 게이트 전극은 동일 레벨에 배치되는 반도체 장치.
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