JP4487266B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置及びその製造方法に関し、特に、フィントランジスタ（Fin Field Effect Transistor）を有する半導体装置及びその製造方法に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。

この問題を回避する技術として、半導体基板に垂直にチャネル領域を細くフィンのように形成し、その周りにゲート電極を配した構造のフィントランジスタ（Fin Field Effect Transistor）が注目されている。フィントランジスタは、プレーナ型トランジスタに対し、動作速度の向上、オン電流の向上、消費電力の低減などが期待できる。

以下、従来のフィントランジスタの構造につき、図１４（ａ）及び（ｂ）を用いて説明する。

図１４（ａ）は、従来のフィントランジスタの構造を示す略斜視図を示し、図１４（ｂ）は、図１４（ａ）のＡ−Ａ線に沿った略断面図を示している。

図１４（ａ）に示すように、半導体基板２００にＳＴＩ（Shallow Trench Isolation）用のトレンチ２０１ｔが形成され、トレンチ２０１ｔは、底部から所定の深さまで素子分離絶縁膜２０１ｉで埋められている。そして、ＳＴＩ用トレンチ２０１ｔによって囲まれ、素子分離絶縁膜２０１ｉよりも上に位置する半導体基板２００の一部がフィン状の活性領域２０２となっている。活性領域２０２は、中央部分２０２ａとその両側に位置する部分２０２ｂ及び２０２ｃとを備えている。ゲート電極２０３は、フィン状の活性領域２０２の中央部分２０２ａにおいて、活性領域２０２の上面及び両側面を覆うように形成されている。

ゲート電極２０３をマスクとしてイオン注入を行うことにより、図１４（ｂ）に示すように、ソース領域２０２ｓ及びドレイン領域２０２ｄが形成され、その間の領域がチャネル領域２０２ｎとなる。

このようなフィントランジスタにおいては、活性領域２０２の中央部分２０２ａの上面及び両側面の３面をチャネルとして機能させるために、ソース領域２０２ｓ及びドレイン領域２０２ｄを深く形成するのが好ましい。そのため、ソース領域２０２ｓ及びドレイン領域２０２ｄの形成には、強いエネルギーでイオン注入を行う必要がある。

しかしながら、上述のように、ソース及びドレイン領域２０２ｓ，２０２ｄ形成のためのイオン注入を強いエネルギーで行うことから、図１４（ｂ）に示すように、ソース及びドレイン領域２０２ｓ，２０２ｄがゲート電極２０３で覆われたチャネル領域２０２ｎにまで拡がってしまう。このようなフィントランジスタにおいて、ゲート長を短くしていくと、図１４（ｂ）に矢印で示すように、ソース領域２０２ｓとドレイン領域２０２ｄとの距離が短くなり、短チャネル効果が無視できなくなる。

そこで、短チャネル効果によるオフ電流（Ｉｏｆｆ）を抑制するためには、チャネル領域２０２ｎの濃度を高くすることが考えられる。しかしながら、ＤＲＡＭのメモリセル等、接合リークを抑制する必要のあるデバイスでは、チャネル領域の濃度を濃くすることによる接合電界の悪化が接合リークを増大させ、データ保持特性が悪くなるという問題が生じる。
特開２００６−１００６００号公報

したがって、本発明の目的は、オフ電流を抑制するとともに接合リークも抑制することが可能なフィントランジスタを有する半導体装置及びその製造方法を提供することである。

本発明による半導体装置は、半導体基板に形成されたＳＴＩ領域によってクランク形状に区画され、前記ＳＴＩ領域の上面よりも高い上面を有する活性領域と、前記クランク形状の活性領域の両端部に形成されたソース領域及びドレイン領域と、前記活性領域において前記ソース領域と前記ドレイン領域とに挟まれた領域に形成されたチャネル領域と、前記チャネル領域を含む前記活性領域の中央部分の上面及び側面を覆うゲート電極とを備えたフィントランジスタを有することを特徴とする。

本発明による半導体装置は、半導体基板の一部からなるフィン状の活性領域と、前記活性領域を横切るようにＸ方向に延在し、前記活性領域の略中央部の上面及び側面を覆うゲート電極とを備え、前記活性領域は、前記ゲート電極に覆われたチャネル領域と、前記チャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域とを有し、前記ソース領域及びドレイン領域が前記Ｘ方向において互いにずれているフィントランジスタを備えることを特徴とする。

本発明による半導体装置は、フィン状の活性領域と、前記活性領域の第１の部分を覆うゲート電極と、前記活性領域の前記第１の部分からみて互いに対向する第２及び第３の部分にそれぞれ設けられたソース領域及びドレイン領域とを備え、前記活性領域の前記第１の部分が少なくとも一つの屈折部を有していることを特徴とする。

前記少なくとも一つの屈折部は第１及び第２の屈折部を含んでおり、前記活性領域のうち、前記第１の屈折部と前記第２の屈折部との間の領域は、前記ゲート電極の延在方向と実質的に同一方向に延在しているのが好ましい。

本発明による半導体装置は、第１の方向に延在する第１の部分と、前記第１の部分の一端に接続され、第２の方向に延在する第２の部分と、前記第１の部分の他端に接続され、前記第２の方向に延在する第３の部分とを含むフィン状の活性領域と、前記第１の方向に延在し、前記第１の部分、並びに、前記第２及び第３の部分の一部を覆うゲート電極と、前記第２の部分の他の一部に設けられたソース領域と、前記第３の部分の他の一部に設けられたドレイン領域とを備えることを特徴とする。

また、本発明による半導体装置の製造方法は、半導体基板上に平面形状がクランク形状を有するマスク層を形成する工程と、前記クランク形状のマスク層を用いて前記半導体基板をエッチングし、前記半導体基板にトレンチを形成する工程と、前記トレンチの途中まで素子分離絶縁膜を埋め込み、前記半導体基板の上部を前記素子分離絶縁膜の上面よりも突出させ、平面形状が前記クランク形状であるフィン状の活性領域を形成する工程と、前記マスク層を除去する工程と、前記フィン状の活性領域の長軸方向と垂直な方向に延在し、前記活性領域の略中央部の上面及び側面を覆うゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行い、前記フィン状の活性領域の両端にソース領域及びドレイン領域を形成する工程とを含むことを特徴とする。

このように、本発明によれば、フィン状の活性領域を用いることにより、動作速度の向上、オン電流の向上、消費電力の低減などが期待できるとともに、ソース領域とドレイン領域とがチャネル領域を挟んで一直線上に並ばずに配置されることから、ソース領域及びドレイン領域を形成するためのイオン注入において、強いパワーで注入を行うことにより、ソース及びドレイン領域がそれぞれゲート電極下に拡がった場合でも、チャネル領域の濃度を高くすることなく、短チャネル効果を抑制することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。

まず、図１の略斜視図を用いて、本発明の好ましい実施形態によるフィントランジスタ１０の概略につき説明する。

図１に示すように、半導体基板１に形成されたトレンチ２ｔ内に素子分離絶縁膜２がトレンチ２ｔの深さの途中まで埋め込まれている。これにより、トレンチ２ｔに囲まれ、素子分離絶縁膜の上面よりも突出するように活性領域４が形成されている。活性領域４は、図示のとおり、クランク形状を成しており、中央部分４ａと、中央部分４ａの一端から−Ｙ方向に伸びる部分４ｂと、中央部分４の他端からＹ方向に伸びる部分４ｃとを有している。そして、中央部分４ａ、部分４ｂの一部及び部分４ｃの一部は、上面及び側面がゲート電極３に覆われている。

活性領域４の両側部分４ｂ及び４ｃのうち、ゲート電極３で覆われていない領域には、ゲート電極３をマスクとしてイオン注入が行われ、ソース領域及びドレイン領域が形成される。

本図には図示しないが、ソース領域及びドレイン領域はゲート電極３をマスクとして活性領域４の部分４ｂ及び４ｃにイオン注入することにより形成される。このとき、部分４ｂ及び４ｃのゲート電極３で覆われている部分（上記一部）にもイオン注入による不純物が拡散（注入ロワリング）することになる。

しかしながら、本実施形態によるフィントランジスタ１０では、活性領域４が、Ｘ方向に延在するゲート電極３と同一方向に形成された中央部分４ａに対し、両側の部分４ｂ及び４ｃが、Ｘ方向において互いにずれた位置で活性領域４の上記中央部分４ａに接続されている。これにより、部分４ｂ及び４ｃそれぞれに形成されたソース領域及びドレイン領域を互いに離間して形成することができるため、短チャネル効果を抑制することができる。すなわち、フィントランジスタ１０の実効チャネル長は、ゲート電極３の幅及び部分４ｂと部分４ｃとのＸ方向のズレ幅の足し合わせとなる。従って、このズレ幅を大きくしていくことにより、十分な短チャネル効果の抑制が可能となる。

次に、図２乃至図１３を用いて、本発明の好ましい実施の形態によるフィントランジスタの製造方法につき、詳細に説明する。図２乃至図１３には、それぞれ図（ａ），図（ｂ）があり、図（ａ）は、図（ｂ）のＡ−Ａ断面に対応している。

まず、図２に示すように、半導体基板１００上にシリコン窒化膜１１を形成し、フォトレジスト（図示せず）をマスクにシリコン窒化膜１１をパターニングし、図１（ｂ）に示すように複数の島状にシリコン窒化膜１１を残す。

次に、島状のシリコン窒化膜１１の間及び周囲を含む全面にシリコン酸化膜１２を形成し、続いてシリコン窒化膜１１をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）法によりシリコン酸化膜１２を研磨する。これにより、シリコン窒化膜１１の上面とシリコン酸化膜１２の上面がほぼ同一平面を成すように平坦化される。

次に、図３に示すように、複数の開口１４を備えたフォトレジスト１３を形成する。複数の開口１４は、図３（ｂ）に示すように、それぞれシリコン窒化膜１１及びシリコン酸化膜１２を部分的に露出するように形成する。

次に、フォトレジスト１３をマスクとしてシリコン窒化膜１１及びシリコン酸化膜１２をドライエッチングする。これにより、図４（ａ），（ｂ）に示すように、半導体基板１００上に、パターニングされたシリコン窒化膜１１及びシリコン酸化膜１２が残る。

続いて、シリコン酸化膜１２をウェットエッチングにより全面除去する。これにより、図５（ａ）に示すように、半導体基板１００上には、シリコン窒化膜１１からなる複数の島状のパターンのみが残る。その平面形状は、図５（ｂ）に示すように、それぞれクランク形状となる。

次に、このクランク形状のシリコン窒化膜１１をマスクとして半導体基板１００をドライエッチングする。これにより、図６（ａ）に示すように、半導体基板１００にトレンチ１５ｔ及びトレンチ１５ｔにより区画された複数のフィン状部１００ｆが形成される。

続いて、トレンチ１５ｔ内を含む全面に素子分離用絶縁膜としてシリコン酸化膜を形成し、シリコン窒化膜１１をストッパとしてＣＭＰを行った後、素子分離用絶縁膜の高さが例えば半導体基板１００表面から約１００ｎｍとなるように、素子分離用絶縁膜に対しウェットエッチングを行う。その後、シリコン窒化膜１１を除去する。

これにより、図７に示すように、トレンチ１５ｔ内に所定の高さまで形成された素子分離絶縁膜１５が形成される。そして、素子分離絶縁膜１５の上面から複数のフィン状部１００ｆの上部分が突出し、この突出した部分が活性領域１００ａとなる。この活性領域１００ａは、図７（ｂ）に示すように、パターニングされたシリコン窒化膜１１（図６（ｂ）参照）のパターンが転写されるため、それぞれ平面形状がクランク形状となっている。このようにして、素子分離絶縁膜１５で囲まれたフィン状且つ平面形状がクランク形状の活性領域１００ａが形成される。

なお、活性領域１００ａは、図７（ｂ）に示すように、それぞれ中央部分ｆａと、中央部分ｆａの一端から−Ｙ方向に伸びる部分ｆｂと、中央部分ｆａの他端からＹ方向に伸びる部分ｆｃとを有し、部分ｆｂ及びｆｃは、Ｘ方向において互いにずれて配置されている。

次に、図８に示すように、熱酸化を行い、活性領域１００ａの表面にゲート絶縁膜１６を形成する。

続いて、全面にゲート電極膜及びシリコン窒化膜を形成し、ゲート電極形状のフォトレジスト（図示せず）を用いて、ゲート電極膜及びシリコン窒化膜をパターニングする。これにより、図９（ａ）に示すように、ゲート電極１７及びキャップ絶縁膜１８を含むゲート１９が形成される。

ゲート１９は、図９（ｂ）に示すように、ゲート絶縁膜１６で覆われた複数のクランク形状の活性領域１００ａの中央部分ｆａを覆い、且つ、その中央部分ｆａの両側の部分ｆｂ及びｆｃそれぞれの一部（中央部分ｆａとの各接続部分）を覆うように形成される。

なお、図９（ｂ）では、ゲート１９下にある活性領域１００ａの状態を示すため、ゲート１９（キャップ絶縁膜１８及びゲート電極１７）及びゲート絶縁膜１６のハッチングを省略している。

次に、図１０（ａ）において矢印で示すように、ゲート１９をマスクとして全面にイオン注入を行い、ソース領域及びドレイン領域２０を形成する。このとき、不純物イオンが深く注入されるようにするため、強いエネルギーでイオン注入が行われる。これにより、マスクとなっているゲート１９下の領域にもソース領域及びドレイン領域２０が拡がって形成される（注入ロワリング）。

しかしながら、図１０（ｂ）に示すように、各活性領域においては、ゲート１９の両側に形成された二つのソース／ドレイン領域２０がそれぞれゲート１９の下まで拡がってはいるものの、活性領域１００ａをクランク形状としていることにより、ゲート１９の延在方向Ｘにおいて、活性領域１００ａの中央部分ｆａを挟んで形成されるソース領域２０及びドレイン領域２０の位置が互いにずれている。すなわち、ソース／ドレイン領域２０となる活性領域１００ａの両側部分ｆｂ及びｆｃが、ゲート１９の延在するＸ方向において、一方は＋Ｘ側に、他方は−Ｘ側に配置されていることにより、中央部分ｆａの両側に形成される二つのソース／ドレイン領域２０それぞれが中央部分ｆａに向かって拡散しても、短チャネル効果が問題となるような距離まで両ソース／ドレイン領域２０が近づくことを防止することができる。すなわち、本実施形態により形成されるフィントランジスタの実効チャネル長は、おおよそ、活性領域１００ａの両側部分ｆｂとｆｃとのＸ方向におけるズレ幅とゲート１９の幅とを足し合わせた長さとなる。従って、このズレ幅を大きくとることにより、十分な短チャネル効果の抑制が可能となる。

なお、図１０（ｂ）においても、図９（ｂ）と同様、ゲート１９下にある活性領域の状態を示すため、ゲート１９（キャップ絶縁膜１８及びゲート電極１７）及びゲート絶縁膜１６のハッチングを省略している。

次に、図１１に示すように、ゲート１９の側面にサイドウォール絶縁膜２１を形成する。サイドウォール絶縁膜２１は、全面にサイドウォール用絶縁膜を形成し、これをドライエッチング（異方性エッチング）することにより形成される。したがって、サイドウォール絶縁膜２１は、ゲート１９の側壁だけでなく、活性領域１００ａのうちゲート１９に覆われていない部分（ソース／ドレイン領域２０が形成されている部分）の側壁にも図示のように形成される。

続いて、ソース／ドレイン領域２０上のゲート絶縁膜１６のうちゲート１９で覆われていない部分を選択的に除去し、図１１に示すように、ソース／ドレイン領域２０の表面を露出させる。

次に、シリコン選択エピタキシャル成長を行う。シリコン選択エピタキシャル成長では、シリコンが露出している部分のみにシリコンが成長するため、図１２に示すように、半導体基板１００の一部であるソース／ドレイン領域２０の上記露出部分にシリコンエピタキシャル層２２が成長する。シリコンエピタキシャル層２２には、その成長時に、ソース／ドレイン領域２０に含まれる不純物がドープされることにより、シリコンエピタキシャル層２２もソース／ドレイン領域２０と同じ不純物を含む導電層となる。

図１２（ｂ）に示すように、シリコンエピタキシャル層２２は、ソース／ドレイン領域２０よりも広く、活性領域１００ａからはみ出すように形成される。

次に、図１３に示すように、全面に層間絶縁膜２３を形成し、続いて、上記シリコンエピタキシャル層２２と接続するコンタクトプラグ２４を形成する。このとき、上述のとおり、シリコンエピタキシャル層２２が広く形成されていることにより、コンタクトプラグ２４の位置合わせマージンを大きくとることが可能となる。

この後は、図示を省略するが、必要な配線等を形成することにより、フィントランジスタが完成する。

以上説明したように、本実施形態によれば、活性領域１００ａがフィン構造であり、ゲート１９（ゲート電極１７）が活性領域１００ａの上面及び側面を覆っている。これにより、チャネル領域が活性領域１００ａの上面部だけでなく、側面もチャネル領域となるため、大きな電流量を得ることが可能となる。しかも、活性領域１００ａのうち、ゲート１９に覆われる部分が屈折部（ｆｂ及びｆｃのゲート１９で覆われる各一部分）を含んでいることにより、活性領域１００ａの両端に形成されるソース／ドレイン領域２０が活性領域１００ａの中央部分ｆａへ向かって拡がってきた場合でも、両ソース／ドレイン領域２０の間隔を十分に保つことができる。これによりゲート長が短くなった場合でも、短チャネル効果を抑制することができる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、フィントランジスタの活性領域の平面形状をクランク形状とした例を示したが、短チャネル効果を抑制可能な形状であれば、他の形状としても構わない。

本発明の実施形態による半導体装置の概略を説明するための略斜視図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１１及びシリコン酸化膜１２の形成）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（フォトレジスト１３の形成）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１１及びシリコン酸化膜１２のパターニング）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１２の除去）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（トレンチ１５ｔの形成）を示す及び平面図断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（素子分離絶縁膜１５の形成）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜１６の形成）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（ゲート電極１７及びキャップ絶縁膜１８（ゲート１９）の形成）を示す断面図で及び平面図ある。 本発明の第１の実施形態による半導体装置の製造方法の一工程（ソース／ドレイン領域２０の形成）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（ソース／ドレイン領域２０上のゲート絶縁膜１６の除去）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコンエピタキシャル層の形成）を示す断面図及び平面図である。 本発明の実施形態による半導体装置の製造方法の一工程（層間絶縁膜２３の形成及びコンタクトプラグ２４の形成）を示す断面図及び平面図である。 図１４（ａ）は従来のフィントランジスタの構造を示す略斜視図であり、図１４（ｂ）は図１４（ａ）のＡ−Ａ線に沿った略断面図である。

符号の説明

１ 半導体基板
２ 素子分離絶縁膜
２ｔ トレンチ
３ ゲート電極
４ 活性領域
４ａ 活性領域の中央部分
４ｂ，４ｃ 活性領域の両側部分
１０ フィントランジスタ
１１ シリコン窒化膜
１２ シリコン酸化膜
１３ フォトレジスト
１４ 開口
１５ 素子分離絶縁膜
１５ｔ トレンチ
１６ ゲート絶縁膜
１７ ゲート電極
１８ キャップ絶縁膜
１９ ゲート
２０ ソース／ドレイン領域
２１ サイドウォール絶縁膜
２２ シリコンエピタキシャル層
２３ 層間絶縁膜
２４ コンタクトプラグ
１００ 半導体基板
１００ａ 活性領域
１００ｆ フィン状部
２００ 半導体基板
２０１ｉ 素子分離絶縁膜
２０１ｔ トレンチ
２０２ 活性領域
２０２ａ 活性領域の中央部分
２０２ｂ，２０２ｃ 活性領域の両側部分
２０２ｎ チャネル領域
２０２ｄ ドレイン領域
２０２ｓ ソース領域

Claims (1)

1. 半導体基板に形成されたＳＴＩ（Shallow Trench Isolation）領域と、
   前記ＳＴＩ領域によって区画され、前記ＳＴＩ領域の上面よりも高い上面を有するフィン状の活性領域であり、
   前記活性領域は、第１の方向に延在する中央部分と、前記中央部分の一端から前記第１の方向と交差する第２の方向に伸びる第１部分と、前記中央部分の他端から前記第２の方向に伸び、かつ、第１部分と逆方向に伸びる第２部分とを有し、前記第１部分と前記第２部分とは、前記第１の方向において互いにずれた位置で前記中央部分に接続されたクランク形状を有しており、
   前記活性領域の前記第１部分及び前記第２部分に形成されたソース領域及びドレイン領域と、
   前記活性領域において前記ソース領域と前記ドレイン領域とに挟まれた領域に形成されたチャネル領域と、
   前記チャネル領域を含む前記活性領域の前記中央部分の上面及び側面を覆うと共に、前記第１部分及び前記第２部分の一部を覆い、かつ、前記第１の方向に延在するゲート電極とを備えたフィントランジスタを有することを特徴とする半導体装置。

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