JP4231909B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）トランジスタのバックゲート電極の形成方法に適用して好適なものである。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
特開平１０−２６１７９９号公報
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
さらに、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタが形成される半導体層下に低抵抗化されたバックゲート電極を配置することが可能な半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１単結晶半導体層からなるバックゲート電極と、前記第１単結晶半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成され、前記第１単結晶半導体層よりも膜厚の薄い第２単結晶半導体層と、前記第２単結晶半導体層上に形成されたゲート電極と、前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
これにより、バックゲート電極の配置の自由度を向上させることが可能となり、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、バックゲート電極を配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの閾値電圧をバックゲートバイアスで制御したり、ダブルゲート構造により、サブスレッショルド特性を向上したりすることができる。
また、単結晶半導体層の裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかることを防止することができる。この結果、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
さらに、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、ＳＯＩトランジスタの閾値制御や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
また、ＳＯＩトランジスタが形成される第２単結晶半導体層よりもバックゲート電極が形成される第１単結晶半導体層の膜厚を厚くすることにより、バックゲート電極の低抵抗化を図ることができる。このため、ＳＯＩトランジスタのしきい位置を低電圧で制御することが可能となるとともに、バックゲート電極を大面積化することが可能となり、バックゲート電極に接続されるコンタクトの個数を減らすことを可能として、チップサイズの増大を抑制することができる。
また、本発明の一態様に係る半導体装置によれば、前記バックゲート電極と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、前記第２単結晶半導体層と同一の組成を持ち、前記第２単結晶半導体層よりも膜厚の薄い第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、前記第４単結晶半導体層の熱酸化を行うことにより、前記第４単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第４単結晶半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第４単結晶半導体層に形成する工程とを備えることを特徴とする。
これにより、第１および第３単結晶半導体層上に第２および第４単結晶半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液を第１および第３単結晶半導体層に接触させることが可能となり、第２および第４単結晶半導体層を残したまま、第１および第３単結晶半導体層を除去することが可能となるとともに、第２および第４単結晶半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み酸化膜を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４単結晶半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４単結晶半導体層を単結晶半導体基板上に支持することが可能となるとともに、第２単結晶半導体層よりも第４単結晶半導体層の膜厚を厚くすることにより、第４単結晶半導体層を安定して支持することができる。
このため、第２および第４単結晶半導体層の欠陥の発生を低減させつつ、第２および第４単結晶半導体層を埋め込み酸化膜上に配置することが可能となり、ＳＯＩ基板を用いることなく、第２単結晶半導体層の裏面側に低抵抗化されたバックゲート電極を配置することが可能となるとともに、ＳＯＩトランジスタを第２単結晶半導体層に形成することができる。この結果、コストアップを抑制しつつ、ＳＯＩトランジスタのオフ時のリーク電流を減少させることが可能となるとともに、ＳＯＩトランジスタの高耐圧化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記単結晶半導体基板および前記第２および第４単結晶半導体層はＳｉ、前記第１および第３単結晶半導体層はＳｉＧｅであることを特徴とする。
これにより、単結晶半導体基板、第１から第４単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板、第２および第４単結晶半導体層よりも第１および第３単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４単結晶半導体層を第１および第３単結晶半導体層上に形それぞれ形成することが可能となり、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
これにより、単結晶半導体基板、第１から第４単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板、第２および第４単結晶半導体層よりも第１および第３単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４単結晶半導体層を第１および第３単結晶半導体層上に形それぞれ形成することが可能となり、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２単結晶半導体層の膜厚方向の中央よりも深い位置に飛程距離が設定された不純物を前記第２単結晶半導体層にイオン注入する工程を備えることを特徴とする。
これにより、ＳＯＩトランジスタが形成される第４単結晶半導体層に加わるダメージを抑制しつつ、バックゲート電極の低抵抗化を図ることができ、ＳＯＩトランジスタの特性を劣化させることなく、ＳＯＩトランジスタのしきい位置を低電圧で、長距離制御することが可能となる。
これにより、ＳＯＩトランジスタが形成される第４単結晶半導体層に加わるダメージを抑制しつつ、バックゲート電極の低抵抗化を図ることができ、ＳＯＩトランジスタの特性を劣化させることなく、ＳＯＩトランジスタのしきい位置を低電圧で、長距離制御することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には、バックゲート電極を構成する第１単結晶半導体層１３が形成されている。さらに、第１単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には、メサ分離された第２単結晶半導体層１５ａ、１５ｂが積層されている。なお、単結晶半導体基板１１、第１単結晶半導体層１３および第２単結晶半導体層１５ａ、１５ｂの材質としてはＳｉを用いることができる。また、第２単結晶半導体層１５ａ、１５ｂの膜厚は第１単結晶半導体層１３の膜厚よりも厚いことが好ましい。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には、バックゲート電極を構成する第１単結晶半導体層１３が形成されている。さらに、第１単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には、メサ分離された第２単結晶半導体層１５ａ、１５ｂが積層されている。なお、単結晶半導体基板１１、第１単結晶半導体層１３および第２単結晶半導体層１５ａ、１５ｂの材質としてはＳｉを用いることができる。また、第２単結晶半導体層１５ａ、１５ｂの膜厚は第１単結晶半導体層１３の膜厚よりも厚いことが好ましい。
そして、第２単結晶半導体層１５ａ上には、ゲート絶縁膜１６ａを介してゲート電極１７ａが形成され、ゲート電極１７ａの側壁にはサイドウォール１８ａが形成されている。また、第２単結晶半導体層１５ａには、ゲート電極１７ａを挟み込むように配置されたソース層１９ａおよびドレイン層２０ａが形成されている。また、第２単結晶半導体層１５ｂ上には、ゲート絶縁膜１６ｂを介してゲート電極１７ｂが形成され、ゲート電極１７ｂの側壁にはサイドウォール１８ｂが形成されている。また、第２単結晶半導体層１５ｂには、ゲート電極１７ｂを挟み込むように配置されたソース層１９ｂおよびドレイン層２０ｂが形成されている。
これにより、第２単結晶半導体層１５ａ、１５ｂにＳＯＩトランジスタをそれぞれ形成することが可能となるとともに、ＳＯＩトランジスタの裏面側にバックゲート電極を配置することができる。このため、バックゲート電極の配置の自由度を向上させることが可能となり、ゲート電極１７ａ、１７ｂやソース／ドレインコンタクトなどの配置の制約を受けることなく、バックゲート電極を配置することが可能となる。
このため、ＳＯＩトランジスタの設計の自由度を向上させることが可能となるとともに、ＳＯＩトランジスタの閾値電圧をバックゲートバイアスで制御したり、ダブルゲート構造により、サブスレッショルド特性を向上したりすることができる。
また、第２単結晶半導体層１５ａ、１５ｂの裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレイン層２０ａ、２０ｂと埋め込み酸化膜１４との界面に高電圧がかかることを防止することができる。この結果、ドレイン層２０ａ、２０ｂと埋め込み酸化膜との界面に局所的１４に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
また、第２単結晶半導体層１５ａ、１５ｂの裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレイン層２０ａ、２０ｂと埋め込み酸化膜１４との界面に高電圧がかかることを防止することができる。この結果、ドレイン層２０ａ、２０ｂと埋め込み酸化膜との界面に局所的１４に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
さらに、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、ＳＯＩトランジスタの閾値制御や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン層２０ａ、２０ｂ側のチャネル端の電界を緩和することができる。このため、ＳＯＩトランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
また、ＳＯＩトランジスタが形成される第２単結晶半導体層１５ａ、１５ｂよりもバックゲート電極が形成される第１単結晶半導体層１３の膜厚を厚くすることにより、バックゲート電極の低抵抗化を図ることができる。このため、ＳＯＩトランジスタのしきい位置を低電圧で制御することが可能となるとともに、バックゲート電極を大面積化することが可能となり、バックゲート電極に接続されるコンタクトの個数を減らすことを可能として、チップサイズの増大を抑制することができる。
図２（ａ）〜図１２（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１２（ｂ）は、図２（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図２（ｃ）〜図１２（ｃ）は、図２（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図２において、単結晶半導体基板３１上には、単結晶半導体層５１、３３、５２、３５がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層３３の膜厚は単結晶半導体層３５の膜厚よりも厚くすることができる。また、単結晶半導体層５１、５２は、単結晶半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。また、単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、単結晶半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、単結晶半導体基板３１を露出させる場合、単結晶半導体基板３１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板３１をオーバーエッチングして単結晶半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
次に、図４に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、単結晶半導体層３３、３５を単結晶半導体基板３１上で支持する支持体５６を単結晶半導体基板３１上の全面に形成する。なお、支持体５６の材質としてはシリコン酸化膜を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、単結晶半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、単結晶半導体基板３１を露出させる場合、単結晶半導体基板３１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板３１をオーバーエッチングして単結晶半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
次に、図６に示すように、溝３８を介してエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、単結晶半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を単結晶半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と単結晶半導体基板３１との間の絶縁を図ることが可能となる。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を単結晶半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と単結晶半導体基板３１との間の絶縁を図ることが可能となる。
なお、単結晶半導体基板３１、単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、単結晶半導体基板３１および単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。
次に、図７に示すように、単結晶半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに埋め込み酸化膜３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み酸化膜３４を形成する。なお、単結晶半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み酸化膜３２、３４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、単結晶半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み酸化膜３２、３４を形成する場合、溝３８内の単結晶半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み酸化膜３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に埋め込み酸化膜３４を形成することが可能となる。
また、単結晶半導体層３５の膜厚より単結晶半導体層３３の膜厚を厚くすることにより、単結晶半導体層３３、３５下に空洞部５７ａ、５７ｂがそれぞれ形成された場合においても、単結晶半導体層３３、３５を単結晶半導体基板３１上で安定して支持することができ、単結晶半導体層３３、３５および埋め込み酸化膜３２、３４の膜厚を均一化することができる。
次に、図８に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体４５を堆積する。なお、埋め込み絶縁体４５の材質としてはシリコン酸化膜を用いることができる。
次に、図９に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体４５および支持体５６を薄膜化するとともに、酸化防止膜５４および犠牲酸化膜５３を除去することにより、単結晶半導体層３５の表面を露出させる。そして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオン注入ＩＰ１を単結晶半導体層３３内に行うことにより、単結晶半導体層３３内に不純物を導入する。ここで、単結晶半導体層３３内にイオン注入される不純物の飛程距離ＲPは、単結晶半導体層３３の膜厚方向の中央よりも深い位置に設定することが好ましい。
これにより、ＳＯＩトランジスタが形成される単結晶半導体層３５に加わるダメージを抑制しつつ、バックゲート電極として機能する単結晶半導体層３３の低抵抗化を図ることができ、ＳＯＩトランジスタの特性を劣化させることなく、ＳＯＩトランジスタのしきい位置を低電圧で制御することが可能となる。
次に、図１０に示すように、単結晶半導体層３５の表面の熱酸化を行うことにより、単結晶半導体層３５の表面にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された単結晶半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層３５上にゲート電極４２を形成する。
次に、図１１に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオン注入ＩＰ２を単結晶半導体層３５内に行うことにより、ゲート電極６２を挟み込むように配置されたソース層４３ａおよびドレイン層４３ｂを単結晶半導体層３５に形成する。
次に、図１２に示すように、ＣＶＤなどの方法により、ゲート電極４２上に層間絶縁層４４を堆積する。そして、層間絶縁層４４および支持体５６に埋め込まれ、単結晶半導体層３３に接続されたバックゲートコンタクト電極４５ａ、４５ｂを層間絶縁層４４上に形成するとともに、層間絶縁層４４に埋め込まれ、ソース層４３ａおよびドレイン層４３ｂにそれぞれ接続されたソースコンタクト電極４６ａおよびドレインコンタクト電極４６ｂを層間絶縁層４４上に形成する。
これにより、単結晶半導体層３３、３５の欠陥の発生を低減させつつ、単結晶半導体層３３、３５を埋め込み酸化膜３２、３４上に配置することが可能となり、ＳＯＩ基板を用いることなく、単結晶半導体層３５の裏面側に低抵抗化されたバックゲート電極を配置することが可能となるとともに、ＳＯＩトランジスタを単結晶半導体層３３に形成することができる。この結果、コストアップを抑制しつつ、ＳＯＩトランジスタのオフ時のリーク電流を減少させることが可能となるとともに、ＳＯＩトランジスタの高耐圧化を図ることができる。
なお、バックゲートコンタクト電極４５ａ、４５ｂを介してゲート電極４２と単結晶半導体層３５とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極４２とが同電位となるように制御することができ、チャネル領域のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
１１、３１ 単結晶半導体基板、１２、１４、３２、３４ 埋め込み酸化膜、１３ 第１単結晶半導体層、１５ａ、１５ｂ 第２単結晶半導体層 ３３、３５、５１、５２ 単結晶半導体層、１６ａ、１６ｂ、４１ ゲート絶縁膜、１７ａ、１７ｂ、４２ ゲート電極、１８ａ、１８ｂ サイドウォール、１９ａ、１９ｂ、４３ａ ソース層、２０ａ、２０ｂ、４３ｂ ドレイン層、３６、３７、３８ 溝、３９ 酸化膜、４４ 層間絶縁層、４５ 埋め込み絶縁体、４５ａ、４５ｂ バックゲートコンタクト電極、４６ａ ソースコンタクト電極、４６ｂ ドレインコンタクト電極、５３ 犠牲酸化膜、５４ 酸化防止膜、５６ 支持体、５７ａ、５７ｂ 空洞部
Claims (3)
- 単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、
前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第
１単結晶半導体層上に成膜する工程と、
前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導
体層上に成膜する工程と、
前記第２単結晶半導体層と同一の組成を持ち、前記第２単結晶半導体層よりも膜厚の薄
い第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、
前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝
を形成する工程と、
前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を前記
第１溝内に形成する工程と、
前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第
２および第４単結晶半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることによ
り、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形
成する工程と、
前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記
第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、
前記第４単結晶半導体層の熱酸化を行うことにより、前記第４単結晶半導体層上にゲー
ト絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第４単結晶半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に
それぞれ配置されたソース／ドレイン層を前記第４単結晶半導体層に形成する工程とを備
えることを特徴とする半導体装置の製造方法。 - 前記単結晶半導体基板および前記第２および第４単結晶半導体層はＳｉ、前記第１およ
び第３単結晶半導体層はＳｉＧｅであることを特徴とする請求項２記載の半導体装置の製
造方法。 - 前記第２単結晶半導体層の膜厚方向の中央よりも深い位置に飛程距離が設定された不純
物を前記第２単結晶半導体層にイオン注入する工程を備えることを特徴とする請求項１ま
たは２記載の半導体装置の製造方法。
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