JPH1041512A

JPH1041512A - 半導体装置

Info

Publication number: JPH1041512A
Application number: JP8193225A
Authority: JP
Inventors: Kunihiro Onoda; 邦広小野田; Jun Sakakibara; 純榊原; Keimei Himi; 啓明氷見
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-07-23
Filing date: 1996-07-23
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】新規な構成にて配線の抵抗成分による電圧降下
に起因する動作速度の低下を抑制することができる半導
体装置を提供する。【解決手段】シリコン基板５上にシリコン酸化膜７を介
して単結晶シリコン層８，９，１０が形成され、単結晶
シリコン層８，９，１０にてＭＯＳＦＥＴ１３，１４，
１５が構成され、少なくともＭＯＳＦＥＴのチャネル領
域に対向する位置に他の部分から電気的に絶縁された不
純物ドープトポリシリコン層（バックゲート電極）１６
が配置されている。各ＭＯＳＦＥＴは電源配線の長さに
応じて５つの領域ａ〜ｃに区画され、シリコン酸化膜７
の膜厚ｔ１，ｔ２，ｔ３を異ならせることにより、配線
が長い領域でのＭＯＳＦＥＴほどしきい値電圧が低くな
っている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、基板に形成され
た複数のＭＯＳＦＥＴに対し電源配線により電源電圧が
供給される半導体装置に関し、特に、ゲートアレイ方式
による大面積の回路で構成される携帯機器用等のＤＳ
Ｐ、ＣＰＵ等の半導体装置に有効な技術である。

【０００２】

【従来の技術】情報通信機器用ＩＣにおいては、高速・
低消費電力動作が必須の技術であり、絶縁膜上のシリコ
ン薄膜にＭＯＳＦＥＴを形成した薄膜ＳＯＩＭＯＳＦＥ
Ｔはエッチングにより素子領域を完全に分離可能であ
り、また、下地絶縁膜による短チャネル効果の抑制、ソ
ース／ドレインの接合容量の低減、垂直方向の電界緩和
による移動度の向上等の効果によりこの用途に最適なデ
バイスである。特にＳＯＩ構造の基板としてウエハ直接
接合を用いた貼り合わせ基板は酸素イオン注入を用いた
ＳＩＭＯＸ（Ｓeparation by Ｉmplanted Ｏxygen ）
に比較してシリコン層の結晶性が優れていることから上
記特性においても優れた特性を示すため、情報通信機器
用ＩＣにより適した基板である。貼り合わせ基板にはＳ
ＯＩ膜厚のばらつきが大きく、この基板上に形成したＭ
ＯＳＦＥＴはしきい値電圧のばらつきが大きいという問
題点があったが、絶縁膜中に少なくともＭＯＳＦＥＴの
チャネル領域に対向する領域に第２のゲート電極（バッ
クゲート電極）を設け、ここに電圧を印加する、もしく
は電荷を注入しこれを保持することにより対向するＭＯ
ＳＦＥＴのしきい値電圧を調整することが可能となって
いる（特開平２−２９４０７６号公報、特開平６−２２
４４３３号公報等）。

【０００３】又、高度な処理性能が要求されるに伴い回
路規模が大きくなるが、一方で激化する市場競争の要求
から短納期を実現するゲートアレイ方式が有効である。
ゲートアレイを用いた大規模の集積回路においてはチッ
プ面積が増大するため、各素子に電源電圧を供給する電
源配線の長さが増大する。例えば、ｌｃｍ□のチップに
おいて、電源端子からの配線長が５ｍｍ程度の長さとな
るチップ内のある領域の素子に電源電圧を供給する際、
配線材料としてρ_s＝６０ｍΩ／□のＡｌ（アルミ）を
用い、配線幅＝１０μｍとした場合、配線抵抗は３００
ｍΩとなるため、この素子の動作時の消費電流が２０ｍ
Ａとすると、０．６Ｖの電圧降下が生じる。即ち、配線
の抵抗成分による電圧降下のため同一のチップ内におい
てもチップ中央付近の素子は実効的には低電源電圧下で
の駆動となる。インバータの遅延時間ＴはＴ∝１／（Ｖ
_DD−Ｖ_th）²で表され、しきい値電圧Ｖ_thが一定の場合
には電源電圧Ｖ_DDの低下に伴い遅延時間Ｔが増大するた
め、回路としての動作速度はこの領域での遅延時間が律
速となり、回路全体の正味の動作速度が遅くなる。

【０００４】そこで、動作速度の低下を防ぐためには、
電圧降下を抑制する手法が有効である。そのために、回
路全体を十分に幅が広く抵抗成分が無視できる配線で囲
み、各ＭＯＳＦＥＴに電源電圧を供給する通常の配線
（支線）はその太い配線を幹線として１層もしくは２層
の配線を用いて回路全体をそれぞれ適当な間隔でそれぞ
れ縞状もしくは網目状に配置し、回路を構成する各ＭＯ
ＳＦＥＴは最寄りの支線と接続して実質的な配線距離を
最小限に抑えることによって電圧降下を抑えることがで
きる。又、回路内部にも太い配線を配置し、これも幹線
として使用することによってさらに電圧降下を抑えるこ
とが可能である。

【０００５】

【発明が解決しようとする課題】しかしながら、電圧降
下を抑えるべく１層配線による縞状の電源配線を用いた
場合には、その電源配線の延設方向に平行な方向にしか
電圧降下の抑制ができない。又、２層配線による網目状
の電源配線を用いた場合は、１層配線の場合よりは良好
であるもののチップ中央付近で電圧降下の抑制の効果が
やはり小さく、さらに電源配線が密に交差するため回路
レイアウトの自由度が小さくなる。さらに、回路内部に
も太い電源配線（幹線）を配置する場合には電圧降下抑
制の効果は大きいが、電源配線の領域はＭＯＳＦＥＴを
形成することができないため、回路レイアウトの自由度
が小さくなる。このように回路レイアウトの自由度が小
さいと、例えばゲートアレイにおいてはゲートの使用効
率が小さくなり、マスタスライスとしてより多数のＭＯ
ＳＦＥＴを準備する必要があるためチップ面積が増大す
るという問題がある。

【０００６】そこで、この発明の目的は、新規な構成に
て配線の抵抗成分による電圧降下に起因する動作速度の
低下を抑制することができる半導体装置を提供すること
にある。

【０００７】

【課題を解決するための手段】請求項１に記載の発明
は、ＳＯＩ構造が採用されるとともにバックゲート電極
が配置された半導体装置において、各ＭＯＳＦＥＴを電
源配線の長さに応じて複数の領域に区画し、ＭＯＳＦＥ
Ｔのチャネル領域とバックゲート電極との間の絶縁膜の
厚さを領域毎に異ならせて、配線が長い領域でのＭＯＳ
ＦＥＴほどしきい値電圧を低くしたことを特徴としてい
る。よって、電源配線が長い領域でのＭＯＳＦＥＴほど
実効的な電源電圧の降下を招くが、しきい値電圧が低く
なっているので、電源電圧の降下に伴う動作速度の低下
が防止される。このように、配線の抵抗成分による電圧
降下に起因する動作速度の低下を抑制することができ
る。

【０００８】請求項２に記載の発明は、ＳＯＩ構造が採
用されるとともにバックゲート電極が配置された半導体
装置において、各ＭＯＳＦＥＴを前記電源配線の長さに
応じて複数の領域に区画し、領域毎にバックゲート電極
を独立に設けるとともにバックゲート電極への印加電圧
または注入電荷量を領域毎に異ならせて、配線が長い領
域でのＭＯＳＦＥＴほどしきい値電圧を低くしたことを
特徴としている。よって、電源配線が長い領域でのＭＯ
ＳＦＥＴほど実効的な電源電圧の降下を招くが、しきい
値電圧が低くなっているので、電源電圧の降下に伴う動
作速度の低下が防止される。このように、配線の抵抗成
分による電圧降下に起因する動作速度の低下を抑制する
ことができる。

【０００９】請求項３に記載の発明は、各ＭＯＳＦＥＴ
を電源配線の長さに応じて複数の領域に区画し、ＭＯＳ
ＦＥＴにおけるチャネル領域の不純物濃度または不純物
の種類を領域毎に異ならせて、配線が長い領域でのＭＯ
ＳＦＥＴほどしきい値電圧を低くしたことを特徴として
いる。よって、電源配線が長い領域でのＭＯＳＦＥＴほ
ど実効的な電源電圧の降下を招くが、しきい値電圧が低
くなっているので、電源電圧の降下に伴う動作速度の低
下が防止される。このように、配線の抵抗成分による電
圧降下に起因する動作速度の低下を抑制することができ
る。

【００１０】

【発明の実施の形態】

（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。

【００１１】図１にはチップ（半導体基板）１の平面図
を示す。チップ１は縦横の寸法がｌｃｍ×ｌｃｍ程度で
あり、本実施の形態の半導体装置は比較的大きなチップ
面積を有するＣＭＯＳゲートアレイを構成している。

【００１２】チップ１における周辺部には四角環状の電
源配線２が配置され、この電源配線２はチップ１の周辺
部に配置した電源パッド３（電源端子）と接続されてい
る。又、電源配線２は抵抗成分が無視できるほど十分に
幅が広く、幹線となっている。電源配線２に囲まれた回
路形成領域において、電源配線（幹線）２よりも幅が狭
い電源配線（支線）４が平行に、かつ等間隔に複数延設
され、これら支線４は幹線２と接続されている。つま
り、配線４が縞状に配置されている。ここで、各ＭＯＳ
ＦＥＴの稼働率が等しく支線に流れる電流量が等しいと
した場合、図１に示すように、支線４の電位勾配（実効
的電源電圧）は中央部が最も低く、両端で高くその間は
直線的な勾配となる。

【００１３】個々のＭＯＳＦＥＴは最寄りの電源配線
（支線）４から電源電圧Ｖ_DDが供給されるようになって
いる。即ち、回路を構成する各ＭＯＳＦＥＴのソース
（あるいはドレイン）に印加される電圧はこの配線２，
４によって供給される。この電源配線（支線）４は本数
が多く間隔が各ＭＯＳＦＥＴ間の距離程度まで狭いほど
電圧降下は小さい。

【００１４】尚、支線４は図１において横方向に配置し
たが、縦方向に縞状に配置してもよい。ここで電源配線
の抵抗成分による電圧降下について述べると、電源パッ
ド３（電源端子）からの配線長が５ｍｍで、配線材料と
してρ_s＝６０ｍΩ／□のＡｌ（アルミ）を用い、配線
幅＝１０μｍとした場合、配線抵抗は３００ｍΩとな
る。そのため、素子の動作時の消費電流が２０ｍＡとす
ると、０．６Ｖの電圧降下が生じる。このとき、電源電
圧Ｖ_DDが３Ｖとすると、図１に示すように、回路端の素
子は電源電圧３Ｖ、中央部の素子は電源電圧２．４Ｖで
ある。この際、各ＭＯＳＦＥＴが電源配線の長さに応じ
て５つの領域ａ〜ｅに区画されている。つまり、回路が
支線４の延設方向に５等分され各領域ａ，ｂ，ｃ，ｄ，
ｅに分割されている（図中では、左から順にａ，ｂ，
ｃ，ｄ，ｅ領域）。領域ａ，ｂ，ｃ，ｄ，ｅでの実効的
な電源電圧は平均的には２．９Ｖ，２．７Ｖ，２．５
Ｖ，２．７Ｖ，２．９Ｖであり、各領域の電位差は０．
２Ｖとなる。

【００１５】図１のＡ部における縦断面図を、図２に示
す。図２において、単結晶シリコン基板５の上には貼合
用ポリシリコン膜６を介して絶縁体層としてのシリコン
酸化膜７が形成されている。このシリコン酸化膜７の表
面に、単結晶半導体層としての薄膜の単結晶シリコン層
（以下、薄膜ＳＯＩ層という）８，９，１０が形成され
ている。このように本実施の形態では半導体基板として
ＳＯＩ基板３０を用いている。

【００１６】各薄膜ＳＯＩ層８〜１０にはゲート酸化膜
１１を介してポリシリコンゲート電極１２が配置されて
いる。又、ポリシリコンゲート電極１２の下方における
薄膜ＳＯＩ層８〜１０にはチャネル領域（不純物拡散領
域）が形成されるとともに、ポリシリコンゲート電極１
２を挟む領域にはソース・ドレイン領域となる不純物拡
散領域が形成されている。このように、薄膜ＳＯＩ層８
〜１０を用いてＭＯＳＦＥＴ１３，１４，１５が形成さ
れている。各ＭＯＳＦＥＴ１３〜１５はチャネル領域の
最大空乏層幅よりもＳＯＩ層８〜１０の厚さが薄くチャ
ネル形成時にＳＯＩ層８〜１０が完全に空乏化するよう
になっている。

【００１７】尚、図２ではＭＯＳＦＥＴ１３，１４，１
５しか示さなかったが、ＳＯＩ基板３０には各ＦＥＴ１
３，１４，１５とは異なるチャネル型のＭＯＳＦＥＴが
それぞれ形成されており、それぞれＣ−ＭＯＳ回路を構
成している。

【００１８】又、ポリシリコン膜６の配置領域における
表層部には、バックゲート電極１６が埋設されている。
このバックゲート電極１６は不純物がドープされた不純
物ドープトポリシリコン層が用いられ、不純物ドープト
ポリシリコン層にて電荷蓄積用導電体層が構成されてい
る。バックゲート電極（電荷蓄積用不純物ドープトポリ
シリコン層）１６の表面は、シリコン酸化膜１７にて覆
われている。バックゲート電極１６はＭＯＳＦＥＴを構
成する各薄膜ＳＯＩ層８〜１０の下方において延設され
ている。

【００１９】このように、ＭＯＳＦＥＴ１３〜１５のチ
ャネル領域に対向する位置に他の部分から電気的に絶縁
されたバックゲート電極１６が配置されている。領域
ａ，ｅ（図１参照）におけるＭＯＳＦＥＴ１５（薄膜Ｓ
ＯＩ層１０）の下のシリコン酸化膜７は、その膜厚がｔ
１となっている。又、領域ｂ，ｄにおけるＭＯＳＦＥＴ
１４（薄膜ＳＯＩ層９）の下のシリコン酸化膜７は、そ
の膜厚がｔ２（＜ｔ１）となっている。さらに、領域ｃ
におけるＭＯＳＦＥＴ１３（薄膜ＳＯＩ層８）の下のシ
リコン酸化膜７は、その膜厚がｔ３（＜ｔ２）となって
いる。つまり、電源配線（幹線）２に遠いＭＯＳＦＥＴ
ほどシリコン酸化膜７の膜厚は薄くなっており、しきい
値電圧が低くなっている。具体的には、ｔ１は約２５０
ｎｍ、ｔ２は約１５０ｎｍ、ｔ３は約５０ｎｍである。

【００２０】又、シリコン酸化膜７の表面に、薄膜の単
結晶シリコン層（薄膜ＳＯＩ層）１８が形成されてい
る。薄膜ＳＯＩ層１８の上面には酸化膜１９を介して不
純物ドープトポリシリコン膜２０が配置されている。

【００２１】薄膜ＳＯＩ層８〜１０，１８の上を含めた
シリコン酸化膜７の上には、層間絶縁膜としてのシリコ
ン酸化膜２１が配置されている。バックゲート電極１６
は、アルミ２２、薄膜ＳＯＩ層１８、トンネル酸化膜１
９、不純物ドープトポリシリコン膜２０を介してアルミ
よりなる電荷注入線（電荷注入端子）２３と接続されて
いる。この電荷注入線２３にてバックゲート電極（電荷
蓄積用不純物ドープトポリシリコン層）１６に所定量の
電荷が注入されている。

【００２２】又、各ＭＯＳＦＥＴ１３，１４，１５のソ
ース・ドレイン領域には金属配線２８が延設されてい
る。そして、図１の領域ａ，ｂ，ｃ，ｄ，ｅにおけるＭ
ＯＳＦＥＴ１３，１４，１５のソース（あるいはドレイ
ン）は、電源配線（支線）４と接続されている。尚、Ｍ
ＯＳＦＥＴ１３，１４，１５の他の端子（ドレイン（あ
るいはソース））は、アースされる。

【００２３】又、ＳＯＩ基板３０（シリコン酸化膜２
１）の表面は、表面保護膜としてのＢＰＳＧ膜２４で覆
われている。ただし、電荷注入線２３の一部領域は電荷
注入用窓として露出している。

【００２４】次に、この装置の製造方法を、図３〜図１
４を用いて説明する。まず、図３に示すように、高抵抗
単結晶シリコン基板２５を用意し、後でＳＯＩ層となる
部分に膜厚１００ｎｍ程度の酸化膜２６を形成し、これ
をマスクとしてシリコン基板２５を例えば反応性イオン
エッチング法によって深さ約１５０ｎｍ程度エッチング
する。

【００２５】そして、マスクとした酸化膜２６を除去し
た後、図４に示すように、熱酸化法あるいはＣＶＤ法に
よってシリコン基板２５の表面に例えば厚さ約４００ｎ
ｍの酸化膜（Ｓｉ０₂）７を形成する。この酸化膜７の
最も薄い場所での膜厚は図２のｔ１に相当する。

【００２６】尚、酸化膜７を形成する前に図３に示す工
程のエッチングによるシリコン基板２５のダメージ除去
する処理を行ってもよい。引き続き、図５に示すよう
に、酸化膜７の所望の領域を残し例えば約１００ｎｍ程
度エッチングする。この酸化膜７をエッチングした箇所
において最も薄い場所での膜厚は図２のｔ２に相当す
る。

【００２７】さらに、図６に示すように、酸化膜７の所
望の領域を残して再び例えば約１００ｎｍ程度エッチン
グする。この酸化膜７をエッチングした箇所において最
も薄い場所での膜厚は図２のｔ３に相当する。

【００２８】そして、図７に示すように、酸化膜７上に
ポリシリコン膜１６を例えば減圧ＣＶＤ法によって膜厚
２０ｎｍ程度堆積し、さらにこのポリシリコン膜１６に
例えば熱拡散法によりｎ型不純物であるリンを導入して
不純物ドープトポリシリコン膜（バックゲート電極）１
６とする。

【００２９】さらに、不純物ドープトポリシリコン膜１
６に対し所望の領域をエッチングした後、図８に示すよ
うに、ポリシリコン膜１６の表面に熱酸化法あるいはＣ
ＶＤ法により例えば膜厚２００ｎｍ程度の酸化膜１７を
形成する。

【００３０】引き続き、図９に示すように、酸化膜７，
１７上に第１層目のポリシリコン膜を例えば減圧ＣＶＤ
法で膜厚３０ｎｍ程度堆積し、さらにこのポリシリコン
膜の上に第２層目のポリシリコン膜に例えばＣＶＤ法で
膜厚５μｍ程度堆積してポリシリコン膜６とする。

【００３１】その後、図１０に示すように、ポリシリコ
ン膜６の表面を鏡面研磨して平坦化する。そして、図１
１に示すように、鏡面研磨したシリコン基板５を用意
し、その鏡面と高抵抗シリコン基板２５の平坦化したポ
リシリコン鏡面とを直接接合法によって貼り合わせ、２
枚の基板を一体化した基板を形成する。

【００３２】さらに、基板２５側を選択研磨し、図１２
に示すように、ＳＯＩ層になる部分以外の領域の酸化膜
７を表面に露出させる。これにより膜厚１５０ｎｍ程度
のＳＯＩ層８，９，１０，１８が形成され、基板内には
フローティング状態のｎ⁺ポリシリコン層１６が形成さ
れる。

【００３３】その後、図１３に示すように、ＳＯＩ層
８，９，１０，１８の上に例えば膜厚１０ｎｍ程度の酸
化膜１１，１９と不純物ドープトポリシリコン層１２，
２０を形成し、更に図１４に示すようにＳＯＩ層１８の
一部にポリシリコン層１６に達する貫通孔２７を例えば
反応性イオンエッチング法により形成する。

【００３４】最後に、図２に示すように、ＭＯＳＦＥＴ
のソース・ドレイン領域、層間絶縁膜２１、金属配線２
２，２３，２８、ＢＰＳＧ膜２４を通常のＭＯＳ−ＩＣ
プロセスと同様に随時形成する。このようにして半導体
装置は完成する。

【００３５】以上説明したように、本製造方法によれば
製造工程の増加は、図５と図６に示した酸化膜エッチン
グの２工程のみである。次に、図２に示す半導体装置の
作用・効果を説明する。

【００３６】一般的に、薄膜ＳＯＩＭＯＳＦＥＴにおい
てはＳＯＩ層の少なくともチャネル領域に対向する領域
にシリコン酸化膜（絶縁膜）７を介して不純物ドープト
ポリシリコン層（バックゲート電極）１６を配置し、そ
の不純物ドープトポリシリコン層１６に電荷を注入する
ことによってしきい値電圧の制御が可能である（電圧を
印加することでも可能）。この、しきい値制御用のバッ
クゲート電極１６を備えた薄膜ＳＯＩＭＯＳＦＥＴにお
いて、ＭＯＳＦＥＴを構成するＳＯＩ層８，９，１０と
バックゲート電極１６との間の距離によってバックゲー
ト電極１６に注入された電荷に対するＭＯＳＦＥＴに及
ぼす影響が異なる。これを利用してシリコン酸化膜７の
膜厚（距離）ｔ１，ｔ２，ｔ３を異ならせることにより
しきい値電圧を各領域毎に異ならせている。即ち、ＭＯ
ＳＦＥＴを形成するＳＯＩ層とバックゲート間の距離を
各領域毎に変えることによって各領域のしきい値電圧を
配線距離が長くなるほど０．２Ｖずつ低くしている。

【００３７】つまり、図２に示すように、シリコン酸化
膜（絶縁膜）７の形状を階段状とすることにより各領域
毎にＳＯＩ層とバックゲート間の距離ｔ１，ｔ２，ｔ３
を変えてａ，ｅ領域、ｂ，ｄ領域、ｃ領域のしきい値電
圧を任意な値に設定している。

【００３８】例えば、電源電圧Ｖ_DDとしきい値電圧Ｖ_th
の差を２Ｖと設定したい場合には、各領域のしきい値電
圧をそれぞれ０．９Ｖ、０．７Ｖ、０．５Ｖ、０．７
Ｖ、０．９Ｖとすると、各領域における電源電圧Ｖ_DDと
しきい値電圧Ｖ_thの差の設定値とのズレは最大でも±
０．１Ｖと小さく、しかも等しくすることが可能となる
ため、実効的な電源電圧の低下による動作速度の低下を
抑制することが可能となる。このとき、領域の分割数は
多いほど各領域内の電源電圧Ｖ_DDとしきい値電圧Ｖ _thの
差の設定値とのズレが小さくなり、動作速度の低下抑制
の効果は大きくなる。

【００３９】このように、回路全体の動作速度を低下さ
せないために、配線の抵抗による電圧降下によって実効
的な電源電圧Ｖ_DDが低下した領域においてもその領域の
電圧降下分に対応した量だけしきい値電圧Ｖ_thを低く設
定しており、この手法は簡便なものである。

【００４０】このように本実施の形態は、下記の特徴を
有する。（イ）ＳＯＩ構造が採用されるとともに不純物ドープト
ポリシリコン層（バックゲート電極）１６が配置された
半導体装置において、各ＭＯＳＦＥＴ１３，１４，１５
を電源配線の長さに応じて複数の領域ａ〜ｅに区画し、
配線が長い領域でのＭＯＳＦＥＴほどしきい値電圧を低
くした。つまり、ＭＯＳＦＥＴ１３，１４，１５のチャ
ネル領域と不純物ドープトポリシリコン層（バックゲー
ト電極）１６との間のシリコン酸化膜（絶縁膜）７の厚
さｔ１，ｔ２，ｔ３を領域毎に異ならせることにより、
領域毎のＭＯＳＦＥＴ１３，１４，１５のしきい値電圧
を異ならせた。

【００４１】よって、電源配線が長い領域でのＭＯＳＦ
ＥＴほど実効的な電源電圧の降下を招くが、しきい値電
圧が低くなっているので、電源電圧の降下に伴う動作速
度の低下が防止される。つまり、配線の抵抗による電圧
降下によって実効的な電源電圧が低下した領域において
もその領域の電圧降下分に対応した量だけしきい値電圧
を低く設定して回路全体の動作速度を低下させない。こ
のように、配線の抵抗成分による電圧降下に起因する動
作速度の低下の抑制を回路レイアウト的に大きな不利益
を発生せずに達成することができることとなる。又、比
較的簡便な方法によってその構造が実現できる。

【００４２】尚、支線となる配線（電源配線）４は２層
の金属配線を用いて網目状にしてもよく、このとき、分
割した領域の形状は正方形となる。さらに、回路内の個
々のゲートの駆動率とゲート使用率を考慮し、正確なシ
ミュレーション等から回路内の各ＭＯＳＦＥＴの電圧降
下量を求め、それに対応した領域に分割する方が前述の
動作速度の低下抑制の効果は大きくなることは言うまで
もない。（第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。

【００４３】図１５には、図２に代わるチップ１の断面
図を示す。本形態では、分割した領域毎にバックゲート
電極を独立した電極４０，４１，４２としている。この
とき、各バックゲート電極毎に電荷注入（又は電圧印
加）を行い、各領域毎に注入電荷量（又は印加電圧）を
制御することにより領域毎に所望のしきい値電圧を得て
いる。

【００４４】このように本形態においては、バックゲー
ト電極４０，４１，４２を領域毎に独立に設け、バック
ゲート電極４０，４１，４２への注入電荷量または印加
電圧を領域毎に異ならせることにより、領域毎のＭＯＳ
ＦＥＴのしきい値電圧を異ならせることができる。

【００４５】尚、第２の実施の形態は、第１の実施の形
態に比べ、バックゲート電極毎に電圧印加又は電荷注入
用の端子が必要となるが、バックゲート電極とＳＯＩ層
間の距離は一定（図２のｔ１＝ｔ２＝ｔ３）でよいた
め、製造工程は簡略となる。（第３の実施の形態）次に、この発明の第３の実施の形
態を、第１の実施の形態との相違点を中心に説明する。

【００４６】図１６には、図２に代わるチップ１の断面
図を示す。本形態では、分割した領域毎にしきい値電圧
を決定するチャネル領域の不純物濃度（又はイオン種）
を変えることによって、領域毎に所望のしきい値電圧を
得ている。つまり、図３に示す単結晶シリコン基板２５
における各領域となる箇所毎に不純物濃度（又はイオン
種）を変え、チャネル領域の不純物濃度（又はイオン
種）を異ならせる。具体的には、配線が長い領域ほどチ
ャネル領域の不純物濃度を濃くする。

【００４７】このように本形態においては、各ＭＯＳＦ
ＥＴを電源配線の長さに応じて複数の領域ａ〜ｅに区画
し、ＭＯＳＦＥＴ１３，１４，１５におけるチャネル領
域の不純物濃度または不純物の種類を領域毎に異ならせ
て、配線が長い領域でのＭＯＳＦＥＴほどしきい値電圧
を低くすることができる。

【００４８】ここで、前記第１の実施の形態と第３の実
施の形態とを比較した場合、イオン注入量を領域毎に打
ち分ける第３の実施の形態を用いた場合には、４工程の
増加があるのに対し、第１の実施の形態では２工程増え
るだけであるのでこの観点からみれば第１の実施の形態
の方が簡便な手法であるといえる。

【００４９】この第３の実施の形態に関する手法（チャ
ネル領域の不純物濃度または不純物の種類を異ならせる
手法）は、薄膜ＳＯＩ構造を用いずバックゲート電極も
無い半導体装置においても有用な技術である。

【００５０】これまでの説明においては、Ｃ−ＭＯＳ構
造を用いた場合について述べたが、Ｃ−ＭＯＳ構造では
なく単独のＭＯＳＦＥＴを基板内に複数形成した半導体
装置に適用できる。

【００５１】又、これまでの説明においては、各ＭＯＳ
ＦＥＴを電源配線の長さに応じて複数の領域に区画する
際に、各領域には１つのＣ−ＭＯＳが配置されていた
が、各領域のＭＯＳＦＥＴの数は適宜の数とすることが
できる。

【図面の簡単な説明】

【図１】第１の実施の形態におけるウェハの平面図。

【図２】図１のＡ部における縦断面図。

【図３】半導体装置の製造工程を説明するための断面
図。

【図４】半導体装置の製造工程を説明するための断面
図。

【図５】半導体装置の製造工程を説明するための断面
図。

【図６】半導体装置の製造工程を説明するための断面
図。

【図７】半導体装置の製造工程を説明するための断面
図。

【図８】半導体装置の製造工程を説明するための断面
図。

【図９】半導体装置の製造工程を説明するための断面
図。

【図１０】半導体装置の製造工程を説明するための断面
図。

【図１１】半導体装置の製造工程を説明するための断面
図。

【図１２】半導体装置の製造工程を説明するための断面
図。

【図１３】半導体装置の製造工程を説明するための断面
図。

【図１４】半導体装置の製造工程を説明するための断面
図。

【図１５】第２の実施の形態における半導体装置の断面
図。

【図１６】第３の実施の形態における半導体装置の断面
図。

【符号の説明】

４…電源配線、７…絶縁体層としてのシリコン酸化膜、
８，９，１０…単結晶半導体層としての薄膜ＳＯＩ層、
１３，１４，１５…ＭＯＳＦＥＴ、１６…バックゲート
電極、３０…半導体基板としてのＳＯＩ基板、４０，４
１，４２…バックゲート電極。

Claims

【特許請求の範囲】

【請求項１】ＳＯＩ基板に複数のＭＯＳＦＥＴが形成
されるとともに、ＭＯＳＦＥＴの少なくともチャネル領
域に対向する位置にバックゲート電極が配置され、さら
に、前記ＳＯＩ基板上に延設された電源配線により前記
各ＭＯＳＦＥＴに電源電圧が供給される半導体装置にお
いて、前記各ＭＯＳＦＥＴを前記電源配線の長さに応じて複数
の領域に区画し、前記ＭＯＳＦＥＴのチャネル領域とバ
ックゲート電極との間の絶縁膜の厚さを領域毎に異なら
せて、配線が長い領域でのＭＯＳＦＥＴほどしきい値電
圧を低くしたことを特徴とする半導体装置。
【請求項２】ＳＯＩ基板に複数のＭＯＳＦＥＴが形成
されるとともに、ＭＯＳＦＥＴの少なくともチャネル領
域に対向する位置にバックゲート電極が配置され、さら
に、前記ＳＯＩ基板上に延設された電源配線により前記
各ＭＯＳＦＥＴに電源電圧が供給される半導体装置にお
いて、前記各ＭＯＳＦＥＴを前記電源配線の長さに応じて複数
の領域に区画し、領域毎に前記バックゲート電極を独立
に設けるとともにバックゲート電極への印加電圧または
注入電荷量を領域毎に異ならせて、配線が長い領域での
ＭＯＳＦＥＴほどしきい値電圧を低くしたことを特徴と
する半導体装置。
【請求項３】半導体基板に複数のＭＯＳＦＥＴが形成
され、前記半導体基板上に延設された電源配線により前
記各ＭＯＳＦＥＴに電源電圧が供給される半導体装置に
おいて、前記各ＭＯＳＦＥＴを前記電源配線の長さに応じて複数
の領域に区画し、ＭＯＳＦＥＴにおけるチャネル領域の
不純物濃度または不純物の種類を領域毎に異ならせて、
配線が長い領域でのＭＯＳＦＥＴほどしきい値電圧を低
くしたことを特徴とする半導体装置。