JP3534084B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/664—Inverted VDMOS transistors, i.e. source-down VDMOS transistors
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
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- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型の半
導体装置に関するもので、特にパワーＭＯＳトランジス
タ、ＩＧＢＴ、及びサイリスタに用いて好適である。
導体装置に関するもので、特にパワーＭＯＳトランジス
タ、ＩＧＢＴ、及びサイリスタに用いて好適である。
【０００２】
【従来の技術】絶縁ゲート型の半導体装置における低オ
ン抵抗化を実現するべく、本発明者らは先に、特願２０
００−２３７３４６号に示す半導体装置（３次元パワー
ＭＯＳＦＥＴ）を提案している。この半導体装置の模式
的な断面斜視図を図１４に示す。この図に示すように、
半導体装置は、ｎ+型ドレイン領域を構成する半導体基
板Ｊ１の深さ方向にゲート電極Ｊ２、ｎ+型ソース領域
Ｊ３、ｐ型ベース領域Ｊ４、ｎ-型ドリフト領域Ｊ５を
延設することで、半導体基板Ｊ１の深さ方向がチャネル
幅方向となるようにしている。
ン抵抗化を実現するべく、本発明者らは先に、特願２０
００−２３７３４６号に示す半導体装置（３次元パワー
ＭＯＳＦＥＴ）を提案している。この半導体装置の模式
的な断面斜視図を図１４に示す。この図に示すように、
半導体装置は、ｎ+型ドレイン領域を構成する半導体基
板Ｊ１の深さ方向にゲート電極Ｊ２、ｎ+型ソース領域
Ｊ３、ｐ型ベース領域Ｊ４、ｎ-型ドリフト領域Ｊ５を
延設することで、半導体基板Ｊ１の深さ方向がチャネル
幅方向となるようにしている。
【０００３】このような構成の半導体装置は、特に、中
〜低耐圧領域において低オン抵抗化を狙っており、この
ような構成の半導体装置における規格化オン抵抗と耐圧
の関係を調べると、例えば、図１５に示すような特性を
示す。この特性は、半導体装置におけるゲート電極Ｊ２
を深さ３０μｍとした場合のものであり、このような条
件によれば、耐圧３００Ｖ以下の領域で縦型ＤＭＯＳの
規格化オン抵抗の理論限界を下回ることが可能となる。
〜低耐圧領域において低オン抵抗化を狙っており、この
ような構成の半導体装置における規格化オン抵抗と耐圧
の関係を調べると、例えば、図１５に示すような特性を
示す。この特性は、半導体装置におけるゲート電極Ｊ２
を深さ３０μｍとした場合のものであり、このような条
件によれば、耐圧３００Ｖ以下の領域で縦型ＤＭＯＳの
規格化オン抵抗の理論限界を下回ることが可能となる。
【０００４】
【発明が解決しようとする課題】上記のような構成の半
導体装置は、図１６に示される製造工程を用いて製造さ
れる。まず、図１６（ａ）に示すように、ｎ+型ドレイ
ン領域を構成する半導体基板Ｊ１の上にシリコン酸化膜
Ｊ６を形成したのち、フォトリソグラフィ工程によりシ
リコン酸化膜Ｊ６をパターニングする。次いで、図１６
（ｂ）に示すように、シリコン酸化膜Ｊ６をマスクとし
たエッチングを施し、半導体基板Ｊ１にトレンチＪ７を
形成する。さらに、図１６（ｃ）、（ｄ）に示すよう
に、トレンチＪ７内にｎ-型ドリフト領域Ｊ５、ｐ型ベ
ース領域Ｊ４、ｎ+型ソース領域Ｊ３を順にエピタキシ
ャル成長させたのち、図１６（ｅ）に示すように、これ
ら各層の表面を平坦化する。この後の工程は図示しない
が、ゲート絶縁膜形成工程、ゲート電極形成工程等を経
て半導体装置が製造される。
導体装置は、図１６に示される製造工程を用いて製造さ
れる。まず、図１６（ａ）に示すように、ｎ+型ドレイ
ン領域を構成する半導体基板Ｊ１の上にシリコン酸化膜
Ｊ６を形成したのち、フォトリソグラフィ工程によりシ
リコン酸化膜Ｊ６をパターニングする。次いで、図１６
（ｂ）に示すように、シリコン酸化膜Ｊ６をマスクとし
たエッチングを施し、半導体基板Ｊ１にトレンチＪ７を
形成する。さらに、図１６（ｃ）、（ｄ）に示すよう
に、トレンチＪ７内にｎ-型ドリフト領域Ｊ５、ｐ型ベ
ース領域Ｊ４、ｎ+型ソース領域Ｊ３を順にエピタキシ
ャル成長させたのち、図１６（ｅ）に示すように、これ
ら各層の表面を平坦化する。この後の工程は図示しない
が、ゲート絶縁膜形成工程、ゲート電極形成工程等を経
て半導体装置が製造される。
【０００５】しかしながら、ｎ+型ソース領域Ｊ３の中
心、すなわち、エピタキシャル成長させた膜同士の表面
が接触する箇所において結晶性不良や「す」と呼ばれる
空洞部が発生し易くなり、このような箇所を横切るよう
にゲート電極が形成されると、例えばゲート耐圧不良が
発生するなどの問題を引き起こす。
心、すなわち、エピタキシャル成長させた膜同士の表面
が接触する箇所において結晶性不良や「す」と呼ばれる
空洞部が発生し易くなり、このような箇所を横切るよう
にゲート電極が形成されると、例えばゲート耐圧不良が
発生するなどの問題を引き起こす。
【０００６】このような問題を解決するためには、例え
ば図１７に示すようにゲート電極が上記箇所を横切らな
いような構造を採用することが考えられるが、その分の
デッドスペースが生じ、素子面積が増大して規格化オン
抵抗を増大させるという問題がある。
ば図１７に示すようにゲート電極が上記箇所を横切らな
いような構造を採用することが考えられるが、その分の
デッドスペースが生じ、素子面積が増大して規格化オン
抵抗を増大させるという問題がある。
【０００７】一方、上記のような構成の半導体装置は、
図１４に示されるように低濃度で構成されたｎ-型ドリ
フト領域の内側にｐ型ベース領域が配置された構造とな
っている。このため、半導体装置のオフ時には、ｐ型ベ
ース領域の底部のコーナー部で電界が集中するという問
題がある。図１８に示すように、シミュレーションによ
って電界の様子を調べた結果からも、ｐ型ベース領域の
底部のコーナー部で電界が集中していることが確認され
た。
図１４に示されるように低濃度で構成されたｎ-型ドリ
フト領域の内側にｐ型ベース領域が配置された構造とな
っている。このため、半導体装置のオフ時には、ｐ型ベ
ース領域の底部のコーナー部で電界が集中するという問
題がある。図１８に示すように、シミュレーションによ
って電界の様子を調べた結果からも、ｐ型ベース領域の
底部のコーナー部で電界が集中していることが確認され
た。
【０００８】本発明は上記点に鑑みて、規格化オン抵抗
を増加させることなく、ゲート耐圧不良を発生させない
ようにすることを第１の目的とする。また、ベース領域
の底部のコーナー部における電界集中を抑制することを
第２の目的とする。
を増加させることなく、ゲート耐圧不良を発生させない
ようにすることを第１の目的とする。また、ベース領域
の底部のコーナー部における電界集中を抑制することを
第２の目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、主表面（１ａ）及び主
表面の反対面となる裏面（１ｂ）を有する半導体基板
（１）と、半導体基板の主表面から垂直方向に延設され
た第１導電型のソース領域と、半導体基板のうちソース
領域と接するように形成され、主表面から垂直方向に延
設された第２導電型のベース領域（３）と、ベース領域
内において、該ベース領域に覆われるように形成され、
主表面から垂直方向に延設された、ソース領域よりも低
濃度な第１導電型のドリフト領域（４）と、ドリフト領
域内において、該ドリフト領域に覆われるように形成さ
れ、主表面から垂直方向に延設されたドレイン領域
（５）と、主表面から掘られ、主表面から垂直方向に延
設されていると共に、半導体基板の表面と平行な方向に
おいて、ソース領域からベース領域を貫通し、ドリフト
領域に達するように形成されたトレンチ（６）と、トレ
ンチの表面に形成されたゲート絶縁膜（７）と、ゲート
絶縁膜の表面に形成されたゲート電極（８）とを備え、
ゲート電極に電圧を印加したときに、ベース領域のうち
トレンチに隣接する部分に、トレンチの深さ方向をチャ
ネル幅方向とするチャネル領域を形成するようになって
いることを特徴としている。
め、請求項１に記載の発明では、主表面（１ａ）及び主
表面の反対面となる裏面（１ｂ）を有する半導体基板
（１）と、半導体基板の主表面から垂直方向に延設され
た第１導電型のソース領域と、半導体基板のうちソース
領域と接するように形成され、主表面から垂直方向に延
設された第２導電型のベース領域（３）と、ベース領域
内において、該ベース領域に覆われるように形成され、
主表面から垂直方向に延設された、ソース領域よりも低
濃度な第１導電型のドリフト領域（４）と、ドリフト領
域内において、該ドリフト領域に覆われるように形成さ
れ、主表面から垂直方向に延設されたドレイン領域
（５）と、主表面から掘られ、主表面から垂直方向に延
設されていると共に、半導体基板の表面と平行な方向に
おいて、ソース領域からベース領域を貫通し、ドリフト
領域に達するように形成されたトレンチ（６）と、トレ
ンチの表面に形成されたゲート絶縁膜（７）と、ゲート
絶縁膜の表面に形成されたゲート電極（８）とを備え、
ゲート電極に電圧を印加したときに、ベース領域のうち
トレンチに隣接する部分に、トレンチの深さ方向をチャ
ネル幅方向とするチャネル領域を形成するようになって
いることを特徴としている。
【００１０】このように、ベース領域内において、ベー
ス領域に覆われるようにドリフト領域を形成すること
で、ベース領域の底部のコーナー部における電界集中を
緩和することができ、耐圧低下を防止することができ
る。
ス領域に覆われるようにドリフト領域を形成すること
で、ベース領域の底部のコーナー部における電界集中を
緩和することができ、耐圧低下を防止することができ
る。
【００１１】請求項２に記載の発明では、主表面（１
ａ）及び主表面の反対面となる裏面（１ｂ）を有し、ソ
ース領域を構成する第１導電型の半導体基板（１）と、
半導体基板のうち主表面から垂直方向に延設された第２
導電型のベース領域（３）と、ベース領域内に形成さ
れ、主表面から垂直方向に延設された、半導体基板より
も低濃度な第１導電型のドリフト領域（４）と、ドリフ
ト領域内においてベース領域から離間するように配置さ
れていると共に主表面から垂直方向に延設されたドレイ
ン領域（５）と、主表面から掘られ、主表面から垂直方
向に延設されていると共に、半導体基板の表面と平行な
方向において、ソース領域を構成する半導体基板からベ
ース領域を貫通し、ドリフト領域に達するように形成さ
れたトレンチ（６）と、トレンチの表面に形成されたゲ
ート絶縁膜（７）と、ゲート絶縁膜の表面に形成された
ゲート電極（８）とを備え、ゲート電極に電圧を印加し
たときに、ベース領域のうちトレンチに隣接する部分
に、トレンチの深さ方向をチャネル幅方向とするチャネ
ル領域を形成するようになっていることを特徴としてい
る。
ａ）及び主表面の反対面となる裏面（１ｂ）を有し、ソ
ース領域を構成する第１導電型の半導体基板（１）と、
半導体基板のうち主表面から垂直方向に延設された第２
導電型のベース領域（３）と、ベース領域内に形成さ
れ、主表面から垂直方向に延設された、半導体基板より
も低濃度な第１導電型のドリフト領域（４）と、ドリフ
ト領域内においてベース領域から離間するように配置さ
れていると共に主表面から垂直方向に延設されたドレイ
ン領域（５）と、主表面から掘られ、主表面から垂直方
向に延設されていると共に、半導体基板の表面と平行な
方向において、ソース領域を構成する半導体基板からベ
ース領域を貫通し、ドリフト領域に達するように形成さ
れたトレンチ（６）と、トレンチの表面に形成されたゲ
ート絶縁膜（７）と、ゲート絶縁膜の表面に形成された
ゲート電極（８）とを備え、ゲート電極に電圧を印加し
たときに、ベース領域のうちトレンチに隣接する部分
に、トレンチの深さ方向をチャネル幅方向とするチャネ
ル領域を形成するようになっていることを特徴としてい
る。
【００１２】このような構成では、請求項３に示すよう
に、エピタキシャル膜の表面同士が接触する箇所がドレ
イン領域となる。このようにすれば、規格化オン抵抗を
増加させることなく、ゲート耐圧不良を発生させないよ
うにすることが可能となる。
に、エピタキシャル膜の表面同士が接触する箇所がドレ
イン領域となる。このようにすれば、規格化オン抵抗を
増加させることなく、ゲート耐圧不良を発生させないよ
うにすることが可能となる。
【００１３】これらの場合、請求項４に示すように、ド
レイン領域、ドリフト領域及びベース領域が、半導体基
板の深さ方向及びトレンチがソース領域からベース領域
を貫通する方向において、不純物濃度が均一となるよう
にするのが好ましい。
レイン領域、ドリフト領域及びベース領域が、半導体基
板の深さ方向及びトレンチがソース領域からベース領域
を貫通する方向において、不純物濃度が均一となるよう
にするのが好ましい。
【００１４】請求項５に示すように、主表面のうちのソ
ース領域とベース領域との境界部において、ソース領域
とベース領域とを電気的に接続する金属層（２０）が埋
め込まれていることを特徴としている。このような金属
層を備えれば、半導体基板の表面上の層間絶縁膜に形成
したコンタクトホールを介さずに、ソース領域とベース
領域とを電気的に接続することができる。これにより、
ドレイン電極のレイアウトの制約を無くすことができ
る。
ース領域とベース領域との境界部において、ソース領域
とベース領域とを電気的に接続する金属層（２０）が埋
め込まれていることを特徴としている。このような金属
層を備えれば、半導体基板の表面上の層間絶縁膜に形成
したコンタクトホールを介さずに、ソース領域とベース
領域とを電気的に接続することができる。これにより、
ドレイン電極のレイアウトの制約を無くすことができ
る。
【００１５】請求項６に記載の発明では、主表面のうち
のソース領域とベース領域との境界部には、ドレイン領
域に相当する深さまで主表面から垂直方向に延設され、
ソース領域とベース領域とを電気的に接続している第１
金属層（２０）が備えられており、ドレイン領域内に
は、ドレイン領域に相当する深さまで主表面から垂直方
向に延設された第２金属層（２１）が備えられているこ
とを特徴としている。
のソース領域とベース領域との境界部には、ドレイン領
域に相当する深さまで主表面から垂直方向に延設され、
ソース領域とベース領域とを電気的に接続している第１
金属層（２０）が備えられており、ドレイン領域内に
は、ドレイン領域に相当する深さまで主表面から垂直方
向に延設された第２金属層（２１）が備えられているこ
とを特徴としている。
【００１６】このような構成とすることにより、請求項
５と同様の効果が得られると共に、ソース領域およびド
レイン領域の抵抗値を低減することが可能となる。
５と同様の効果が得られると共に、ソース領域およびド
レイン領域の抵抗値を低減することが可能となる。
【００１７】請求項７に記載の発明では、半導体基板の
裏面側は、ベース領域が露出するまで除去されており、
該裏面側にはソース領域を構成する半導体基板とベース
領域とを電気的に接続する金属膜（３０）が備えられて
いることを特徴としている。このように、半導体基板の
裏面側に金属膜を配置することで、ソース領域とベース
領域との電気的接続を図ることもできる。
裏面側は、ベース領域が露出するまで除去されており、
該裏面側にはソース領域を構成する半導体基板とベース
領域とを電気的に接続する金属膜（３０）が備えられて
いることを特徴としている。このように、半導体基板の
裏面側に金属膜を配置することで、ソース領域とベース
領域との電気的接続を図ることもできる。
【００１８】請求項８に記載の発明では、半導体基板の
主表面側において、ベース領域、ドリフト領域、ドレイ
ン領域、ゲート絶縁膜およびゲート電極を有するセルが
複数個形成されており、各セルのドレイン領域に異なる
ドレイン電極が設けられて、複数のトランジスタが１チ
ップ化されていることを特徴としている。このように、
１チップ上に形成した複数のセルによって複数の素子を
構成することも可能である。このような構成は、例えば
駆動回路のローサイドスイッチに適用され、ローサイド
スイッチの多チャンネル化を図ることが可能である。
主表面側において、ベース領域、ドリフト領域、ドレイ
ン領域、ゲート絶縁膜およびゲート電極を有するセルが
複数個形成されており、各セルのドレイン領域に異なる
ドレイン電極が設けられて、複数のトランジスタが１チ
ップ化されていることを特徴としている。このように、
１チップ上に形成した複数のセルによって複数の素子を
構成することも可能である。このような構成は、例えば
駆動回路のローサイドスイッチに適用され、ローサイド
スイッチの多チャンネル化を図ることが可能である。
【００１９】請求項９又は１０に記載の発明では、ドリ
フト領域には、主表面から垂直方向に延設された複数本
の第２導電型のリサーフ層（５０）が備えられているこ
とを特徴としている。このようなリサーフ層を設けるこ
とにより、ドリフト領域を空乏化することができる。こ
れにより、半導体装置を高耐圧にすることが可能とな
り、更なる低オン抵抗化を図ることが可能となる。例え
ば、請求項１２に示すように、リサーフ層から伸びる空
乏層によってドリフト領域が完全に空乏化するようにも
できる。
フト領域には、主表面から垂直方向に延設された複数本
の第２導電型のリサーフ層（５０）が備えられているこ
とを特徴としている。このようなリサーフ層を設けるこ
とにより、ドリフト領域を空乏化することができる。こ
れにより、半導体装置を高耐圧にすることが可能とな
り、更なる低オン抵抗化を図ることが可能となる。例え
ば、請求項１２に示すように、リサーフ層から伸びる空
乏層によってドリフト領域が完全に空乏化するようにも
できる。
【００２０】なお、この場合においても、請求項１１に
示すように、ドレイン領域、ドリフト領域、ベース領域
及びリサーフ層が、半導体基板の深さ方向及びトレンチ
がソース領域からベース領域を貫通する方向において、
不純物濃度が均一となるようにするのが好ましい。
示すように、ドレイン領域、ドリフト領域、ベース領域
及びリサーフ層が、半導体基板の深さ方向及びトレンチ
がソース領域からベース領域を貫通する方向において、
不純物濃度が均一となるようにするのが好ましい。
【００２１】請求項１４に記載の発明は、請求項１乃至
１３に記載の半導体装置の製造方法に関するものであ
る。請求項１乃至１３に記載の半導体装置の製造に請求
項１４に記載の製造方法を適用することが可能である。
１３に記載の半導体装置の製造方法に関するものであ
る。請求項１乃至１３に記載の半導体装置の製造に請求
項１４に記載の製造方法を適用することが可能である。
【００２２】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２３】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態におけるパワーＭＯＳＦＥＴの主要部の
斜視断面図を示す。以下、この図に基づいてパワーＭＯ
ＳＦＥＴの構成について説明する。
の第１実施形態におけるパワーＭＯＳＦＥＴの主要部の
斜視断面図を示す。以下、この図に基づいてパワーＭＯ
ＳＦＥＴの構成について説明する。
【００２４】本実施形態のパワーＭＯＳＦＥＴには、主
表面１ａ及び主表面１ａに対して反対面となる裏面１ｂ
を有するｎ+型基板１が用いられている。
表面１ａ及び主表面１ａに対して反対面となる裏面１ｂ
を有するｎ+型基板１が用いられている。
【００２５】ｎ+型基板１は、ｎ型不純物であるＰ又は
Ａｓ又はＳｂが１×１０18〜１×１０20ｃｍ-3程度ドー
ピングされて構成され、基板深さ方向にも基板平面方向
にもほぼ均一な不純物濃度となっている。このｎ+型基
板１がｎ+型ソース領域を構成している。ｎ+型基板１の
主表面１ａから所定深さ、例えば１〜１００μｍまでト
レンチ（第１のトレンチ）２が形成されている。このト
レンチ２の内壁には、ｐ型不純物であるＢが１×１０15
〜１×１０18ｃｍ-3程度ドーピングされ、厚さが０．１
〜５μｍ程度とされたｐ型ベース領域（ｐ型ウェル層）
３が形成されている。このｐ型ベース領域３の不純物濃
度は基板深さ方向にも基板平面方向にもほぼ均一となっ
ている。
Ａｓ又はＳｂが１×１０18〜１×１０20ｃｍ-3程度ドー
ピングされて構成され、基板深さ方向にも基板平面方向
にもほぼ均一な不純物濃度となっている。このｎ+型基
板１がｎ+型ソース領域を構成している。ｎ+型基板１の
主表面１ａから所定深さ、例えば１〜１００μｍまでト
レンチ（第１のトレンチ）２が形成されている。このト
レンチ２の内壁には、ｐ型不純物であるＢが１×１０15
〜１×１０18ｃｍ-3程度ドーピングされ、厚さが０．１
〜５μｍ程度とされたｐ型ベース領域（ｐ型ウェル層）
３が形成されている。このｐ型ベース領域３の不純物濃
度は基板深さ方向にも基板平面方向にもほぼ均一となっ
ている。
【００２６】また、ｐ型ベース領域３の内壁には、ｎ型
不純物であるＰ又はＡｓが１×１０ 14〜１×１０17ｃｍ
-3程度ドーピングされて構成されたｎ-型ドリフト領域
４が形成されている。このｎ-型ドリフト領域４の不純
物濃度は基板深さ方向にも基板平面方向にもほぼ均一と
なっている。このｎ-型ドリフト領域４の厚さは、例え
ば耐圧確保に必要な程度に設定されている。
不純物であるＰ又はＡｓが１×１０ 14〜１×１０17ｃｍ
-3程度ドーピングされて構成されたｎ-型ドリフト領域
４が形成されている。このｎ-型ドリフト領域４の不純
物濃度は基板深さ方向にも基板平面方向にもほぼ均一と
なっている。このｎ-型ドリフト領域４の厚さは、例え
ば耐圧確保に必要な程度に設定されている。
【００２７】ｎ-型ドリフト領域４の内壁には、ｎ型不
純物であるＰ又はＡｓが１×１０18〜１×１０20ｃｍ-3
程度ドーピングされ、厚さが０．１〜５μｍ程度とされ
たｎ +型ドレイン領域５が形成されている。このｎ+型ド
レイン領域５の不純物濃度は基板深さ方向にも基板平面
方向にもほぼ均一となっている。
純物であるＰ又はＡｓが１×１０18〜１×１０20ｃｍ-3
程度ドーピングされ、厚さが０．１〜５μｍ程度とされ
たｎ +型ドレイン領域５が形成されている。このｎ+型ド
レイン領域５の不純物濃度は基板深さ方向にも基板平面
方向にもほぼ均一となっている。
【００２８】そして、ｎ+型基板１の主表面１ａから垂
直に、つまり基板深さ方向に略平行にトレンチ（第２の
トレンチ）６が掘られている。このトレンチ６は、ｎ+
型基板１の主表面１ａと平行を成す一方向において、ｎ
+型ソース領域を構成するｎ+型基板１からｐ型ベース領
域３を貫通するように形成されている。
直に、つまり基板深さ方向に略平行にトレンチ（第２の
トレンチ）６が掘られている。このトレンチ６は、ｎ+
型基板１の主表面１ａと平行を成す一方向において、ｎ
+型ソース領域を構成するｎ+型基板１からｐ型ベース領
域３を貫通するように形成されている。
【００２９】このトレンチ６の表面にはゲート酸化膜
（ゲート絶縁膜）７が形成されており、このゲート酸化
膜７を介してトレンチ６の内部がゲート電極８で埋め込
まれた構成となっている。
（ゲート絶縁膜）７が形成されており、このゲート酸化
膜７を介してトレンチ６の内部がゲート電極８で埋め込
まれた構成となっている。
【００３０】このような構成により、ｎ+型基板１の主
表面１ａと平行な一方向において、ｎ+型ソース領域、
ｐ型ベース領域３、ドリフト領域４、ｎ+型ドレイン領
域５が順に配列され、かつ、ｎ+型基板１の主表面１ａ
と垂直な基板深さ方向において、トレンチ６の深さとほ
ぼ同等な深さまで、この配列を成すようになっている。
なお、ｐ型ベース領域３、ｎ-型ドリフト４、ｎ+型ドレ
イン領域５それぞれの深さは、トレンチ６の深さに相応
して設定されており、トレンチ６が深くされる程それに
伴って深くなるように設定されている。
表面１ａと平行な一方向において、ｎ+型ソース領域、
ｐ型ベース領域３、ドリフト領域４、ｎ+型ドレイン領
域５が順に配列され、かつ、ｎ+型基板１の主表面１ａ
と垂直な基板深さ方向において、トレンチ６の深さとほ
ぼ同等な深さまで、この配列を成すようになっている。
なお、ｐ型ベース領域３、ｎ-型ドリフト４、ｎ+型ドレ
イン領域５それぞれの深さは、トレンチ６の深さに相応
して設定されており、トレンチ６が深くされる程それに
伴って深くなるように設定されている。
【００３１】なお、図１では図示されていないが、トレ
ンチ６の表面だけではなくｎ+型基板１の主表面１ａに
も酸化膜が形成されており、この酸化膜上においてゲー
ト電極８がパターニングされている。また、図１では図
示していないが、ｎ+型基板１の表面にパターニングさ
れたゲート電極８の上には、層間絶縁膜を介してドレイ
ン電極が備えられている。
ンチ６の表面だけではなくｎ+型基板１の主表面１ａに
も酸化膜が形成されており、この酸化膜上においてゲー
ト電極８がパターニングされている。また、図１では図
示していないが、ｎ+型基板１の表面にパターニングさ
れたゲート電極８の上には、層間絶縁膜を介してドレイ
ン電極が備えられている。
【００３２】このように構成されたパワーＭＯＳＦＥＴ
のゲート電極８に正電圧を印加すると、ｐ型ベース領域
３のうちトレンチ６に隣接している部分全面において、
ゲート酸化膜７の近傍に電子が誘起され、ｐ型ベース領
域３の反転層からなるチャネル領域が形成される。すな
わち、トレンチ６の深さ方向をチャネル幅方向とするチ
ャネル領域が形成される。これにより、ソース・ドレイ
ン間において基板平面と平行な一方向にドレイン電流が
流れる。
のゲート電極８に正電圧を印加すると、ｐ型ベース領域
３のうちトレンチ６に隣接している部分全面において、
ゲート酸化膜７の近傍に電子が誘起され、ｐ型ベース領
域３の反転層からなるチャネル領域が形成される。すな
わち、トレンチ６の深さ方向をチャネル幅方向とするチ
ャネル領域が形成される。これにより、ソース・ドレイ
ン間において基板平面と平行な一方向にドレイン電流が
流れる。
【００３３】このとき、パワーＭＯＳＦＥＴは、トレン
チ６の深さと同等な深さまで、ｐ型ベース領域３、ドリ
フト領域４、ｎ+型ドレイン領域５が順に配列されるよ
うに構成されているため、チャネル幅はトレンチ６の深
さとほぼ同等となる。このため、トレンチ６の深さに応
じてチャネル幅を設定でき、トレンチ６の深さを深くす
ればするほど、チャネル幅を広げることができる。そし
て、このようにトレンチ６の深さを深くすることは、ユ
ニットセル１つに必要とされる基板面積を大きくしなく
ても可能であるため、基板面積の増加無しで各ユニット
セルのチャネル幅を広くすることができる。従って、チ
ャネル幅を大きくできる分、チャネル抵抗を小さくする
ことができ、パワーＭＯＳＦＥＴのオン抵抗を低減する
ことができる。
チ６の深さと同等な深さまで、ｐ型ベース領域３、ドリ
フト領域４、ｎ+型ドレイン領域５が順に配列されるよ
うに構成されているため、チャネル幅はトレンチ６の深
さとほぼ同等となる。このため、トレンチ６の深さに応
じてチャネル幅を設定でき、トレンチ６の深さを深くす
ればするほど、チャネル幅を広げることができる。そし
て、このようにトレンチ６の深さを深くすることは、ユ
ニットセル１つに必要とされる基板面積を大きくしなく
ても可能であるため、基板面積の増加無しで各ユニット
セルのチャネル幅を広くすることができる。従って、チ
ャネル幅を大きくできる分、チャネル抵抗を小さくする
ことができ、パワーＭＯＳＦＥＴのオン抵抗を低減する
ことができる。
【００３４】そして、本実施形態におけるパワーＭＯＳ
ＦＥＴでは、ｐ型ベース領域３の内側にｎ-型ドリフト
領域４が配置された構成となっている。このため、ｐ型
ベース領域３の底部のコーナー部での電界集中を緩和す
ることが可能となる。シミュレーションによって電界分
布を調べたところ、図２に示す結果が得られ、この図か
らも電界集中が緩和できていることが分かる。なお、こ
の図は、不純物をＢ、不純物濃度を１×１０17ｃｍ-3と
してｐ型ベース領域３を形成すると共に、不純物をＰ、
不純物濃度を１×１０15ｃｍ-3としてｎ-型ドリフト領
域４を形成し、８０Ｖ印加した場合をシミュレーション
した結果を示したものである。
ＦＥＴでは、ｐ型ベース領域３の内側にｎ-型ドリフト
領域４が配置された構成となっている。このため、ｐ型
ベース領域３の底部のコーナー部での電界集中を緩和す
ることが可能となる。シミュレーションによって電界分
布を調べたところ、図２に示す結果が得られ、この図か
らも電界集中が緩和できていることが分かる。なお、こ
の図は、不純物をＢ、不純物濃度を１×１０17ｃｍ-3と
してｐ型ベース領域３を形成すると共に、不純物をＰ、
不純物濃度を１×１０15ｃｍ-3としてｎ-型ドリフト領
域４を形成し、８０Ｖ印加した場合をシミュレーション
した結果を示したものである。
【００３５】続いて、上記構成のパワーＭＯＳＦＥＴの
製造工程を図３に示し、この図に基づいてパワーＭＯＳ
ＦＥＴの製造方法を説明する。
製造工程を図３に示し、この図に基づいてパワーＭＯＳ
ＦＥＴの製造方法を説明する。
【００３６】〔図３（ａ）に示す工程〕まず、ｎ+型ソ
ース領域を構成するｎ+型基板１を用意する。そして、
ｎ+型基板１の上にシリコン酸化膜１１を熱酸化又はＣ
ＶＤ法等によって形成する。そして、フォトリソグラフ
ィ工程により、シリコン酸化膜１１のうちｐ型ベース領
域３形成予定領域をエッチングして開口させる。
ース領域を構成するｎ+型基板１を用意する。そして、
ｎ+型基板１の上にシリコン酸化膜１１を熱酸化又はＣ
ＶＤ法等によって形成する。そして、フォトリソグラフ
ィ工程により、シリコン酸化膜１１のうちｐ型ベース領
域３形成予定領域をエッチングして開口させる。
【００３７】〔図３（ｂ）に示す工程〕次に、シリコン
酸化膜１１をマスクとして、例えば１０〜１００μｍの
深さのトレンチエッチングを行う。これにより、ｎ+型
基板１のうち、ｎ+型ソース領域となる領域以外が除去
され、トレンチ２が形成される。このときのトレンチエ
ッチングはドライエッチングでも良く、ウェットエッチ
ングでも良い。
酸化膜１１をマスクとして、例えば１０〜１００μｍの
深さのトレンチエッチングを行う。これにより、ｎ+型
基板１のうち、ｎ+型ソース領域となる領域以外が除去
され、トレンチ２が形成される。このときのトレンチエ
ッチングはドライエッチングでも良く、ウェットエッチ
ングでも良い。
【００３８】〔図３（ｃ）に示す工程〕続いて、トレン
チ２の内壁面にｐ型膜（ベース領域形成用膜）１２を成
膜する。このｐ型膜１２がｐ型ベース領域３に相当す
る。このとき、例えばエピタキシャルによってｐ型膜１
２を成膜しているため、ｐ型ベース領域３は略近傍の膜
厚及び略均等な濃度分布で形成される。さらに、ｐ型膜
１２を覆うように、ｎ-型膜（ドリフト領域形成用膜）
１３を成膜する。このｎ-型膜１３がｎ-型ドリフト領域
４に相当する。このｎ-型膜１３についても例えばエピ
タキシャル成長によって成膜しているため。ｎ-型ドリ
フト領域４は略均等な膜厚及び略均等な濃度分布で形成
される。
チ２の内壁面にｐ型膜（ベース領域形成用膜）１２を成
膜する。このｐ型膜１２がｐ型ベース領域３に相当す
る。このとき、例えばエピタキシャルによってｐ型膜１
２を成膜しているため、ｐ型ベース領域３は略近傍の膜
厚及び略均等な濃度分布で形成される。さらに、ｐ型膜
１２を覆うように、ｎ-型膜（ドリフト領域形成用膜）
１３を成膜する。このｎ-型膜１３がｎ-型ドリフト領域
４に相当する。このｎ-型膜１３についても例えばエピ
タキシャル成長によって成膜しているため。ｎ-型ドリ
フト領域４は略均等な膜厚及び略均等な濃度分布で形成
される。
【００３９】〔図３（ｄ）に示す工程〕次に、ｎ-型膜
１３を覆うと共に、トレンチ２をすべて埋め込むように
ｎ+型膜（ドレイン領域形成用膜）１４を成膜する。こ
のｎ+型膜１４はｎ+型ドレイン領域５に相当する。この
ｎ+型膜１４についても例えばエピタキシャル成長によ
って成膜しているため、ｎ+型ドレイン領域５は略均等
な膜厚及び略均等な濃度分布で形成される。そして、こ
のとき、ｎ+型膜１４の表面同士が接して、トレンチ２
が完全に埋め込まれる。
１３を覆うと共に、トレンチ２をすべて埋め込むように
ｎ+型膜（ドレイン領域形成用膜）１４を成膜する。こ
のｎ+型膜１４はｎ+型ドレイン領域５に相当する。この
ｎ+型膜１４についても例えばエピタキシャル成長によ
って成膜しているため、ｎ+型ドレイン領域５は略均等
な膜厚及び略均等な濃度分布で形成される。そして、こ
のとき、ｎ+型膜１４の表面同士が接して、トレンチ２
が完全に埋め込まれる。
【００４０】このようにして、略均等な膜厚及び略均等
な濃度分布を有するｐ型ベース領域３、ｎ-型ドリフト
領域４、ｎ+型ドレイン領域５が形成されるため、これ
らの位置関係が自己整合的に決定される。
な濃度分布を有するｐ型ベース領域３、ｎ-型ドリフト
領域４、ｎ+型ドレイン領域５が形成されるため、これ
らの位置関係が自己整合的に決定される。
【００４１】〔図３（ｅ）に示す工程〕基板表面側から
平坦化のための研磨処理を行い、例えばシリコン酸化膜
１１をエッチングストッパーとして、ｐ型膜１２、ｎー
型膜１３、及びｎ+型膜１４を平坦化する。これによ
り、ｐ型ベース領域３、ｎ-型ドリフト領域４、ｎ+型ド
レイン領域５が形成される。
平坦化のための研磨処理を行い、例えばシリコン酸化膜
１１をエッチングストッパーとして、ｐ型膜１２、ｎー
型膜１３、及びｎ+型膜１４を平坦化する。これによ
り、ｐ型ベース領域３、ｎ-型ドリフト領域４、ｎ+型ド
レイン領域５が形成される。
【００４２】この後、製造工程については図示しない
が、基板表面側からの選択的エッチングによってトレン
チ６を形成したのち、このトレンチ６内にゲート酸化膜
７を形成し、さらに、ゲート酸化膜６内をｎ+型ポリシ
リコンで埋め込むことによりゲート電極７を形成する。
最後に、基板表面側にｎ+型ドレイン領域５に接するド
レイン電極と、基板裏面側にｎ+型ソース領域に接する
ソース電極を形成したのち、ゲート電極８等と外部との
電気的導通を図るための電気配線をパターニングし、さ
らに、基板表面側を保護膜で覆うことによって本実施形
態におけるパワーＭＯＳＦＥＴが完成する。
が、基板表面側からの選択的エッチングによってトレン
チ６を形成したのち、このトレンチ６内にゲート酸化膜
７を形成し、さらに、ゲート酸化膜６内をｎ+型ポリシ
リコンで埋め込むことによりゲート電極７を形成する。
最後に、基板表面側にｎ+型ドレイン領域５に接するド
レイン電極と、基板裏面側にｎ+型ソース領域に接する
ソース電極を形成したのち、ゲート電極８等と外部との
電気的導通を図るための電気配線をパターニングし、さ
らに、基板表面側を保護膜で覆うことによって本実施形
態におけるパワーＭＯＳＦＥＴが完成する。
【００４３】このような製造方法によれば、ｎ+型ドレ
イン領域５を形成する際に、ｎ+型膜１４同士の表面が
接触して結晶性不良や「す」と呼ばれる空洞部が形成さ
れ得る。しかしながら、ゲート電極８は、ｎ+型ドレイ
ン領域５を横切るように形成されず、ｎ+型ソース領域
を構成するｎ+型基板１からｐ型ベース領域３を貫通す
るように形成されるため、結晶性が良好な場所に形成さ
れることになる。このため、デッドスペースを設けなく
ても良くなり、規格化オン抵抗を増加させることなく、
ゲート耐圧不良を発生させないようにすることが可能と
なる。
イン領域５を形成する際に、ｎ+型膜１４同士の表面が
接触して結晶性不良や「す」と呼ばれる空洞部が形成さ
れ得る。しかしながら、ゲート電極８は、ｎ+型ドレイ
ン領域５を横切るように形成されず、ｎ+型ソース領域
を構成するｎ+型基板１からｐ型ベース領域３を貫通す
るように形成されるため、結晶性が良好な場所に形成さ
れることになる。このため、デッドスペースを設けなく
ても良くなり、規格化オン抵抗を増加させることなく、
ゲート耐圧不良を発生させないようにすることが可能と
なる。
【００４４】以上説明したように、本実施形態に示すパ
ワーＭＯＳＦＥＴによれば、規格化オン抵抗を増加させ
ることなく、ゲート耐圧不良を発生させないようにする
ことが可能となる。また、ｐ型ベース領域３の底部のコ
ーナー部における電界集中を抑制することが可能とな
り、耐圧低下を防止することができる。
ワーＭＯＳＦＥＴによれば、規格化オン抵抗を増加させ
ることなく、ゲート耐圧不良を発生させないようにする
ことが可能となる。また、ｐ型ベース領域３の底部のコ
ーナー部における電界集中を抑制することが可能とな
り、耐圧低下を防止することができる。
【００４５】（第２実施形態）図４に、本発明の第２実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第１実施形態
に示したパワーＭＯＳＦＥＴに対し、ｎ+型基板１の主
表面１ａにおいて、ｎ+型ソース領域を構成するｎ +型基
板１とｐ型ベース領域３とを電気的に接続する金属層２
０が埋め込まれていることが異なる。この他の構成につ
いては第１実施形態と同様である。
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第１実施形態
に示したパワーＭＯＳＦＥＴに対し、ｎ+型基板１の主
表面１ａにおいて、ｎ+型ソース領域を構成するｎ +型基
板１とｐ型ベース領域３とを電気的に接続する金属層２
０が埋め込まれていることが異なる。この他の構成につ
いては第１実施形態と同様である。
【００４６】このように、ｎ+型基板１の主表面１ａか
らｎ+型基板１とｐ型ベース領域３とを電気的に接続す
る金属層２０を埋め込むことで、ｐ型ベース領域３をｎ
+型ソース領域と同電位に固定することが可能となる。
らｎ+型基板１とｐ型ベース領域３とを電気的に接続す
る金属層２０を埋め込むことで、ｐ型ベース領域３をｎ
+型ソース領域と同電位に固定することが可能となる。
【００４７】上記第１実施形態に示すパワーＭＯＳＦＥ
Ｔにおいて、ｎ+型基板１とｐ型ベース領域３とを電気
的に接続する場合、図５に示す構成になると考えられ
る。すなわち、基板表面に形成される層間絶縁膜にコン
タクトホールを形成し、コンタクトホール内に金属配線
２５を配置することが必要とされる。しかしながら、こ
のような方法によるとドレイン電極のレイアウトに制約
が生じることになる。このため、本実施形態に示す様
に、ｎ+型基板１の主表面１ａからｎ+型基板１とｐ型ベ
ース領域３とを電気的に接続する金属層２０を埋め込む
ことで、ドレイン電極のレイアウトの制約を無くすこと
ができる。
Ｔにおいて、ｎ+型基板１とｐ型ベース領域３とを電気
的に接続する場合、図５に示す構成になると考えられ
る。すなわち、基板表面に形成される層間絶縁膜にコン
タクトホールを形成し、コンタクトホール内に金属配線
２５を配置することが必要とされる。しかしながら、こ
のような方法によるとドレイン電極のレイアウトに制約
が生じることになる。このため、本実施形態に示す様
に、ｎ+型基板１の主表面１ａからｎ+型基板１とｐ型ベ
ース領域３とを電気的に接続する金属層２０を埋め込む
ことで、ドレイン電極のレイアウトの制約を無くすこと
ができる。
【００４８】なお、本実施形態に示すパワーＭＯＳＦＥ
Ｔは、例えば、ｎ+型ソース領域とｐ型ベース領域３と
の境界部において、ｎ+型基板１の主表面１ａから垂直
方向にトレンチを形成したのち、このトレンチを埋め込
むように金属層２０を形成することによって製造され
る。
Ｔは、例えば、ｎ+型ソース領域とｐ型ベース領域３と
の境界部において、ｎ+型基板１の主表面１ａから垂直
方向にトレンチを形成したのち、このトレンチを埋め込
むように金属層２０を形成することによって製造され
る。
【００４９】（第３実施形態）図６に、本発明の第３実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第２実施形態
に示したパワーＭＯＳＦＥＴに対し、金属層（第１の金
属層）２０をｎ+型ドレイン領域５と同等の深さまで延
設し、かつ、この金属層２０と同等深さの金属層（第２
の金属層）２１をｎ+型ドレイン領域５にも延設したも
のである。この他の構成については第２実施形態と同様
である。このような構成とすることで、ｎ+型ソース領
域の抵抗値を低減できると共に、ｎ+型ドレイン領域５
の抵抗値も低減することが可能となる。
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第２実施形態
に示したパワーＭＯＳＦＥＴに対し、金属層（第１の金
属層）２０をｎ+型ドレイン領域５と同等の深さまで延
設し、かつ、この金属層２０と同等深さの金属層（第２
の金属層）２１をｎ+型ドレイン領域５にも延設したも
のである。この他の構成については第２実施形態と同様
である。このような構成とすることで、ｎ+型ソース領
域の抵抗値を低減できると共に、ｎ+型ドレイン領域５
の抵抗値も低減することが可能となる。
【００５０】なお、本実施形態に示すパワーＭＯＳＦＥ
Ｔは、例えば、第１実施形態の図２（ｅ）の工程の後、
ｎ+型ソース領域とｐ型ベース領域３との境界部および
ｎ+型ドレイン領域５において、ｎ+型基板１の主表面１
ａから垂直方向にトレンチを形成したのち、このトレン
チを埋め込むように金属層２０、２１を形成することに
よって製造される。
Ｔは、例えば、第１実施形態の図２（ｅ）の工程の後、
ｎ+型ソース領域とｐ型ベース領域３との境界部および
ｎ+型ドレイン領域５において、ｎ+型基板１の主表面１
ａから垂直方向にトレンチを形成したのち、このトレン
チを埋め込むように金属層２０、２１を形成することに
よって製造される。
【００５１】（第４実施形態）図７に、本発明の第４実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第１実施形態
に示したパワーＭＯＳＦＥＴに対し、ｎ+型基板１を裏
面１ｂ側から研磨してｐ型ベース領域３を露出させたの
ち、その露出面にｐ型ベース領域３とｎ+型ソース領域
を構成するｎ+型基板１とを電気的に接続する金属膜３
０を形成したものである。この他の構成については第１
実施形態と同様である。このようにしても、第２実施形
態と同様の効果を得ることができると共に、ｎ+型基板
１を薄くした分、ｎ+型基板１の抵抗値を低減すること
が可能となる。
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第１実施形態
に示したパワーＭＯＳＦＥＴに対し、ｎ+型基板１を裏
面１ｂ側から研磨してｐ型ベース領域３を露出させたの
ち、その露出面にｐ型ベース領域３とｎ+型ソース領域
を構成するｎ+型基板１とを電気的に接続する金属膜３
０を形成したものである。この他の構成については第１
実施形態と同様である。このようにしても、第２実施形
態と同様の効果を得ることができると共に、ｎ+型基板
１を薄くした分、ｎ+型基板１の抵抗値を低減すること
が可能となる。
【００５２】（第５実施形態）図８に、本発明の第５実
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。上記第１実施形態に示したパワーＭＯＳＦＥＴは、
１チップ上に１セルだけ形成された形態で使用されても
良いが、複数セル形成された形態で使用されても良い。
そして、複数セル形成された形態で使用される場合、複
数セルによって１素子を構成しても良いし、複数セルに
よって複数素子を構成しても良い。本実施形態は、複数
セルによって複数素子を構成する場合を示したものであ
り、２つのセルによって二つの素子を構成している。
施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。上記第１実施形態に示したパワーＭＯＳＦＥＴは、
１チップ上に１セルだけ形成された形態で使用されても
良いが、複数セル形成された形態で使用されても良い。
そして、複数セル形成された形態で使用される場合、複
数セルによって１素子を構成しても良いし、複数セルに
よって複数素子を構成しても良い。本実施形態は、複数
セルによって複数素子を構成する場合を示したものであ
り、２つのセルによって二つの素子を構成している。
【００５３】すなわち、ｎ+型ソース領域を構成するｎ+
型基板１を共通に用い、このｎ+型基板１に第１、第２
のトレンチ２ａ、２ｂ、第１、第２のｐ型ベース領域３
ａ、３ｂ、第１、第２のｎ-型ドリフト領域４ａ、４
ｂ、第１、第２のドレイン領域５ａ、５ｂ、第１、第２
のゲート絶縁膜７ａ、７ｂ、第１、第２のゲート電極８
ａ、８ｂを形成することによって本実施形態のパワーＭ
ＯＳＦＥＴを構成している。
型基板１を共通に用い、このｎ+型基板１に第１、第２
のトレンチ２ａ、２ｂ、第１、第２のｐ型ベース領域３
ａ、３ｂ、第１、第２のｎ-型ドリフト領域４ａ、４
ｂ、第１、第２のドレイン領域５ａ、５ｂ、第１、第２
のゲート絶縁膜７ａ、７ｂ、第１、第２のゲート電極８
ａ、８ｂを形成することによって本実施形態のパワーＭ
ＯＳＦＥＴを構成している。
【００５４】このような構成のパワーＭＯＳＦＥＴは、
例えば図９に示すようなモータ４０を駆動するためのＨ
ブリッジ回路におけるローサイドの２つのスイッチ４１
として用いられ、ローサイドスイッチの多チャンネル化
を図ることが可能である。このように、１チップ上に形
成した複数のセルによって複数の素子を構成することも
可能である。
例えば図９に示すようなモータ４０を駆動するためのＨ
ブリッジ回路におけるローサイドの２つのスイッチ４１
として用いられ、ローサイドスイッチの多チャンネル化
を図ることが可能である。このように、１チップ上に形
成した複数のセルによって複数の素子を構成することも
可能である。
【００５５】（第６実施形態）図１０に、本発明の第６
実施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第１実施形態
に示したパワーＭＯＳＦＥＴに対し、ｐ型リサーフ層５
０を備えたものである。このｐ型リサーフ層５０は、ｎ
-型ドリフト領域４内において主表面１ａ側から垂直方
向に複数本離間して延設された構造、すなわちストライ
プ状の構造となっており、各ｐ型リサーフ層５０が電流
の流れる方向と平行な方向に延設された構成となってい
る。この他の構成については第１実施形態と同様であ
る。
実施形態におけるパワーＭＯＳＦＥＴの斜視断面図を示
す。本実施形態のパワーＭＯＳＦＥＴは、第１実施形態
に示したパワーＭＯＳＦＥＴに対し、ｐ型リサーフ層５
０を備えたものである。このｐ型リサーフ層５０は、ｎ
-型ドリフト領域４内において主表面１ａ側から垂直方
向に複数本離間して延設された構造、すなわちストライ
プ状の構造となっており、各ｐ型リサーフ層５０が電流
の流れる方向と平行な方向に延設された構成となってい
る。この他の構成については第１実施形態と同様であ
る。
【００５６】このように、ｎ-型ドリフト領域４内にｐ
型リサーフ層５０を備えることで、パワーＭＯＳＦＥＴ
のオフ時にｐ型リサーフ層５０から伸びる空乏層によ
り、ｎ -型ドリフト層４を完全に空乏化させることがで
きる。このため、より高耐圧なパワーＭＯＳＦＥＴとす
ることができる。なお、ｐ型リサーフ層５０の幅および
不純物濃度については任意に設定可能であるが、パワー
ＭＯＳＦＥＴのオフ時にｐ型リサーフ層５０から伸びる
空乏層によってｎ-型ドリフト層４が完全に空乏化する
程度に設定されるようにする必要がある。
型リサーフ層５０を備えることで、パワーＭＯＳＦＥＴ
のオフ時にｐ型リサーフ層５０から伸びる空乏層によ
り、ｎ -型ドリフト層４を完全に空乏化させることがで
きる。このため、より高耐圧なパワーＭＯＳＦＥＴとす
ることができる。なお、ｐ型リサーフ層５０の幅および
不純物濃度については任意に設定可能であるが、パワー
ＭＯＳＦＥＴのオフ時にｐ型リサーフ層５０から伸びる
空乏層によってｎ-型ドリフト層４が完全に空乏化する
程度に設定されるようにする必要がある。
【００５７】このような構成のパワーＭＯＳＦＥＴは、
例えば、第１実施形態における図２（ｅ）の工程の後、
ｎ-型ドリフト領域４において、主表面１ａから垂直方
向にトレンチを形成したのち、このトレンチを埋め込む
ようにｐ型リサーフ層５０を形成することによって製造
される。
例えば、第１実施形態における図２（ｅ）の工程の後、
ｎ-型ドリフト領域４において、主表面１ａから垂直方
向にトレンチを形成したのち、このトレンチを埋め込む
ようにｐ型リサーフ層５０を形成することによって製造
される。
【００５８】なお、ここではｐ型リサーフ層５０がｐ型
ベース領域３やｎ+型ドレイン領域５から離間するよう
に構成したものを示したが、図１１に示すようにｐ型リ
サーフ層５０がｐ型ベース領域３に接するようにしても
良いし、図１２に示すようにｐ型リサーフ層５０がｐ型
ベース領域３およびｎ+型ドレイン領域５に接するよう
にしても良い。
ベース領域３やｎ+型ドレイン領域５から離間するよう
に構成したものを示したが、図１１に示すようにｐ型リ
サーフ層５０がｐ型ベース領域３に接するようにしても
良いし、図１２に示すようにｐ型リサーフ層５０がｐ型
ベース領域３およびｎ+型ドレイン領域５に接するよう
にしても良い。
【００５９】これらのようなリサーフ層を備えた構成
は、図１４に示した半導体装置についても適用可能であ
るが以下のような不都合が生じる。図１３に、図１４に
示した半導体装置にリサーフ層を備えた場合の斜視断面
図を示し、この図に基づいて説明する。
は、図１４に示した半導体装置についても適用可能であ
るが以下のような不都合が生じる。図１３に、図１４に
示した半導体装置にリサーフ層を備えた場合の斜視断面
図を示し、この図に基づいて説明する。
【００６０】この図に示されるように、ｎ-型ドリフト
領域Ｊ５にｐ型リサーフ層Ｊ６を備えることになるが、
この場合にはｎ+型ソース領域Ｊ３の両側に配置された
両ｐ型リサーフ層Ｊ６間の距離がｎ+型ソース領域Ｊ３
およびｐ型ベース領域Ｊ４の幅分以上となる。このよう
な場合、ｎ-型ドリフト領域Ｊ５において幅が大きな部
分ができてしまい、パワーＭＯＳＦＥＴのオフ時にｎ-
型ドリフト領域Ｊ５を完全に空乏化できなくなって、そ
の部分で電界集中が発生し、高耐圧が得られなくなるの
である。
領域Ｊ５にｐ型リサーフ層Ｊ６を備えることになるが、
この場合にはｎ+型ソース領域Ｊ３の両側に配置された
両ｐ型リサーフ層Ｊ６間の距離がｎ+型ソース領域Ｊ３
およびｐ型ベース領域Ｊ４の幅分以上となる。このよう
な場合、ｎ-型ドリフト領域Ｊ５において幅が大きな部
分ができてしまい、パワーＭＯＳＦＥＴのオフ時にｎ-
型ドリフト領域Ｊ５を完全に空乏化できなくなって、そ
の部分で電界集中が発生し、高耐圧が得られなくなるの
である。
【００６１】これに対し、本実施形態に示すｐ型リサー
フ層５０を備えたパワーＭＯＳＦＥＴにおいては、ｎ+
型ドレイン領域５の両側に配置されたｐ型リサーフ層５
０同士の間の距離が短くなるため、図１３に示したパワ
ーＭＯＳＦＥＴよりも高耐圧を得ることが可能となる。
また、本実施形態のパワーＭＯＳＦＥＴの場合、ｎ-型
ドリフト領域４の不純物濃度を高くするとその分耐圧が
低下することになるが、ｎ-型ドリフト領域４の不純物
濃度を高くした分、オン抵抗を低減することが可能とな
る。従って、本実施形態のパワーＭＯＳＦＥＴと図１３
に示したパワーＭＯＳＦＥＴとを同耐圧とした場合につ
いて比較すると、本実施形態のパワーＭＯＳＦＥＴの方
が低オン抵抗化を図ることが可能となる。
フ層５０を備えたパワーＭＯＳＦＥＴにおいては、ｎ+
型ドレイン領域５の両側に配置されたｐ型リサーフ層５
０同士の間の距離が短くなるため、図１３に示したパワ
ーＭＯＳＦＥＴよりも高耐圧を得ることが可能となる。
また、本実施形態のパワーＭＯＳＦＥＴの場合、ｎ-型
ドリフト領域４の不純物濃度を高くするとその分耐圧が
低下することになるが、ｎ-型ドリフト領域４の不純物
濃度を高くした分、オン抵抗を低減することが可能とな
る。従って、本実施形態のパワーＭＯＳＦＥＴと図１３
に示したパワーＭＯＳＦＥＴとを同耐圧とした場合につ
いて比較すると、本実施形態のパワーＭＯＳＦＥＴの方
が低オン抵抗化を図ることが可能となる。
【００６２】（他の実施形態）上記各実施形態では、ｎ
チャネル型のパワーＭＯＳＦＥＴについて説明したが、
各構成要素の導電型が逆となるｐチャネル型のパワーＭ
ＯＳＦＥＴについても本発明を適用することが可能であ
る。また、上記実施形態では、パワーＭＯＳＦＥＴを例
に挙げて説明したが、ｎ+型ドレイン領域５をｐ+型とし
たようなＩＧＢＴやサイリスタについても本発明を適用
することが可能である。勿論、この場合にも、各要素の
導電型を逆としたタイプのＩＧＢＴ、サイリスタに本発
明を適用することが可能である。
チャネル型のパワーＭＯＳＦＥＴについて説明したが、
各構成要素の導電型が逆となるｐチャネル型のパワーＭ
ＯＳＦＥＴについても本発明を適用することが可能であ
る。また、上記実施形態では、パワーＭＯＳＦＥＴを例
に挙げて説明したが、ｎ+型ドレイン領域５をｐ+型とし
たようなＩＧＢＴやサイリスタについても本発明を適用
することが可能である。勿論、この場合にも、各要素の
導電型を逆としたタイプのＩＧＢＴ、サイリスタに本発
明を適用することが可能である。
【図１】本発明の第１実施形態におけるパワーＭＯＳＦ
ＥＴの斜視断面を示した図である。
ＥＴの斜視断面を示した図である。
【図２】シミュレーションによって電界分布を調べた結
果を示す図である。
果を示す図である。
【図３】図１に示すパワーＭＯＳＦＥＴの製造工程を示
す図である。
す図である。
【図４】本発明の第２実施形態におけるパワーＭＯＳＦ
ＥＴの斜視断面を示した図である。
ＥＴの斜視断面を示した図である。
【図５】図１に示すパワーＭＯＳＦＥＴの各部と電気配
線との接続状態を示した図である。
線との接続状態を示した図である。
【図６】本発明の第３実施形態におけるパワーＭＯＳＦ
ＥＴの斜視断面を示した図である。
ＥＴの斜視断面を示した図である。
【図７】本発明の第４実施形態におけるパワーＭＯＳＦ
ＥＴの斜視断面を示した図である。
ＥＴの斜視断面を示した図である。
【図８】本発明の第５実施形態におけるパワーＭＯＳＦ
ＥＴの斜視断面を示した図である。
ＥＴの斜視断面を示した図である。
【図９】図８に示すパワーＭＯＳＦＥＴを適用した回路
構成の一例を示した図である。
構成の一例を示した図である。
【図１０】本発明の第６実施形態におけるパワーＭＯＳ
ＦＥＴの斜視断面を示した図である。
ＦＥＴの斜視断面を示した図である。
【図１１】第６実施形態の他の例におけるパワーＭＯＳ
ＦＥＴの斜視断面を示した図である。
ＦＥＴの斜視断面を示した図である。
【図１２】第６実施形態の他の例におけるパワーＭＯＳ
ＦＥＴの斜視断面を示した図である。
ＦＥＴの斜視断面を示した図である。
【図１３】本発明者らが先に提案した半導体装置にリサ
ーフ層を備えた場合の斜視断面を示す図である。
ーフ層を備えた場合の斜視断面を示す図である。
【図１４】本発明者らが先に提案した半導体装置の斜視
断面を示した図である。
断面を示した図である。
【図１５】規格化オン抵抗と耐圧との関係を調べた結果
を示す図である。
を示す図である。
【図１６】図１４に示す半導体装置の製造工程を示した
図である。
図である。
【図１７】結晶性不良や「す」を横切らない様にゲート
電極を形成した場合の斜視断面を示した図である。
電極を形成した場合の斜視断面を示した図である。
【図１８】シミュレーションによって電界分布を調べた
結果を示す図である。
結果を示す図である。
【符号の説明】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…トレ
ンチ、３…ｐ型ベース領域、４…ｎ−型ドリフト領域、
５…ｎ＋型ドレイン領域、６…トレンチ、７…ゲート酸
化膜、８…ゲート電極、２０、２１…金属層、３０…金
属膜、５０…ｐ型リサーフ層。
ンチ、３…ｐ型ベース領域、４…ｎ−型ドリフト領域、
５…ｎ＋型ドレイン領域、６…トレンチ、７…ゲート酸
化膜、８…ゲート電極、２０、２１…金属層、３０…金
属膜、５０…ｐ型リサーフ層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６５２Ｍ
６５２Ｓ
29/749 29/74 ６０１Ａ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78 653
Claims (14)
- 【請求項１】 主表面（１ａ）及び前記主表面の反対面
となる裏面（１ｂ）を有する半導体基板（１）と、 該半導体基板の主表面から垂直方向に延設された第１導
電型のソース領域と、 前記半導体基板のうち前記ソース領域と接するように形
成され、前記主表面から垂直方向に延設された第２導電
型のベース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に形成
され、前記主表面から垂直方向に延設された、前記ソー
ス領域よりも低濃度な第１導電型のドリフト領域（４）
と、 前記ドリフト領域内において、該ドリフト領域に覆われ
るように形成され、前記主表面から垂直方向に延設され
たドレイン領域（５）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
されていると共に、前記半導体基板の表面と平行な方向
において、前記ソース領域から前記ベース領域を貫通
し、前記ドリフト領域に達するように形成されたトレン
チ（６）と、 前記トレンチの表面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
域のうち前記トレンチに隣接する部分に、前記トレンチ
の深さ方向をチャネル幅方向とするチャネル領域を形成
するようになっていることを特徴とする半導体装置。 - 【請求項２】 主表面（１ａ）及び前記主表面の反対面
となる裏面（１ｂ）を有し、ソース領域を構成する第１
導電型の半導体基板（１）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
れた第２導電型のベース領域（３）と、 前記ベース領域内に形成され、前記主表面から垂直方向
に延設された、前記半導体基板よりも低濃度な第１導電
型のドリフト領域（４）と、 前記ドリフト領域内において前記ベース領域から離間す
るように配置されていると共に前記主表面から垂直方向
に延設されたドレイン領域（５）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
されていると共に、前記半導体基板の表面と平行な方向
において、前記ソース領域を構成する半導体基板から前
記ベース領域を貫通し、前記ドリフト領域に達するよう
に形成されたトレンチ（６）と、 前記トレンチの表面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
域のうち前記トレンチに隣接する部分に、前記トレンチ
の深さ方向をチャネル幅方向とするチャネル領域を形成
するようになっていることを特徴とする半導体装置。 - 【請求項３】 前記ドレイン領域は、前記ドリフト領域
の内壁に第１導電型のドレイン形成用膜（１４）をエピ
タキシャル成長させることで構成され、該ドレイン領域
の中央部において前記ドレイン形成用膜の表面同士が接
触した構成となっていることを特徴とする請求項１又は
２に記載の半導体装置。 - 【請求項４】 前記ドレイン領域、前記ドリフト領域及
び前記ベース領域は、前記半導体基板の深さ方向及び前
記トレンチが前記ソース領域から前記ベース領域を貫通
する方向において、不純物濃度が均一となるように構成
されていることを特徴とする請求項１乃至３のいずれか
１つに記載の半導体装置。 - 【請求項５】 前記主表面のうちの前記ソース領域と前
記ベース領域との境界部において、前記ソース領域と前
記ベース領域とを電気的に接続する金属層（２０）が埋
め込まれていることを特徴とする請求項１乃至４のいず
れか１つに記載の半導体装置。 - 【請求項６】 前記主表面のうちの前記ソース領域と前
記ベース領域との境界部には、前記ドレイン領域に相当
する深さまで前記主表面から垂直方向に延設され、前記
ソース領域と前記ベース領域とを電気的に接続している
第１金属層（２０）が備えられており、 前記ドレイン領域内には、前記ドレイン領域に相当する
深さまで前記主表面から垂直方向に延設された第２金属
層（２１）が備えられていることを特徴とする請求項１
乃至４のいずれか１つに記載の半導体装置。 - 【請求項７】 前記半導体基板の前記裏面側は、前記ベ
ース領域が露出するまで除去されており、該裏面側には
前記ソース領域を構成する前記半導体基板と前記ベース
領域とを電気的に接続する金属膜（３０）が備えられて
いることを特徴とする請求項１乃至４のいずれか１つに
記載の半導体装置。 - 【請求項８】 前記半導体基板の前記主表面側におい
て、前記ベース領域、前記ドリフト領域、前記ドレイン
領域、前記ゲート絶縁膜および前記ゲート電極を有する
セルが複数個形成されており、各セルのドレイン領域に
異なるドレイン電極が設けられて、複数のトランジスタ
が１チップ化されていることを特徴とする請求項１乃至
７のいずれか１つに記載の半導体装置。 - 【請求項９】 主表面（１ａ）及び前記主表面の反対面
となる裏面（１ｂ）を有する半導体基板（１）と、 該半導体基板の主表面から垂直方向に延設された第１導
電型のソース領域と、 前記半導体基板のうち前記ソース領域と接するように形
成され、前記主表面から垂直方向に延設された第２導電
型のベース領域（３）と、 前記ベース領域を挟んで前記ソース領域の反対側に形成
され、前記主表面から垂直方向に延設された、前記ソー
ス領域よりも低濃度な第１導電型のドリフト領域（４）
と、 前記ドリフト領域内において、該ドリフト領域に覆われ
るように形成され、前記主表面から垂直方向に延設され
たドレイン領域（５）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
されていると共に、前記半導体基板の表面と平行な方向
において、前記ソース領域から前記ベース領域を貫通
し、前記ドリフト領域に達するように形成されたトレン
チ（６）と、 前記トレンチの表面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
域のうち前記トレンチに隣接する部分に、前記トレンチ
の深さ方向をチャネル幅方向とするチャネル領域を形成
するようになっている半導体装置であって、 前記ドリフト領域には、前記主表面から垂直方向に延設
された複数本の第２導電型のリサーフ層（５０）が備え
られていることを特徴とする半導体装置。 - 【請求項１０】 主表面（１ａ）及び前記主表面の反対
面となる裏面（１ｂ）を有し、ソース領域を構成する第
１導電型の半導体基板（１）と、 前記半導体基板のうち前記主表面から垂直方向に延設さ
れた第２導電型のベース領域（３）と、 前記ベース領域内に形成され、前記主表面から垂直方向
に延設された、前記半導体基板よりも低濃度な第１導電
型のドリフト領域（４）と、 前記ドリフト領域内において前記ベース領域から離間す
るように配置されていると共に前記主表面から垂直方向
に延設されたドレイン領域（５）と、 前記主表面から掘られ、前記主表面から垂直方向に延設
されていると共に、前記半導体基板の表面と平行な方向
において、前記ソース領域を構成する半導体基板から前
記ベース領域を貫通し、前記ドリフト領域に達するよう
に形成されたトレンチ（６）と、 前記トレンチの表面に形成されたゲート絶縁膜（７）
と、 前記ゲート絶縁膜の表面に形成されたゲート電極（８）
とを備え、 前記ゲート電極に電圧を印加したときに、前記ベース領
域のうち前記トレンチに隣接する部分に、前記トレンチ
の深さ方向をチャネル幅方向とするチャネル領域を形成
するようになっている半導体装置であって、 前記ドリフト領域には、前記主表面から垂直方向に延設
された複数本の第２導電型のリサーフ層（５０）が備え
られていることを特徴とする半導体装置。 - 【請求項１１】 前記ドレイン領域、前記ドリフト領
域、前記ベース領域前記リサーフ層は、前記半導体基板
の深さ方向及び前記トレンチが前記ソース領域から前記
ベース領域を貫通する方向において、不純物濃度が均一
となるように構成されていることを特徴とする請求項９
又は１０に記載の半導体装置。 - 【請求項１２】 前記ゲート電極に電圧を印加していな
いときに、前記リサーフ層から伸びる空乏層によって、
前記ドリフト領域が完全に空乏化されるようになってい
ることを特徴とする請求項９乃至１１のいずれか１つに
記載の半導体装置。 - 【請求項１３】 前記リサーフ層が前記ベース領域と接
していることを特徴とする請求項９乃至１２のいずれか
１つに記載の半導体装置。 - 【請求項１４】 主表面（１ａ）及び該主表面の反対面
となる裏面（１ｂ）を有し、ソース領域を構成する第１
導電型の半導体基板（１）を用意する工程と、 前記半導体基板の所定領域に、前記主表面側から垂直方
向に第１のトレンチ（２）を形成する工程と、 前記第１のトレンチの内壁を覆うように、かつ前記第１
のトレンチの凹みが残るように、第２導電型のベース領
域（３）を構成するベース形成用膜（１２）を成膜する
工程と、 前記第１のトレンチ内の前記ベース領域を覆うように、
かつ前記第１のトレンチの凹みが残るように、第１導電
型のドリフト領域（４）を構成するドリフト形成用膜
（１３）を成膜する工程と、 前記第１のトレンチ内の前記ドリフト領域を覆うよう
に、第１導電型のドレイン領域（５）を構成するドレイ
ン形成用膜（１４）を成膜する工程と、 前記ベース形成用膜、前記ドリフト形成用膜、及び前記
ドレイン形成用膜のそれぞれを平坦化する工程と、 前記ソース領域から前記ベース領域を貫通するように、
前記主表面側から該主表面の垂直方向に第２のトレンチ
（６）を形成する工程と、 前記第２のトレンチ内にゲート絶縁膜（７）を形成する
工程と、 前記ゲート絶縁膜の表面にゲート電極（８）を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120163A JP3534084B2 (ja) | 2001-04-18 | 2001-04-18 | 半導体装置およびその製造方法 |
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| US10/695,811 US6867456B2 (en) | 2001-04-18 | 2003-10-30 | Semiconductor device having high breakdown voltage without increased on resistance |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120163A JP3534084B2 (ja) | 2001-04-18 | 2001-04-18 | 半導体装置およびその製造方法 |
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|---|---|
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