JPH0582782A - Ｍｏｓｆｅｔ - Google Patents
ＭｏｓｆｅｔInfo
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- JPH0582782A JPH0582782A JP3240846A JP24084691A JPH0582782A JP H0582782 A JPH0582782 A JP H0582782A JP 3240846 A JP3240846 A JP 3240846A JP 24084691 A JP24084691 A JP 24084691A JP H0582782 A JPH0582782 A JP H0582782A
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- semiconductor region
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- 239000011229 interlayer Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】チャネル密度を大きくしてソース・ドレイン電
極の抵抗を小さくするとともにゲート抵抗を低減するト
レンチドレイン構造のＭＯＳＦＥＴを提供する。 【構成】半導体基板１上の第１の半導体領域２の表面の
面上で、ドレインコンタクト領域５が形成される溝を中
央にして、該溝の形状に沿う周辺にチャネル形成領域と
しての第２の半導体領域３とソース領域としての第３の
半導体領域４の形成を有する単位セル構造を複数個備え
る。
極の抵抗を小さくするとともにゲート抵抗を低減するト
レンチドレイン構造のＭＯＳＦＥＴを提供する。 【構成】半導体基板１上の第１の半導体領域２の表面の
面上で、ドレインコンタクト領域５が形成される溝を中
央にして、該溝の形状に沿う周辺にチャネル形成領域と
しての第２の半導体領域３とソース領域としての第３の
半導体領域４の形成を有する単位セル構造を複数個備え
る。
Description
【０００１】
【産業上の利用分野】本発明は、パワー用の横型ＭＯＳ
ＦＥＴの改良に関する。
ＦＥＴの改良に関する。
【０００２】
【従来の技術】横型パワーＭＯＳＦＥＴは、ドレイン耐
圧を得るためのドレイン領域を半導体表面に沿って横方
向に取るため、縦型パワーＭＯＳＦＥＴと比較してチャ
ネル密度が低く、オン抵抗が大きいという欠点があっ
た。それを解決するため、ドレインコンタクト領域をト
レンチを形成して深さ方向に取ることによって、電界集
中を緩和し、同じドレイン耐圧を得るためのドレイン領
域の長さを低減してチャネル密度を向上し、さらに電流
が半導体内部に広がって流れるようになって、オン抵抗
低減を図った構造がある。（特願平３−１５８３４１
号） しかし、半導体表面に３種の電極が必要なため、素子の
平面構造として、従来の横型パワーＭＯＳＦＥＴと同様
なストライプ構造を用いると、例えば図３に示した構造
となる。１は半導体基板、２は第１の半導体領域として
のドレインｎ-型エピタキシャル層、３は第２の半導体
領域としてのｐ型チャネル形成領域、４は第３の半導体
領域としてのｎ+型ソース領域、５は第４の半導体領域
としてのｎ+型ドレインコンタクト領域、６は第１の導
電性層としてのゲート電極、７は第２の導電性層として
のソース電極、８は第３の導電性層としてのドレイン電
極、９はゲート絶縁膜、１０は第１の層間絶縁膜であ
る。
圧を得るためのドレイン領域を半導体表面に沿って横方
向に取るため、縦型パワーＭＯＳＦＥＴと比較してチャ
ネル密度が低く、オン抵抗が大きいという欠点があっ
た。それを解決するため、ドレインコンタクト領域をト
レンチを形成して深さ方向に取ることによって、電界集
中を緩和し、同じドレイン耐圧を得るためのドレイン領
域の長さを低減してチャネル密度を向上し、さらに電流
が半導体内部に広がって流れるようになって、オン抵抗
低減を図った構造がある。（特願平３−１５８３４１
号） しかし、半導体表面に３種の電極が必要なため、素子の
平面構造として、従来の横型パワーＭＯＳＦＥＴと同様
なストライプ構造を用いると、例えば図３に示した構造
となる。１は半導体基板、２は第１の半導体領域として
のドレインｎ-型エピタキシャル層、３は第２の半導体
領域としてのｐ型チャネル形成領域、４は第３の半導体
領域としてのｎ+型ソース領域、５は第４の半導体領域
としてのｎ+型ドレインコンタクト領域、６は第１の導
電性層としてのゲート電極、７は第２の導電性層として
のソース電極、８は第３の導電性層としてのドレイン電
極、９はゲート絶縁膜、１０は第１の層間絶縁膜であ
る。
【０００３】
【発明が解決しようとする課題】図３のＭＯＳＦＥＴ構
造では、ソース・ドレイン電極がくし形のパターンとな
るので、配線電極のため素子として使われない部分が多
くオン抵抗が大きくなること、またゲート電極が細長く
なりゲート抵抗も大きくなることなどの問題がある。本
発明の目的は、このような欠点を克服し、チャネル密度
を大きくしてソース・ドレイン電極の抵抗を小さくする
とともにゲート抵抗を低減するトレンチドレイン構造の
ＭＯＳＦＥＴを提供することにある。
造では、ソース・ドレイン電極がくし形のパターンとな
るので、配線電極のため素子として使われない部分が多
くオン抵抗が大きくなること、またゲート電極が細長く
なりゲート抵抗も大きくなることなどの問題がある。本
発明の目的は、このような欠点を克服し、チャネル密度
を大きくしてソース・ドレイン電極の抵抗を小さくする
とともにゲート抵抗を低減するトレンチドレイン構造の
ＭＯＳＦＥＴを提供することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１に示すように、半導体基板
１上の第１の半導体領域２の表面の面上で、ドレインコ
ンタクト領域５が形成される溝を中央にして、該溝の形
状に沿う周辺にチャネル形成領域としての第２の半導体
領域３とソース領域としての第３の半導体領域４の形成
を有する単位セル構造を複数個備えることとする。
め、本発明では、例えば図１に示すように、半導体基板
１上の第１の半導体領域２の表面の面上で、ドレインコ
ンタクト領域５が形成される溝を中央にして、該溝の形
状に沿う周辺にチャネル形成領域としての第２の半導体
領域３とソース領域としての第３の半導体領域４の形成
を有する単位セル構造を複数個備えることとする。
【０００５】
【作用】本発明で、第１の半導体領域の表面の面上で、
ドレインコンタクト領域が形成される溝を中央にして、
該溝の形状に沿う周辺に第２の半導体領域と第３の半導
体領域の形成を有する構造を備えることとすることによ
り、ドレインコンタクト領域をチャネルが取り囲むよう
な形状となる。このことが素子として使われない部分が
多い従来例に比べて、本発明ではこのような部分を小さ
くすることが容易になる。さらに従来例よりも本発明で
はドレインコンタクト領域を小さくできることと合わせ
て、本発明によれば、後述において詳述するように、単
位の素子構造面積当たりのチャネル幅すなわちチャネル
密度が従来より大きくなり、ソース・ドレイン電極の抵
抗を小さくすることが可能になる。また本発明ではゲー
ト電極に流れる電流が広がりをもって面状に流れるよう
にできるので従来よりゲート抵抗を低減することも可能
になる。
ドレインコンタクト領域が形成される溝を中央にして、
該溝の形状に沿う周辺に第２の半導体領域と第３の半導
体領域の形成を有する構造を備えることとすることによ
り、ドレインコンタクト領域をチャネルが取り囲むよう
な形状となる。このことが素子として使われない部分が
多い従来例に比べて、本発明ではこのような部分を小さ
くすることが容易になる。さらに従来例よりも本発明で
はドレインコンタクト領域を小さくできることと合わせ
て、本発明によれば、後述において詳述するように、単
位の素子構造面積当たりのチャネル幅すなわちチャネル
密度が従来より大きくなり、ソース・ドレイン電極の抵
抗を小さくすることが可能になる。また本発明ではゲー
ト電極に流れる電流が広がりをもって面状に流れるよう
にできるので従来よりゲート抵抗を低減することも可能
になる。
【０００６】
【実施例】図１は本発明の第１の実施例を示した構造図
である。１セルの、ゲート電極、ドレインコンタクト
部、ソースコンタクト部、バックゲートコンタクト部の
上面パターンと、断面構造図を示す。１は半導体基板、
２は第１の半導体領域としてのドレインｎ-型エピタキ
シャル層、３は第２の半導体領域としてのｐ型チャネル
形成領域、４は第３の半導体領域としてのｎ+型ソース
領域、５は第４の半導体領域としてのｎ+型ドレインコ
ンタクト領域、６は第１の導電性層としてのゲート電
極、７は第２の導電性層としてのソース電極、８は第３
の導電性層としてのドレイン電極、９はゲート絶縁膜、
１０は第１の層間絶縁膜、１１は第２の層間絶縁膜、１
２はドレインコンタクト部、１３はソースコンタクト
部、１４はバックゲートコンタクト部である。
である。１セルの、ゲート電極、ドレインコンタクト
部、ソースコンタクト部、バックゲートコンタクト部の
上面パターンと、断面構造図を示す。１は半導体基板、
２は第１の半導体領域としてのドレインｎ-型エピタキ
シャル層、３は第２の半導体領域としてのｐ型チャネル
形成領域、４は第３の半導体領域としてのｎ+型ソース
領域、５は第４の半導体領域としてのｎ+型ドレインコ
ンタクト領域、６は第１の導電性層としてのゲート電
極、７は第２の導電性層としてのソース電極、８は第３
の導電性層としてのドレイン電極、９はゲート絶縁膜、
１０は第１の層間絶縁膜、１１は第２の層間絶縁膜、１
２はドレインコンタクト部、１３はソースコンタクト
部、１４はバックゲートコンタクト部である。
【０００７】上面から見て、ドレインのトレンチを囲む
ようにゲート電極、ｐ型チャネル形成領域、ｎ+型ソー
ス領域が形成される。トレンチを四角形に形成すると、
図のように４辺にそれぞれソースコンタクト部、バック
ゲートコンタクト部が形成される。ゲート電極は、周囲
のセルと４隅で交互に接続される。断面構造図に示した
ように、第２の導電性層によってソース電極が形成さ
れ、さらにドレインのトレンチが埋められる。ソース電
極は、ドレイン部分に四角く穴があいたメッシュ状にな
る。その導電性層の上に、第２の層間絶縁膜が形成さ
れ、ドレインコンタクト部にコンタクトホールを開け
て、第３の導電性層としてのドレイン電極が形成され
る。
ようにゲート電極、ｐ型チャネル形成領域、ｎ+型ソー
ス領域が形成される。トレンチを四角形に形成すると、
図のように４辺にそれぞれソースコンタクト部、バック
ゲートコンタクト部が形成される。ゲート電極は、周囲
のセルと４隅で交互に接続される。断面構造図に示した
ように、第２の導電性層によってソース電極が形成さ
れ、さらにドレインのトレンチが埋められる。ソース電
極は、ドレイン部分に四角く穴があいたメッシュ状にな
る。その導電性層の上に、第２の層間絶縁膜が形成さ
れ、ドレインコンタクト部にコンタクトホールを開け
て、第３の導電性層としてのドレイン電極が形成され
る。
【０００８】図２に、４セル分の上面パターン図を示
す。図のように、各セルのゲート電極は相互に接続さ
れ、メッシュ状となっている。実際の素子では、仕様に
従って、必要なセル数を形成すれば良い。
す。図のように、各セルのゲート電極は相互に接続さ
れ、メッシュ状となっている。実際の素子では、仕様に
従って、必要なセル数を形成すれば良い。
【０００９】本発明による構造を用いることによって、
従来のストライプ構造を用いる場合よりも、チャネル密
度を向上させることができる。図４に示すように、ゲー
ト電極の長さをＬch、ソース領域に必要な幅をＬS、ド
レイン領域に必要な長さをＬDとして、図１の構造の場
合と、従来のストライプ構造の場合のチャネル密度（単
位の素子構造面積当たりのチャネル幅）を計算すると、
本発明の構造においては、１セルの面積Ｓは、 Ｓ＝（ＬD＋２Ｌch＋ＬS)2 １セルのチャネル幅は、４ＬD、よってチャネル密度Ｄc
hは、
従来のストライプ構造を用いる場合よりも、チャネル密
度を向上させることができる。図４に示すように、ゲー
ト電極の長さをＬch、ソース領域に必要な幅をＬS、ド
レイン領域に必要な長さをＬDとして、図１の構造の場
合と、従来のストライプ構造の場合のチャネル密度（単
位の素子構造面積当たりのチャネル幅）を計算すると、
本発明の構造においては、１セルの面積Ｓは、 Ｓ＝（ＬD＋２Ｌch＋ＬS)2 １セルのチャネル幅は、４ＬD、よってチャネル密度Ｄc
hは、
【００１０】
【数１】
【００１１】従来のストライプ構造においては、ストラ
イプ長さＬ′あたり、 Ｓ＝Ｌ′(ＬD＋２Ｌch＋ＬS) チャネル幅は２Ｌ′、よって
イプ長さＬ′あたり、 Ｓ＝Ｌ′(ＬD＋２Ｌch＋ＬS) チャネル幅は２Ｌ′、よって
【００１２】
【数２】
【００１３】Ｌch、ＬSは、ほぼ製作プロセスの加工寸
法で決定される値で、ＬDはトレンチの加工精度ととも
に素子耐圧によって決定される値である。よって、Ｌc
h、ＬSを一定とし、ＬDを変数としてＤchの変化を表し
たグラフを図５に示す。この図では、Ｌch＝２μｍ、Ｌ
S＝６μｍとした。図から明らかなように、この条件の
場合、ＬDが１０μｍ以上では、本発明による構造の方
が、従来のストライプ構造よりもチャネル密度を大きく
取れることがわかる。チャネル密度が大きいほど、チャ
ネル部分での抵抗を低減することができる。
法で決定される値で、ＬDはトレンチの加工精度ととも
に素子耐圧によって決定される値である。よって、Ｌc
h、ＬSを一定とし、ＬDを変数としてＤchの変化を表し
たグラフを図５に示す。この図では、Ｌch＝２μｍ、Ｌ
S＝６μｍとした。図から明らかなように、この条件の
場合、ＬDが１０μｍ以上では、本発明による構造の方
が、従来のストライプ構造よりもチャネル密度を大きく
取れることがわかる。チャネル密度が大きいほど、チャ
ネル部分での抵抗を低減することができる。
【００１４】図６に、本発明の第２の実施例を示す。１
セルを６角形の形状とした場合である。４角形の場合よ
りも、セルの頂点部でのチャネルが形成されないデッド
スペースが小さくなるので、チャネル密度をさらに向上
させることができる。なお、以上の実施例は、ｎチャネ
ル型ＭＯＳＦＥＴについて述べたが、ｐチャネル型ＭＯ
ＳＦＥＴについても、同様に実施し、効果をあげること
ができる。
セルを６角形の形状とした場合である。４角形の場合よ
りも、セルの頂点部でのチャネルが形成されないデッド
スペースが小さくなるので、チャネル密度をさらに向上
させることができる。なお、以上の実施例は、ｎチャネ
ル型ＭＯＳＦＥＴについて述べたが、ｐチャネル型ＭＯ
ＳＦＥＴについても、同様に実施し、効果をあげること
ができる。
【００１５】
【発明の効果】以上説明したように、本発明は、従来の
ストライプ状の平面パターンよりもチャネル密度を向上
してソース・ドレイン電極の抵抗を下げるとともに、ゲ
ート抵抗を低減できるという利点がある。
ストライプ状の平面パターンよりもチャネル密度を向上
してソース・ドレイン電極の抵抗を下げるとともに、ゲ
ート抵抗を低減できるという利点がある。
【図１】本発明の第１の実施例によるＭＯＳＦＥＴの１
セルの上面及び断面図。
セルの上面及び断面図。
【図２】本発明の第１の実施例によるＭＯＳＦＥＴの４
セル分の上面パターン図。
セル分の上面パターン図。
【図３】従来のＭＯＳＦＥＴの上面及び断面図。
【図４】素子の構造パラメータを示した図。
【図５】従来構造と本発明による構造のチャネル密度を
比較したグラフ。
比較したグラフ。
【図６】本発明の第２の実施例によるＭＯＳＦＥＴの７
セル分の上面パターン図。
セル分の上面パターン図。
１…半導体基板 ２…ドレインｎ-型エピタキシャル層（第１の半導体領
域） ３…ｐ型チャネル形成領域（第２の半導体領域） ４…ｎ+型ソース領域（第３の半導体領域） ５…ｎ+型ドレインコンタクト領域（第４の半導体領
域） ６…ゲート電極（第１の導電性層） ７…ソース電極（第２の導電性層） ８…ドレイン電極（第３の導電性層） ９…ゲート絶縁膜 １０…第１の層間絶縁膜 １１…第２の層間絶縁膜 １２…ドレインコンタクト部 １３…ソースコンタクト部 １４…バックゲートコンタクト部
域） ３…ｐ型チャネル形成領域（第２の半導体領域） ４…ｎ+型ソース領域（第３の半導体領域） ５…ｎ+型ドレインコンタクト領域（第４の半導体領
域） ６…ゲート電極（第１の導電性層） ７…ソース電極（第２の導電性層） ８…ドレイン電極（第３の導電性層） ９…ゲート絶縁膜 １０…第１の層間絶縁膜 １１…第２の層間絶縁膜 １２…ドレインコンタクト部 １３…ソースコンタクト部 １４…バックゲートコンタクト部
Claims (1)
- 【請求項１】任意の導電型の半導体基板と、該基板上に
形成されたドレイン領域としての第１の導電型の第１の
半導体領域と、該第１の半導体領域上の表面に、層間絶
縁膜で相互に絶縁された、ゲート電極としての第１の導
電性層と、ソース電極としての第２の導電性層と、ドレ
イン電極としての第３の導電性層とを有し、 上記ゲート電極としての第１の導電性層は、上記第１の
半導体領域内の上記表面部位に形成された、第１の導電
型とは逆の第２の導電型からなるチャネル形成領域とし
ての第２の半導体領域の表面にゲート絶縁膜を介して形
成され、 上記ソース電極としての第２の導電性層は、上記第２の
半導体領域と、該領域内の上部に形成された、ソース領
域としての第１の導電型の第３の半導体領域とに接して
形成され、 さらに上記ドレイン電極としての第３の導電性層は、ド
レインコンタクト領域としての第１の導電型の第４の半
導体領域に接して形成され、かつ、上記ドレインコンタ
クト領域は、上記第２と第３の半導体領域とは別の部位
に上記第１の半導体領域内に表面から深さ方向に向けて
設けた溝の内部に突入した形状を備える構成を有するＭ
ＯＳＦＥＴにおいて、 上記第１の半導体領域の表面の面上で、上記ドレインコ
ンタクト領域が形成される溝を中央にして、該溝の形状
に沿う周辺に上記第２の半導体領域と第３の半導体領域
の上記形成を有する単位セル構造を複数個備えることを
特徴とするＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240846A JPH0582782A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240846A JPH0582782A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582782A true JPH0582782A (ja) | 1993-04-02 |
Family
ID=17065581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240846A Pending JPH0582782A (ja) | 1991-09-20 | 1991-09-20 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582782A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525375B1 (en) | 1999-10-19 | 2003-02-25 | Denso Corporation | Semiconductor device having trench filled up with gate electrode |
| US6670673B2 (en) | 2001-04-18 | 2003-12-30 | Denso Corporation | Semiconductor device and method for manufacturing semiconductor device |
| WO2009079561A1 (en) * | 2007-12-17 | 2009-06-25 | Marvell World Trade Ltd. | Mos device with low on-resistance |
| JP2013179336A (ja) * | 2006-12-28 | 2013-09-09 | Marvell World Trade Ltd | 低オン抵抗のｍｏｓデバイス配置 |
-
1991
- 1991-09-20 JP JP3240846A patent/JPH0582782A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525375B1 (en) | 1999-10-19 | 2003-02-25 | Denso Corporation | Semiconductor device having trench filled up with gate electrode |
| US6696323B2 (en) | 1999-10-19 | 2004-02-24 | Denso Corporation | Method of manufacturing semiconductor device having trench filled up with gate electrode |
| US6670673B2 (en) | 2001-04-18 | 2003-12-30 | Denso Corporation | Semiconductor device and method for manufacturing semiconductor device |
| US6867456B2 (en) | 2001-04-18 | 2005-03-15 | Denso Corporation | Semiconductor device having high breakdown voltage without increased on resistance |
| JP2013179336A (ja) * | 2006-12-28 | 2013-09-09 | Marvell World Trade Ltd | 低オン抵抗のｍｏｓデバイス配置 |
| WO2009079561A1 (en) * | 2007-12-17 | 2009-06-25 | Marvell World Trade Ltd. | Mos device with low on-resistance |
| US8901648B2 (en) | 2007-12-17 | 2014-12-02 | Marvell World Trade Ltd. | MOS device with low on-resistance |
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