JP2597412B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
- H10D62/107—Buried supplementary regions, e.g. buried guard rings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電解効果型の半導体装置とその製造方法
に関するもので、特に、その破壊耐量の向上のための改
良に関する。
に関するもので、特に、その破壊耐量の向上のための改
良に関する。
第10A図は従来のｎチャネル形パワーMOSFET100の表面
部分の概要を示す平面図であり、第10B図はそのB1−B1
断面図である。ただし、第10A図は、第10B図のB3−B3面
上での平面図に相当する。
部分の概要を示す平面図であり、第10B図はそのB1−B1
断面図である。ただし、第10A図は、第10B図のB3−B3面
上での平面図に相当する。
このMOSFET100は、ｐ形シリコン基板１の上に形成さ
れたn-層3a,3bを有しており、基板１とn-層3aとの間に
はn+埋込み層２が設けられている。このうち、n-層3bは
n-ドレイン層として機能する。また、n-層3a,3bの間に
は、n+ドレイン領域４が形成されている。第10A図から
わかるように、このn+ドレイン領域４はn-層3bを取り囲
んでおり、n+ドレイン領域４とn-ドレイン層3bとの組合
わせによってMOSFETのドレイン領域が形成されている。
れたn-層3a,3bを有しており、基板１とn-層3aとの間に
はn+埋込み層２が設けられている。このうち、n-層3bは
n-ドレイン層として機能する。また、n-層3a,3bの間に
は、n+ドレイン領域４が形成されている。第10A図から
わかるように、このn+ドレイン領域４はn-層3bを取り囲
んでおり、n+ドレイン領域４とn-ドレイン層3bとの組合
わせによってMOSFETのドレイン領域が形成されている。
n-層3bの中には２つのｐ形半導体領域５が形成されて
いる。また、それぞれのｐ形半導体領域５の中には、中
心部に孔を有するn+ソース領域６が与えられている。そ
して、ｐ形半導体領域５のうち、n+ソース領域６を取囲
む部分が、チャネル形成領域９となっており、n+ソース
領域６の辺縁部が、狭隘なチャネル形成領域９を介して
n-層3aに対向している。
いる。また、それぞれのｐ形半導体領域５の中には、中
心部に孔を有するn+ソース領域６が与えられている。そ
して、ｐ形半導体領域５のうち、n+ソース領域６を取囲
む部分が、チャネル形成領域９となっており、n+ソース
領域６の辺縁部が、狭隘なチャネル形成領域９を介して
n-層3aに対向している。
n-層3bの表面からn+ソース領域６の表面の一部分にか
けてゲート絶縁膜７が形成されており、このゲート絶縁
膜７の上には、チャネル形成領域９とその周辺の領域に
対向するゲート電極８が設けられている。また、n+ソー
ス領域６とｐ形半導体領域５とを短絡連続するようにソ
ース電極10が設けられており、ゲート電極８とソース電
極10とは、層間絶縁層11によって電気的に絶縁されてい
る。さらに、n+ドレイン領域４の上にはドレイン電極12
が形成されており、半導体基板１の下側主面には、接地
レベルに接続される裏面電極13が設けられている。第10
A図および第10B図からわかるように、このOMSFET100は
２組のMOユニットセルの並列接続となっており、ゲート
電極８とドレイン電極12とが半導体エレメントの上面側
に設けられているアップドレインタイプのMOSFETとなっ
ている。
けてゲート絶縁膜７が形成されており、このゲート絶縁
膜７の上には、チャネル形成領域９とその周辺の領域に
対向するゲート電極８が設けられている。また、n+ソー
ス領域６とｐ形半導体領域５とを短絡連続するようにソ
ース電極10が設けられており、ゲート電極８とソース電
極10とは、層間絶縁層11によって電気的に絶縁されてい
る。さらに、n+ドレイン領域４の上にはドレイン電極12
が形成されており、半導体基板１の下側主面には、接地
レベルに接続される裏面電極13が設けられている。第10
A図および第10B図からわかるように、このOMSFET100は
２組のMOユニットセルの並列接続となっており、ゲート
電極８とドレイン電極12とが半導体エレメントの上面側
に設けられているアップドレインタイプのMOSFETとなっ
ている。
このような構成を有するMOSFET100では、ドレイン電
極12とソース電極10との間にドレイン電圧を印加させて
いる状況下でゲート電極８とソース電極10との間にゲー
ト電圧を印加する。これによってチャネル形成領域９に
チャネルが形成され、このチャネルを通じてドレイン電
極12とソース電極10との間に電流が流れる。この電流の
大きさは、ゲート電圧の大きさによって制御可能であ
る。
極12とソース電極10との間にドレイン電圧を印加させて
いる状況下でゲート電極８とソース電極10との間にゲー
ト電圧を印加する。これによってチャネル形成領域９に
チャネルが形成され、このチャネルを通じてドレイン電
極12とソース電極10との間に電流が流れる。この電流の
大きさは、ゲート電圧の大きさによって制御可能であ
る。
また、このような動作のためには、n+ソース領域６の
電位とｐ形半導体領域５の中心部分の電位とを常に同一
に保つ必要がある。それは、ｐ形半導体領域５がn+ソー
ス領域６に対して電気的にフロート状態となると、ゲー
ト電圧とチャネル電流との関係が不定となってしまうか
らである。n+ソース領域６とｐ形半導体領域５の中心部
分とを短絡接続するようにソース電極10が形成されてい
るのは、このような条件を満足させるためである。
電位とｐ形半導体領域５の中心部分の電位とを常に同一
に保つ必要がある。それは、ｐ形半導体領域５がn+ソー
ス領域６に対して電気的にフロート状態となると、ゲー
ト電圧とチャネル電流との関係が不定となってしまうか
らである。n+ソース領域６とｐ形半導体領域５の中心部
分とを短絡接続するようにソース電極10が形成されてい
るのは、このような条件を満足させるためである。
ところで、このようなMOSFET100の出力特性は、第11
図に示すようになっている。すなわち、ソース・ドレイ
ン間電圧VDが降伏電圧VBDより低いときにはソース・ド
レイン間電流IDはゲート電圧VGに従って増大する。そし
て、ソース・ドレイン間電圧VDが降伏電圧VBDに至るとM
OSFET100は瞬時に破壊する。以下、第9A図のB2−B2断面
に相当する第12図と、その部分拡大図に相当する第13図
とを参照して、MOSFET100におけるこの降伏現象を解析
する。
図に示すようになっている。すなわち、ソース・ドレイ
ン間電圧VDが降伏電圧VBDより低いときにはソース・ド
レイン間電流IDはゲート電圧VGに従って増大する。そし
て、ソース・ドレイン間電圧VDが降伏電圧VBDに至るとM
OSFET100は瞬時に破壊する。以下、第9A図のB2−B2断面
に相当する第12図と、その部分拡大図に相当する第13図
とを参照して、MOSFET100におけるこの降伏現象を解析
する。
第12図において、ソース電極10とドレイン電極12との
間に印加されているドレイン電圧VDを増加さていく場合
を考える。このとき、このドレイン電圧VDがn-ドレイン
層3bとｐ形半導体領域５との間の降伏電圧値VBDに到達
すると、矢印で示す降伏電流JCがn-ドレイン層3bからソ
ース電極10へと流れる。
間に印加されているドレイン電圧VDを増加さていく場合
を考える。このとき、このドレイン電圧VDがn-ドレイン
層3bとｐ形半導体領域５との間の降伏電圧値VBDに到達
すると、矢印で示す降伏電流JCがn-ドレイン層3bからソ
ース電極10へと流れる。
一方、このような状態におけるMOSユニットセルの等
価回路は第13図に示すようになっており、ベース抵抗Ra
を有する寄生のnpnトランジスタTrとダイオードDaとの
逆並列接続を含んだ構成となっている。したがって、降
伏状態において、n+ソース領域６の下へ流れ込む第12図
の降伏電流JCは、トランジスタTrのベース抵抗Raを経て
ソース電極10へと流れるが、この降伏電流JCの大きさ
が、次式（１）： JC×Ra＞0.6［Ｖ］ …（１） の条件を満たしたときに寄生トランジスタTrが導通す
る。ただし、“0.6［Ｖ］″はシリコンを用いたpn接合
のビルトイン電圧（built−in voltage）である。そし
て、このような寄生トランジスタTrの導通が生じるとそ
れぞれのMOSユニットセルがブロッキング状態に入り、
その結果、MOSFET100が短時間のうちに破壊されてしま
う。このため、このようなタイプの半導体装置の破壊耐
量を向上させるには、降伏状態における積（JC×Ra）が
あまり大きくならないようにすることが必要である。
価回路は第13図に示すようになっており、ベース抵抗Ra
を有する寄生のnpnトランジスタTrとダイオードDaとの
逆並列接続を含んだ構成となっている。したがって、降
伏状態において、n+ソース領域６の下へ流れ込む第12図
の降伏電流JCは、トランジスタTrのベース抵抗Raを経て
ソース電極10へと流れるが、この降伏電流JCの大きさ
が、次式（１）： JC×Ra＞0.6［Ｖ］ …（１） の条件を満たしたときに寄生トランジスタTrが導通す
る。ただし、“0.6［Ｖ］″はシリコンを用いたpn接合
のビルトイン電圧（built−in voltage）である。そし
て、このような寄生トランジスタTrの導通が生じるとそ
れぞれのMOSユニットセルがブロッキング状態に入り、
その結果、MOSFET100が短時間のうちに破壊されてしま
う。このため、このようなタイプの半導体装置の破壊耐
量を向上させるには、降伏状態における積（JC×Ra）が
あまり大きくならないようにすることが必要である。
しかしながら、従来のデバイス構造ではドレイン電圧
が降伏電圧VBDに至ると直ちに積（JC×Ra）が0.6［Ｖ］
を越えてしまうため、その破壊耐量はあまり高くならな
いという問題がある。そして、このような問題はパワー
MOSFETのみでなく、IGBTなどの他の電界効果型半導体装
置にも共通の問題となっている。
が降伏電圧VBDに至ると直ちに積（JC×Ra）が0.6［Ｖ］
を越えてしまうため、その破壊耐量はあまり高くならな
いという問題がある。そして、このような問題はパワー
MOSFETのみでなく、IGBTなどの他の電界効果型半導体装
置にも共通の問題となっている。
この発明は従来技術における上述の問題の克服を意図
しており、電界効果型の半導体装置における破壊耐量を
向上させることを目的とする。
しており、電界効果型の半導体装置における破壊耐量を
向上させることを目的とする。
この発明の第１の構成は、FETなどのようなユニポー
ラ型の半導体装置を対象としている。そして、この第１
の構成にかかる電界効果型半導体装置は、半導体基板の
一主面上に配設された第１導電形の半導体層と、前記半
導体層の表面に選択的に配設された第２導電形の第１の
半導体領域と、前記第１の半導体領域の表面にチャネル
領域となる狭隘部を介して、前記半導体層と対向する辺
縁部を有する第１導電形の第２の半導体領域と、前記狭
隘部と前記辺縁部とこの辺縁部に対向する前記半導体層
それぞれの表面上に配設された絶縁層と、この絶縁層を
介して配設された制御電極と、前記狭隘部と所定の距離
だけ離れて対向し、前記第２の半導体領域から狭隘部を
介いて流出する電流を受けるように前記半導体層表面上
に延在するように配設された第１の主電極と、この第１
の主電極と前記狭隘部との間の前記半導体層に、おのお
の間隔をおいて離散的に配設された第２導電形の複数の
離散配置半導体領域と、前記第１の半導体領域と第２の
半導体領域とを短絡するように配設された第２の主電極
とを備えている。
ラ型の半導体装置を対象としている。そして、この第１
の構成にかかる電界効果型半導体装置は、半導体基板の
一主面上に配設された第１導電形の半導体層と、前記半
導体層の表面に選択的に配設された第２導電形の第１の
半導体領域と、前記第１の半導体領域の表面にチャネル
領域となる狭隘部を介して、前記半導体層と対向する辺
縁部を有する第１導電形の第２の半導体領域と、前記狭
隘部と前記辺縁部とこの辺縁部に対向する前記半導体層
それぞれの表面上に配設された絶縁層と、この絶縁層を
介して配設された制御電極と、前記狭隘部と所定の距離
だけ離れて対向し、前記第２の半導体領域から狭隘部を
介いて流出する電流を受けるように前記半導体層表面上
に延在するように配設された第１の主電極と、この第１
の主電極と前記狭隘部との間の前記半導体層に、おのお
の間隔をおいて離散的に配設された第２導電形の複数の
離散配置半導体領域と、前記第１の半導体領域と第２の
半導体領域とを短絡するように配設された第２の主電極
とを備えている。
一方、この発明の第２の構成は、IGBTなどのような絶
縁ゲート型のバイポーラ半導体装置を対象としている。
そして、この半導体装置は、半導体基板の一主面上に配
設された第１導電形の半導体層と、前記半導体層の表面
に選択的に配設された第２導電形の第１の半導体領域
と、前記第１の半導体領域の表面にチャネル領域となる
狭隘部を介して、前記半導体層と対向する辺縁部を有す
る第１導電形の第２の半導体領域と、前記狭隘部と前記
辺縁部とこの辺縁部に対向する前記半導体層それぞれの
表面上に配設された絶縁層と、この絶縁層を介して配設
されたゲート電極と、前記狭隘部と所定の距離だけ離れ
て対向し、前記第２の半導体領域から狭隘部を介して流
出する電流を受けるように前記半導体層表面上に延在す
るように配設された第１導電形の第３の半導体領域と、
この第３の半導体領域の表面に選択的に配設された第２
導電形の第４の半導体領域と、この第４の半導体領域に
配設された第１の主電極と、この第１の主電極と前記狭
隘部との間の前記半導体層に、おのおの間隔をおいて離
散的に配設された第２導電形の複数の離散配置半導体領
域と、前記第１の半導体領域と第２の半導体領域とを短
絡するように配設された第２の主電極とを備えている。
縁ゲート型のバイポーラ半導体装置を対象としている。
そして、この半導体装置は、半導体基板の一主面上に配
設された第１導電形の半導体層と、前記半導体層の表面
に選択的に配設された第２導電形の第１の半導体領域
と、前記第１の半導体領域の表面にチャネル領域となる
狭隘部を介して、前記半導体層と対向する辺縁部を有す
る第１導電形の第２の半導体領域と、前記狭隘部と前記
辺縁部とこの辺縁部に対向する前記半導体層それぞれの
表面上に配設された絶縁層と、この絶縁層を介して配設
されたゲート電極と、前記狭隘部と所定の距離だけ離れ
て対向し、前記第２の半導体領域から狭隘部を介して流
出する電流を受けるように前記半導体層表面上に延在す
るように配設された第１導電形の第３の半導体領域と、
この第３の半導体領域の表面に選択的に配設された第２
導電形の第４の半導体領域と、この第４の半導体領域に
配設された第１の主電極と、この第１の主電極と前記狭
隘部との間の前記半導体層に、おのおの間隔をおいて離
散的に配設された第２導電形の複数の離散配置半導体領
域と、前記第１の半導体領域と第２の半導体領域とを短
絡するように配設された第２の主電極とを備えている。
さらに、この発明の第３の構成は、上記第１と第２の
構成による電界効果型の半導体装置を製造するにあたっ
ての望ましいプロセスを特定している。すなわち、この
プロセスは、（ａ）半導体基板の一主面上に第１導電形
の半導体層を形成するステップと、（ｂ）前記半導体層
中に第２導電形の不純物を選択的に導入することによ
り、前記半導体層内の所定区域のまわりを前記一主面に
実質的に平行な面内で取り囲む第２導電形の複数の離散
配置半導体領域を形成するステップと、（ｃ）前記半導
体層のうち前記所定区域の上に存在する部分の上に、第
１の絶縁層によって前記半導体層と電気的に絶縁され、
かつ窓を有する制御電極層を形成するステップと、
（ｄ）前記窓を通して第２導電形の不純物を前記半導体
層内へ導入することにより、前記窓と前記制御電極層の
一部とに対向する第２導電形の第１の半導体領域を前記
半導体層内に形成するステップと、（ｅ）前記窓の一部
を通して第１導電形の不純物を前記第１の半導体領域内
へ選択的に導入し、それによって第１導電形の第２の半
導体領域を前記第１の半導体領域内に形成するステップ
と、（ｆ）前記制御電極層を覆う第２の絶縁層を形成す
るステップと、（ｇ）前記窓を通じて前記第１と第２の
半導体領域のそれぞれの露出面に電気的に接触する主電
極層を形成するステップとを備えている。
構成による電界効果型の半導体装置を製造するにあたっ
ての望ましいプロセスを特定している。すなわち、この
プロセスは、（ａ）半導体基板の一主面上に第１導電形
の半導体層を形成するステップと、（ｂ）前記半導体層
中に第２導電形の不純物を選択的に導入することによ
り、前記半導体層内の所定区域のまわりを前記一主面に
実質的に平行な面内で取り囲む第２導電形の複数の離散
配置半導体領域を形成するステップと、（ｃ）前記半導
体層のうち前記所定区域の上に存在する部分の上に、第
１の絶縁層によって前記半導体層と電気的に絶縁され、
かつ窓を有する制御電極層を形成するステップと、
（ｄ）前記窓を通して第２導電形の不純物を前記半導体
層内へ導入することにより、前記窓と前記制御電極層の
一部とに対向する第２導電形の第１の半導体領域を前記
半導体層内に形成するステップと、（ｅ）前記窓の一部
を通して第１導電形の不純物を前記第１の半導体領域内
へ選択的に導入し、それによって第１導電形の第２の半
導体領域を前記第１の半導体領域内に形成するステップ
と、（ｆ）前記制御電極層を覆う第２の絶縁層を形成す
るステップと、（ｇ）前記窓を通じて前記第１と第２の
半導体領域のそれぞれの露出面に電気的に接触する主電
極層を形成するステップとを備えている。
この発明の第１の構成にかかる半導体装置では、第１
と第２の主電極の間に印加した電圧によって、第１の半
導体領域から第１導電形の半導体層の内部へと空乏層が
伸びる。この第１導電形の半導体層内に第２導電形の複
数の離散配置半導体領域が設けられていることによっ
て、この空乏層の伸びが空間的に均一化され、第１導電
形の半導体層の表面部分での降伏電流の大きさを減少さ
せることができる。後述する実施例の中で詳述するよう
に、第１導電形の半導体層の表面部分での降伏電流の大
きさが半導体装置全体としての破壊電圧の主要因子にな
っているため、この降伏電流の減少によって破壊耐量が
向上する。
と第２の主電極の間に印加した電圧によって、第１の半
導体領域から第１導電形の半導体層の内部へと空乏層が
伸びる。この第１導電形の半導体層内に第２導電形の複
数の離散配置半導体領域が設けられていることによっ
て、この空乏層の伸びが空間的に均一化され、第１導電
形の半導体層の表面部分での降伏電流の大きさを減少さ
せることができる。後述する実施例の中で詳述するよう
に、第１導電形の半導体層の表面部分での降伏電流の大
きさが半導体装置全体としての破壊電圧の主要因子にな
っているため、この降伏電流の減少によって破壊耐量が
向上する。
この発明の第２の構成は上記と同様の原理を絶縁ゲー
ト型のバイポーラ半導体装置に適用したものに相当す
る。
ト型のバイポーラ半導体装置に適用したものに相当す
る。
また、この発明の第３の構成では上記半導体群と他の
半導体領域とが系統的に製造される。
半導体領域とが系統的に製造される。
なお、この発明における「離散配置半導体領域」は、
離散的に分布した半導体領域を意味し、このような領域
が複数存在する場合には、それらを半導体領域群と総称
する。また、このような「半導体領域群」は、たとえば
クシ形に連結された複数の半導体領域からなるものでも
よい。
離散的に分布した半導体領域を意味し、このような領域
が複数存在する場合には、それらを半導体領域群と総称
する。また、このような「半導体領域群」は、たとえば
クシ形に連結された複数の半導体領域からなるものでも
よい。
A.実施例の構成とその特性 第1A図はこの発明の一実施例であるパワーMOSFET200
の概略平面図であり、第1B図はそのA1−A1断面図であ
る。ただし、第1A図は第1B図のA3−A3面での平面図に相
当する。
の概略平面図であり、第1B図はそのA1−A1断面図であ
る。ただし、第1A図は第1B図のA3−A3面での平面図に相
当する。
このMOSFET200を構成する各部分のうち、第10A図およ
び第1B図に示したMOSFET100と同一の部分には、同一の
参照符号が付されている。この実施例のMOSFET200にお
いて特徴的な構成は、複数のｐ形半導体領域31よりなる
ｐ形半導体領域群30が、n-ドレイン層3bの表面部分に形
成されていることである。これらのｐ形半導体領域31
は、半導体基板１の上側主面と実質的に平行な面内にお
いてほぼ均一な間隔で配列している。また、これらのｐ
形半導体領域31の配列は、中央部に存在する一対のｐ形
半導体領域５のまわりを取り囲んでいる。
び第1B図に示したMOSFET100と同一の部分には、同一の
参照符号が付されている。この実施例のMOSFET200にお
いて特徴的な構成は、複数のｐ形半導体領域31よりなる
ｐ形半導体領域群30が、n-ドレイン層3bの表面部分に形
成されていることである。これらのｐ形半導体領域31
は、半導体基板１の上側主面と実質的に平行な面内にお
いてほぼ均一な間隔で配列している。また、これらのｐ
形半導体領域31の配列は、中央部に存在する一対のｐ形
半導体領域５のまわりを取り囲んでいる。
中央部のｐ形半導体領域５の平面形状が近似的に矩形
であることに対応して、ｐ形半導体領域31の配列も矩形
配列となっている。第1A図に示した例では、矩形配列の
コーナー部に４個のｐ形半導体領域31が存在し、それら
の間に８個のｐ形半導体領域31が存在する。Ｐ形半導体
領域31のそれぞれは円形の平面形状を有しており、その
深さはｐ形半導体領域５の深さと実質的に同一である。
であることに対応して、ｐ形半導体領域31の配列も矩形
配列となっている。第1A図に示した例では、矩形配列の
コーナー部に４個のｐ形半導体領域31が存在し、それら
の間に８個のｐ形半導体領域31が存在する。Ｐ形半導体
領域31のそれぞれは円形の平面形状を有しており、その
深さはｐ形半導体領域５の深さと実質的に同一である。
第２図は第1A図のA2−A2ラインに沿った拡大断面図で
ある。このMOSFET200の使用方法は従来のMOSFET100と同
様である。すなわち、ソース電極10とドレイン電極12と
の間にドレイン電圧ドレイン電圧VDを印加した状態で、
ソース電極10とゲート電極８との間にゲート電圧VGを印
加する。それによって、チャネル形成領域にチャネルが
形成され、n+ドレイン領域４とn+ソース領域６との間に
電流が流れる。
ある。このMOSFET200の使用方法は従来のMOSFET100と同
様である。すなわち、ソース電極10とドレイン電極12と
の間にドレイン電圧ドレイン電圧VDを印加した状態で、
ソース電極10とゲート電極８との間にゲート電圧VGを印
加する。それによって、チャネル形成領域にチャネルが
形成され、n+ドレイン領域４とn+ソース領域６との間に
電流が流れる。
一方、この発明によって新たに形成されたＰ形半導体
領域31は、MOSFET200の破壊耐量の向上に寄与する。そ
の理由は次の通りである。
領域31は、MOSFET200の破壊耐量の向上に寄与する。そ
の理由は次の通りである。
第3A図および第3B図は実施例によるMOSFET200の降伏
状態を示す図であり、第4A図および第4B図は従来のMOSF
ET100における降伏状態を示す図である。まず、第4A図
および第4B図を参照する。ソース電極10とドレイン電極
12との間に比較的高い電圧が印加されることによってこ
のMOSFET100が降伏状態になるときには、ｐ形半導体領
域５からn-層3bの内部へと空乏層F2が伸びる。ところ
が、この空乏層F2の伸び幅は均一ではない。すなわち、
２つのｐ形半導体領域５の間の区間S1では、これらをｐ
形半導体領域５から伸びたそれぞれの空乏層が互いに重
なり合うため、その結果として得られる空乏層F2の幅は
比較的広い。これに対して、ｐ形半導体領域５とn+ドレ
イン領域４との間の区間S2では、上記のような重なり合
いがないため、空乏層F2の伸びの幅は狭い。したがっ
て、この区間S2での電界強度は比較的大きくなってお
り、その結果、この区間S2を介して第13図の寄生トラン
ジスタTrへ流れ込む降伏電流が大きくなるのである。区
間S2が特に問題となるのは、寄生トランジスタの電流主
経路が、n+ドレイン領域４からチャネル形成領域９に向
かう方向となっているためである。
状態を示す図であり、第4A図および第4B図は従来のMOSF
ET100における降伏状態を示す図である。まず、第4A図
および第4B図を参照する。ソース電極10とドレイン電極
12との間に比較的高い電圧が印加されることによってこ
のMOSFET100が降伏状態になるときには、ｐ形半導体領
域５からn-層3bの内部へと空乏層F2が伸びる。ところ
が、この空乏層F2の伸び幅は均一ではない。すなわち、
２つのｐ形半導体領域５の間の区間S1では、これらをｐ
形半導体領域５から伸びたそれぞれの空乏層が互いに重
なり合うため、その結果として得られる空乏層F2の幅は
比較的広い。これに対して、ｐ形半導体領域５とn+ドレ
イン領域４との間の区間S2では、上記のような重なり合
いがないため、空乏層F2の伸びの幅は狭い。したがっ
て、この区間S2での電界強度は比較的大きくなってお
り、その結果、この区間S2を介して第13図の寄生トラン
ジスタTrへ流れ込む降伏電流が大きくなるのである。区
間S2が特に問題となるのは、寄生トランジスタの電流主
経路が、n+ドレイン領域４からチャネル形成領域９に向
かう方向となっているためである。
次に第3A図および第3B図を参照する。このMOSFET200
では、ｐ形半導体領域31が設けられているため、空乏層
F1はこれらのｐ形半導体領域31の周囲にまで伸びる。し
たがって、区間S3における電界強度は緩和され、降伏電
流もそれに従って減少する。このため、ドレイン電圧が
降伏電圧に至っても降伏電流は比較的小さな値にとどま
り、（JC×Ra）の値も小さくなって寄生トランジスタTr
は導通しない。その結果、降伏電圧において直ちにブロ
ッキング状態に入ることはなく、MOSFET200の破壊耐量
が向上することになる。
では、ｐ形半導体領域31が設けられているため、空乏層
F1はこれらのｐ形半導体領域31の周囲にまで伸びる。し
たがって、区間S3における電界強度は緩和され、降伏電
流もそれに従って減少する。このため、ドレイン電圧が
降伏電圧に至っても降伏電流は比較的小さな値にとどま
り、（JC×Ra）の値も小さくなって寄生トランジスタTr
は導通しない。その結果、降伏電圧において直ちにブロ
ッキング状態に入ることはなく、MOSFET200の破壊耐量
が向上することになる。
ところで、ｐ形半導体領域３が設けられている位置
は、n+ドレイン領域４とチャネル形成領域９との間の電
流経路中に存在する。したがって、仮にｐ形半導体領域
５を隙間なく囲む壁状のｐ形半導体領域を設けたとする
と、MOSFET200の導通状態において電流経路中のキャリ
アの移動を阻害する。これに対して、この実施例のよう
にｐ形半導体領域31の離散的配列を形成した場合には、
MOSFET200の導通状態において、これらの領域31の間の
スペースを通る電流経路が確保されるため、MOSFET200
の正常な動作が維持される。これがｐ形半導体領域31が
選択的ないしは局所的に形成されている理由である。
は、n+ドレイン領域４とチャネル形成領域９との間の電
流経路中に存在する。したがって、仮にｐ形半導体領域
５を隙間なく囲む壁状のｐ形半導体領域を設けたとする
と、MOSFET200の導通状態において電流経路中のキャリ
アの移動を阻害する。これに対して、この実施例のよう
にｐ形半導体領域31の離散的配列を形成した場合には、
MOSFET200の導通状態において、これらの領域31の間の
スペースを通る電流経路が確保されるため、MOSFET200
の正常な動作が維持される。これがｐ形半導体領域31が
選択的ないしは局所的に形成されている理由である。
B.製造プロセス 次に、第5A図から第5H図を参照してMOSFET200の製造
プロセスについて述べる。まず第5A図に示すｐ形シリコ
ン基板１を準備し、その上側主面上にシリコン酸化膜41
のパターンを形成する。そして、酸化膜41の窓から基板
１へとｎ形不純物を高濃度に拡散し、n+層42を得る。
プロセスについて述べる。まず第5A図に示すｐ形シリコ
ン基板１を準備し、その上側主面上にシリコン酸化膜41
のパターンを形成する。そして、酸化膜41の窓から基板
１へとｎ形不純物を高濃度に拡散し、n+層42を得る。
次に酸化膜41を取除き、基板１の上側主面上にn-エピ
タキシャル層３（第5B図）を形成する。また、第5A図の
n+層42からn-エピタキシャル層３へ不純物の拡散を行わ
せることにより、n+埋め込み層２を形成する。そして、
エピタキシャル層３の上面にシリコン酸化膜43のパター
ンを作成する。この酸化膜43の窓を通して高濃度のｎ形
不純物をエピタキシャル層３内へ深く拡散することによ
り、n+ドレイン領域４が形成される。このn+ドレイン領
域４によってn-エピタキシャル層３は中央部分のn-層3b
と周辺のn-層3aとに分離される。なお、以下の第5C図か
ら第5G図までの図面中には、第5B図のＣ−Ｃラインより
も上の部分のみが示されている。
タキシャル層３（第5B図）を形成する。また、第5A図の
n+層42からn-エピタキシャル層３へ不純物の拡散を行わ
せることにより、n+埋め込み層２を形成する。そして、
エピタキシャル層３の上面にシリコン酸化膜43のパター
ンを作成する。この酸化膜43の窓を通して高濃度のｎ形
不純物をエピタキシャル層３内へ深く拡散することによ
り、n+ドレイン領域４が形成される。このn+ドレイン領
域４によってn-エピタキシャル層３は中央部分のn-層3b
と周辺のn-層3aとに分離される。なお、以下の第5C図か
ら第5G図までの図面中には、第5B図のＣ−Ｃラインより
も上の部分のみが示されている。
第5C図に示すステップにおいては、酸化膜43の中央部
分をエッチングによって取除き、その後に薄いシリコン
酸化膜44を形成する。この酸化膜44は後にゲート酸化膜
として利用される部分を含んでいる。また、この酸化膜
44の形成時に、n+ドレイン領域４の上にも薄いシリコン
酸化膜45が形成される。
分をエッチングによって取除き、その後に薄いシリコン
酸化膜44を形成する。この酸化膜44は後にゲート酸化膜
として利用される部分を含んでいる。また、この酸化膜
44の形成時に、n+ドレイン領域４の上にも薄いシリコン
酸化膜45が形成される。
次にレジスト材の塗布とそのパターニングとによっ
て、第5D図に示す窓47を有するレジスト層46を形成す
る。そして、レジスト層46をマスクとして用いつつ、酸
化膜44を介してn-層3b内へボロンなどのｐ形不純物イオ
ンを注入する。レジスト層46を除去した後にそのｎ形不
純物をn-層3b内で熱拡散させる。このステップを通じ
て、ｐ形半導体領域31の離散的配列がn-層3bの上面付近
に形成される。第5D図には図示されていないが、この離
散的配列は第1A図に示したような矩形配列であり、矩形
の区域を取り囲んでいる。また、ｐ形半導体領域31のす
べては、半導体基板１（第5B図）の上側主面と実質的に
平行な面内で分布している。
て、第5D図に示す窓47を有するレジスト層46を形成す
る。そして、レジスト層46をマスクとして用いつつ、酸
化膜44を介してn-層3b内へボロンなどのｐ形不純物イオ
ンを注入する。レジスト層46を除去した後にそのｎ形不
純物をn-層3b内で熱拡散させる。このステップを通じ
て、ｐ形半導体領域31の離散的配列がn-層3bの上面付近
に形成される。第5D図には図示されていないが、この離
散的配列は第1A図に示したような矩形配列であり、矩形
の区域を取り囲んでいる。また、ｐ形半導体領域31のす
べては、半導体基板１（第5B図）の上側主面と実質的に
平行な面内で分布している。
第5E図に示す次のステップでは、ポリシリコン層48を
上面全面に形成する。このポリシリコン層48の上にレジ
スト材が塗布され、それがパターニングされることによ
ってレジストパターン49が得られる。このレジストパタ
ーン49は、ｐ形半導体領域31の配列によって囲まれた区
域の上方に位置している。
上面全面に形成する。このポリシリコン層48の上にレジ
スト材が塗布され、それがパターニングされることによ
ってレジストパターン49が得られる。このレジストパタ
ーン49は、ｐ形半導体領域31の配列によって囲まれた区
域の上方に位置している。
このレジスト49をマスクとしてポリシリコン層48を選
択的にエッチングすることにより、第5F図に示すゲート
電極８が得られる。このゲート電極８の平面形状は矩形
リングに近い形状となっており、その中心部には窓50が
存在する。ゲート電極８は酸化膜43によってn-層3bと電
気的に絶縁されている。
択的にエッチングすることにより、第5F図に示すゲート
電極８が得られる。このゲート電極８の平面形状は矩形
リングに近い形状となっており、その中心部には窓50が
存在する。ゲート電極８は酸化膜43によってn-層3bと電
気的に絶縁されている。
次に、窓50以外の各エリアがレジスト材で覆われるよ
うにレジストパターン51を形成する。そして、窓50を通
してボロンなどのｐ形不純物イオンをn-層3bへ注入し、
ｐ形領域52を形成する。次いで、レジストパターン49,5
1を除去した後、ｐ形領域52内の不純物を熱拡散させ、
それによってｐ形領域52が空間的に広がったものとして
のｐ形半導体領域５を得る。このｐ形半導体領域５は、
窓50と、ゲート電極８の一部とに対向している。
うにレジストパターン51を形成する。そして、窓50を通
してボロンなどのｐ形不純物イオンをn-層3bへ注入し、
ｐ形領域52を形成する。次いで、レジストパターン49,5
1を除去した後、ｐ形領域52内の不純物を熱拡散させ、
それによってｐ形領域52が空間的に広がったものとして
のｐ形半導体領域５を得る。このｐ形半導体領域５は、
窓50と、ゲート電極８の一部とに対向している。
第5G図に示す次のステップにおいて、レジスト材の塗
布とそのパターニングとを通じて、矩形リング状の窓55
を有するレジスト層54を形成する。この窓55の外縁は、
第5F図に示したゲート電極８の窓50の位置に整合してい
る。そして、この窓55を用いて第5F図の酸化膜44をパタ
ーニングし、それによって、ゲート酸化膜７と中央部分
の酸化膜53とを得る。その後、窓55を通して砒素などの
ｎ形不純物イオンをｐ形半導体領域５へと注入し、n+ソ
ース領域６を得る。
布とそのパターニングとを通じて、矩形リング状の窓55
を有するレジスト層54を形成する。この窓55の外縁は、
第5F図に示したゲート電極８の窓50の位置に整合してい
る。そして、この窓55を用いて第5F図の酸化膜44をパタ
ーニングし、それによって、ゲート酸化膜７と中央部分
の酸化膜53とを得る。その後、窓55を通して砒素などの
ｎ形不純物イオンをｐ形半導体領域５へと注入し、n+ソ
ース領域６を得る。
このステップの後に、レジスト層54は除去され、シリ
コン酸化膜が露出面全面に形成される。このシリコン酸
化膜にコンタクトホール56,57が形成され、それによっ
てこのシリコン酸化膜のうちゲート電極８の上に存在す
る部分は第5H図の層間絶縁膜11となる。その後、アルミ
ニウム層の形成とそのパターニングとによってソース電
極10とドレイン電極12とを得る。このうち、ソース電極
10は、コンタクトホール56を介してn+ソース領域６とｐ
形半導体領域５との双方に電気的に接触している。ま
た、ドレイン電極12はコンタクトホール57を介してn+ド
レイン領域４と電気的に接触する。さらに、シリコン基
板１の下側主面には金属よりなる裏面電極13が形成され
る。
コン酸化膜が露出面全面に形成される。このシリコン酸
化膜にコンタクトホール56,57が形成され、それによっ
てこのシリコン酸化膜のうちゲート電極８の上に存在す
る部分は第5H図の層間絶縁膜11となる。その後、アルミ
ニウム層の形成とそのパターニングとによってソース電
極10とドレイン電極12とを得る。このうち、ソース電極
10は、コンタクトホール56を介してn+ソース領域６とｐ
形半導体領域５との双方に電気的に接触している。ま
た、ドレイン電極12はコンタクトホール57を介してn+ド
レイン領域４と電気的に接触する。さらに、シリコン基
板１の下側主面には金属よりなる裏面電極13が形成され
る。
C.他の実施例 ところで、ｐ形半導体領域31の平面分布は第1A図に示
した分布以外のものであってもよい。たとえば第6A図に
示すｐ形半導体領域群32は、一対のｐ形半導体領域５の
コーナー部5aにそれぞれ対向する４個のｐ形半導体領域
31のみを有している。それはn-形半導体領域3b内に伸び
る空乏層が、これらのコーナー部5aに対向するエリアに
おいて最も大きな電界を生じさせるためである。
した分布以外のものであってもよい。たとえば第6A図に
示すｐ形半導体領域群32は、一対のｐ形半導体領域５の
コーナー部5aにそれぞれ対向する４個のｐ形半導体領域
31のみを有している。それはn-形半導体領域3b内に伸び
る空乏層が、これらのコーナー部5aに対向するエリアに
おいて最も大きな電界を生じさせるためである。
他方、ｐ形半導体領域31を二列に含んだｐ形半導体領
域群33が第6B図に示されている。内側の列に属する領域
31と外側の列に属する領域31とは千鳥形に配列してお
り、それによって空乏層の伸び幅をさらに広げている。
域群33が第6B図に示されている。内側の列に属する領域
31と外側の列に属する領域31とは千鳥形に配列してお
り、それによって空乏層の伸び幅をさらに広げている。
第7A図に示すMOSFET210では、ｐ形の埋込み半導体領
域32の配列からなる半導体領域群34が、n-層3bの中に形
成されている。第7A図のA4−A4線に沿った断面図である
第7B図に示されているように、領域32の埋込み深さは、
ｐ形半導体領域５の底面と同程度の深さとされている。
このような埋込み構造を採用した場合には、導通状態に
おけるチャネル形成領域９とn+ドレイン領域４との間の
電流経路として、ｐ形領域32相互間の領域35（第7A図）
のみでなく、ｐ形領域32とゲート絶縁膜７との間の領域
36（第7B図）も確保されるという利点がある。
域32の配列からなる半導体領域群34が、n-層3bの中に形
成されている。第7A図のA4−A4線に沿った断面図である
第7B図に示されているように、領域32の埋込み深さは、
ｐ形半導体領域５の底面と同程度の深さとされている。
このような埋込み構造を採用した場合には、導通状態に
おけるチャネル形成領域９とn+ドレイン領域４との間の
電流経路として、ｐ形領域32相互間の領域35（第7A図）
のみでなく、ｐ形領域32とゲート絶縁膜７との間の領域
36（第7B図）も確保されるという利点がある。
第8A図は、この発明をIGBTに適用した例を示す部分平
面図であり、そのA5−A5断面図が第8B図に示されてい
る。そして、第8B図のA6−A6面での平面図が第8A図に相
当する。IGBT300では、ｐ形半導体層５およびn+半導体
層６に接触する電極316がエミッタ電極になっている。
また、n-層3bの上表面部分にはリング状のn+半導体層31
3と、その中に選択的に形成されたリング状のp+半導体
層314とが存在する。そして、酸化膜11,43の間のコンタ
クトホールを介してコレクタ電極315がp+半導体層314と
電気的に接触している。このIGBT300もまた、n-層3bの
うちn+領域６を取り囲む表面部分に、ｐ形半導体領域31
の離散配列からなるｐ形半導体領域群37が形成されてい
る。ただし、ｐ形半導体領域31は、n+領域６とn+半導体
層313との間に存在する。これによって、MOSFET200と同
様に破壊耐量を向上させることができる。すなわち、こ
の発明はユニポーラ型の電界効果半導体装置とバイポー
ラ型の電界効果半導体装置とのいずれにも適用可能であ
る。
面図であり、そのA5−A5断面図が第8B図に示されてい
る。そして、第8B図のA6−A6面での平面図が第8A図に相
当する。IGBT300では、ｐ形半導体層５およびn+半導体
層６に接触する電極316がエミッタ電極になっている。
また、n-層3bの上表面部分にはリング状のn+半導体層31
3と、その中に選択的に形成されたリング状のp+半導体
層314とが存在する。そして、酸化膜11,43の間のコンタ
クトホールを介してコレクタ電極315がp+半導体層314と
電気的に接触している。このIGBT300もまた、n-層3bの
うちn+領域６を取り囲む表面部分に、ｐ形半導体領域31
の離散配列からなるｐ形半導体領域群37が形成されてい
る。ただし、ｐ形半導体領域31は、n+領域６とn+半導体
層313との間に存在する。これによって、MOSFET200と同
様に破壊耐量を向上させることができる。すなわち、こ
の発明はユニポーラ型の電界効果半導体装置とバイポー
ラ型の電界効果半導体装置とのいずれにも適用可能であ
る。
MOSFETおよびIGBTのいずれにおいても、ｐ形半導体領
域31の配列を互いに連結されていてもよい。第９図の半
導体領域群39では、ｐ形半導体領域31の配列がリング状
のｐ形半導体埋込み領域38によって連結されている。互
いに隣接するｐ形半導体領域31の間に隙間がある限り、
導通時の電流経路は確保される。
域31の配列を互いに連結されていてもよい。第９図の半
導体領域群39では、ｐ形半導体領域31の配列がリング状
のｐ形半導体埋込み領域38によって連結されている。互
いに隣接するｐ形半導体領域31の間に隙間がある限り、
導通時の電流経路は確保される。
以上説明したように、請求項１の発明によれば、第１
導電形の半導体層のうち、第１の主電極と狭隘部との間
の部分に、おのおの間隔において離散的に配設された第
２導電形の複数の離散配置半導体領域を選択的に形成し
ていることによって、ユニポーラ電界効果型の半導体装
置における破壊耐量を向上させることができるととも
に、導通時に第２の半導体領域から狭隘部を介して流出
する電流の経路が、離散配置半導体領域の存在により失
われることが防止されるので、オン抵抗を低減すること
ができる。
導電形の半導体層のうち、第１の主電極と狭隘部との間
の部分に、おのおの間隔において離散的に配設された第
２導電形の複数の離散配置半導体領域を選択的に形成し
ていることによって、ユニポーラ電界効果型の半導体装
置における破壊耐量を向上させることができるととも
に、導通時に第２の半導体領域から狭隘部を介して流出
する電流の経路が、離散配置半導体領域の存在により失
われることが防止されるので、オン抵抗を低減すること
ができる。
また、請求項２の発明においても同様の第２導電形の
複数の離散配置半導体領域が形成されていることによっ
て、バイポーラ電界効果型の半導体装置における破壊耐
量を向上させることができるとともに、導通時の電流経
路を失うことなく、オン抵抗を低減することができる。
複数の離散配置半導体領域が形成されていることによっ
て、バイポーラ電界効果型の半導体装置における破壊耐
量を向上させることができるとともに、導通時の電流経
路を失うことなく、オン抵抗を低減することができる。
さらに、請求項３の製造方法によれば、請求項１また
は２の発明による半導体装置を系統的に製造可能であ
る。
は２の発明による半導体装置を系統的に製造可能であ
る。
第1A図はこの発明の一実施例によるMOSFETの平面図、第
1B図は第1A図のMOSFETのA1−A1断面図、第２図は第1A図
のMOSFETのA2−A2断面図、第3A図および第3B図は実施例
における空乏層の伸びの説明図、第4A図および第4B図は
従来のMOSFETにおける空乏層の伸びの説明図、第5A図か
ら第5H図は実施例によるMOSFETの製造工程図、第6A図お
よび第6B図はこの発明の他の実施例の平面図、第7A図は
さらに他の実施例の平面図、第7B図は第7A図のMOSFETの
A4−A4断面図、第8A図はこの発明をIGBTに適用した実施
例の平面図、第8B図は第8A図のIGBTのA5−A5断面図、第
９図は複数の離散配置半導体領域の変形例を示す図、第
10A図は従来のMOSFETの平面図、第10B図は第10A図のMOS
FETのB1−B1断面図、第11図はMOSFETの特性図、第12図
は従来のMOSFETにおける降伏電流の電流経路を示す図、
第13図はMOSFETにおける寄生トランジスタを示す図であ
る。 図において、200はMOSFET、１はｐ形半導体基板、４はn
+ドレイン領域、６はn+ソース領域、８はゲート電極、
９はチャネル形成領域、10はソース電極、12はドレイン
電極、30はｐ形半導体領域群、31はｐ形半導体領域、31
3はｎ形半導体領域、314はｐ形半導体領域、315はコレ
クタ電極、316はエミッタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
1B図は第1A図のMOSFETのA1−A1断面図、第２図は第1A図
のMOSFETのA2−A2断面図、第3A図および第3B図は実施例
における空乏層の伸びの説明図、第4A図および第4B図は
従来のMOSFETにおける空乏層の伸びの説明図、第5A図か
ら第5H図は実施例によるMOSFETの製造工程図、第6A図お
よび第6B図はこの発明の他の実施例の平面図、第7A図は
さらに他の実施例の平面図、第7B図は第7A図のMOSFETの
A4−A4断面図、第8A図はこの発明をIGBTに適用した実施
例の平面図、第8B図は第8A図のIGBTのA5−A5断面図、第
９図は複数の離散配置半導体領域の変形例を示す図、第
10A図は従来のMOSFETの平面図、第10B図は第10A図のMOS
FETのB1−B1断面図、第11図はMOSFETの特性図、第12図
は従来のMOSFETにおける降伏電流の電流経路を示す図、
第13図はMOSFETにおける寄生トランジスタを示す図であ
る。 図において、200はMOSFET、１はｐ形半導体基板、４はn
+ドレイン領域、６はn+ソース領域、８はゲート電極、
９はチャネル形成領域、10はソース電極、12はドレイン
電極、30はｐ形半導体領域群、31はｐ形半導体領域、31
3はｎ形半導体領域、314はｐ形半導体領域、315はコレ
クタ電極、316はエミッタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】半導体基板の一主面上に配設された第１導
電形の半導体層と、 前記半導体層の表面に選択的に配設された第２導電形の
第１の半導体領域と、 前記第１の半導体領域の表面にチャネル領域となる狭隘
部を介して、前記半導体層と対向する辺縁部を有する第
１導電形の第２の半導体領域と、 前記狭隘部と前記辺縁部とこの辺縁部に対向する前記半
導体層それぞれの表面上に配設された絶縁層と、 この絶縁層を介して配設された制御電極と、 前記狭隘部と所定の距離だけ離れて対向し、前記第２の
半導体領域から狭隘部を介して流出する電流を受けるよ
うに前記半導体層表面上に延在するように配設された第
１の主電極と、 この第１の主電極と前記狭隘部との間の前記半導体層
に、おのおの間隔をおいて離散的に配設された第２導電
形の複数の離散配置半導体領域と、 前記第１の半導体領域と第２の半導体領域とを短絡する
ように配設された第２の主電極と、 を備えた半導体装置。 - 【請求項２】半導体基板の一主面上に配設された第１導
電形の半導体層と、 前記半導体層の表面に選択的に配設された第２導電形の
第１の半導体領域と、 前記第１の半導体領域の表面にチャネル領域となる狭隘
部を介して、前記半導体層と対向する辺縁部を有する第
１導電形の第２の半導体領域と、 前記狭隘部と前記辺縁部とこの辺縁部に対向する前記半
導体層それぞれの表面上に配設された絶縁層と、 この絶縁層を介して配設されたゲート電極と、 前記狭隘部と所定の距離だけ離して対向し、前記第２の
半導体領域から狭隘部を介して流出する電流を受けるよ
うに前記半導体層表面上に延在するように配設された第
１導電形の第３の半導体領域と、 この第３の半導体領域の表面に選択的に配設された第２
導電形の第４の半導体領域と、 この第４の半導体領域に配設された第１の主電極と、 この第１の主電極と前記狭隘部との間の前記半導体層
に、おのおの間隔をおいて離散的に配設された第２導電
形の複数の離散配置半導体領域と、 前記第１の半導体領域と第２の半導体領域とを短絡する
ように配設された第２の主電極と、 を備えた半導体装置。 - 【請求項３】電界効果型の半導体装置の製造方法であっ
て、 （ａ）半導体基板の一主面上に第１導電形の半導体層を
形成するステップと、 （ｂ）前記半導体層中に第２導電形の不純物を選択的に
導入することにより、前記半導体層内の所定区域のまわ
りを前記一主面に実質的に平行な面内で取り囲む第２導
電形の複数の離散配置半導体領域を形成するステップ
と、 （ｃ）前記半導体層のうち前記所定区域の上に存在する
部分の上に、第１の絶縁層によって前記半導体層と電気
的に絶縁され、かつ窓を有する制御電極層を形成するス
テップと、 （ｄ）前記窓を通して第２導電形の不純物を前記半導体
層内へ導入することにより、前記窓と前記制御電極層の
一部とに対向する第２導電形の第１の半導体領域を前記
半導体層内に形成するステップと、 （ｅ）前記窓の一部を通して第１導電形の不純物を前記
第１の半導体領域内へ選択的に導入し、それによって第
１導電形の第２の半導体領域を前記第１の半導体領域内
に形成するステップと、 （ｆ）前記制御電極層を覆う第２の絶縁層を形成するス
テップと、 （ｇ）前記窓を通じて前記第１と第２の半導体領域のそ
れぞれの露出面に電気的に接触する主電極層を形成する
ステップとを備えることを特徴とする半導体装置の製造
方法。
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|---|---|---|---|
| JP2071366A JP2597412B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置およびその製造方法 |
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| DE4107909A DE4107909C2 (de) | 1990-03-20 | 1991-03-12 | Feldeffekt-Halbleitervorrichtung und Herstellungsverfahren hierfür |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071366A JP2597412B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP2597412B2 true JP2597412B2 (ja) | 1997-04-09 |
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ID=13458435
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|---|---|---|---|
| JP2071366A Expired - Fee Related JP2597412B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| US5304837A (en) * | 1992-01-08 | 1994-04-19 | Siemens Aktiengesellschaft | Monolithically integrated temperature sensor for power semiconductor components |
| JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| JPH07153988A (ja) * | 1993-12-01 | 1995-06-16 | Nikon Corp | 「増幅型」光電変換装置及びその駆動方法 |
| JP2989113B2 (ja) * | 1995-02-20 | 1999-12-13 | ローム株式会社 | 半導体装置およびその製法 |
| JP3412332B2 (ja) * | 1995-04-26 | 2003-06-03 | 株式会社デンソー | 半導体装置 |
| US6184555B1 (en) * | 1996-02-05 | 2001-02-06 | Siemens Aktiengesellschaft | Field effect-controlled semiconductor component |
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| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6168983B1 (en) | 1996-11-05 | 2001-01-02 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
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| DE19828191C1 (de) * | 1998-06-24 | 1999-07-29 | Siemens Ag | Lateral-Hochspannungstransistor |
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| US6555873B2 (en) * | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
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| US8653583B2 (en) | 2007-02-16 | 2014-02-18 | Power Integrations, Inc. | Sensing FET integrated with a high-voltage transistor |
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| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
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| KR102098996B1 (ko) | 2014-08-19 | 2020-04-08 | 비쉐이-실리코닉스 | 초접합 금속 산화물 반도체 전계 효과 트랜지스터 |
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1991
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