JP2008282859A

JP2008282859A - 半導体装置

Info

Publication number: JP2008282859A
Application number: JP2007123408A
Authority: JP
Inventors: Akira Takaishi; 昌高石
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-05-08
Filing date: 2007-05-08
Publication date: 2008-11-20
Also published as: WO2008139915A1; TW200910592A; US8399915B2; US20100090258A1

Abstract

【課題】チャネル領域のホール移動度を向上させることによって、オン抵抗を低減させることが可能な半導体装置を提供する。
【解決手段】このトレンチゲート型のＭＯＳＦＥＴ（半導体装置）５０は、主表面の結晶面が（１１０）面であるｐ型のシリコン基板１と、シリコン基板１上に形成されたエピタキシャル層２と、エピタキシャル層２に形成され、シリコン基板１の厚み方向（矢印Ｚ方向）と平行な側壁を含むトレンチ３と、トレンチ３内にゲート絶縁膜４を介して形成されたゲート電極５と、トレンチ３の側壁に沿って形成されるｎ型のチャネル領域２ｂと、シリコン基板１の厚み方向（矢印Ｚ方向）に、チャネル領域２ｂを挟むように形成されたｐ型のソース領域２ｃおよびｐ型のドレイン領域２ａとを備えている。また、トレンチ３は、側壁の結晶面が（１１０）面となるように形成されている。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、トレンチ内にゲート電極が形成されたトレンチゲート型の半導体装置に関する。

従来、トレンチ（溝）内にゲート電極が形成されたトレンチゲート型の半導体装置（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）が知られている（たとえば、特許文献１参照）。

図１５は、上記特許文献１に記載された従来のトレンチゲート型ＭＯＳＦＥＴの構造を示した断面図である。図１５を参照して、従来のトレンチゲート型ＭＯＳＦＥＴは、半導体基板１０１の表層に、共通ドレイン領域１０２がエピタキシャル成長法によって形成されている。また、共通ドレイン領域１０２の表層には、不純物の拡散によって、チャネル層１０３が形成されている。また、チャネル層１０３の表層の一部には、不純物の拡散によって、ソース領域１０４が形成されている。そして、これらを貫通するように、トレンチ１０５が設けられている。このトレンチ１０５は、底面および側面（側壁）の面方位が、それぞれ、（１００）面となるように構成されている。また、トレンチ１０５の内壁（底面および側面）には、ゲート絶縁膜１０６が形成されており、ゲート絶縁膜１０６上には、このトレンチ１０５を充填するようにゲート電極１０７が形成されている。

特開平１０−１５４８１０号公報

しかしながら、図１５に示した従来のトレンチゲート型ＭＯＳＦＥＴでは、基板にｐ型の半導体基板を用いることによって、ｐチャネル型のＭＯＳＦＥＴに構成した場合に、主要キャリアであるホール（正孔）のチャネル移動度が低下するという不都合がある。これにより、オン抵抗が大きくなるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、チャネル領域のホール移動度を向上させることによって、オン抵抗を低減させることが可能な半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、主表面の結晶面が（１１０）面、または、（１１０）面に対して所定のオフ角度で傾斜するオフ面であるｐ型の半導体基板と、半導体基板上に形成された半導体層と、半導体層に形成され、半導体基板の厚み方向と平行な側壁を含むトレンチと、トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、トレンチの側壁に沿って形成されるｎ型のチャネル領域と、半導体基板の厚み方向に、チャネル領域を挟むように形成されたｐ型のソース領域およびｐ型のドレイン領域とを備えている。なお、本発明における（１１０）面に対して所定のオフ角度で傾斜するオフ面とは、実質的に（１１０）面となるオフ面であり、たとえば、（１１０）面に対して＜１００＞方向に８°オフした（５５１）面などが含まれる。

この一の局面による半導体装置では、上記のように、トレンチの側壁に沿ってｎ型のチャネル領域を形成するとともに、半導体基板の厚み方向に、ｎ型のチャネル領域を挟むように、ｐ型のソース領域およびｐ型のドレイン領域を形成することによって、主要キャリアであるホール（正孔）の移動方向を、半導体基板の厚み方向にすることができる。また、半導体基板の主表面の結晶面を、（１１０）面、または、（１１０）面に対して所定のオフ角度で傾斜するオフ面とすることによって、半導体基板の厚み方向を、＜１１０＞方向、または、その近傍にすることができる。この＜１１０＞方向、および、その近傍の方向は、格子密度の小さい方向であるため、上記のように構成することによって、半導体基板の厚み方向にホールを移動させた際に、結晶格子によるホールの格子散乱を低減することができる。これにより、チャネル領域のホール移動度を向上させることができるので、トレンチ内のゲート電極に電圧を加えることによりチャネル領域に反転層を形成するとともに、その反転層を介してホールを移動させたとしても、チャネル領域における抵抗を低減することができる。その結果、ｐ型の半導体基板を用いることによって、ｐチャネル型の半導体装置を構成した場合に、そのオン抵抗を低減することができる。なお、オン抵抗を低減することによって、消費電力の低減、スイッチング特性の向上などの効果を得ることができる。

上記一の局面による半導体装置において、好ましくは、トレンチは、側壁の結晶面が（１１０）面、または、その近傍の結晶面となるように形成されている。このように構成すれば、容易に、チャネル領域におけるホールの移動度を向上させることができるので、ｐチャネル型の半導体装置を構成した場合に、容易に、そのオン抵抗を低減することができる。なお、本発明における（１１０）面近傍の結晶面とは、実質的に（１１０）面となる結晶面である。

上記一の局面による半導体装置において、好ましくは、トレンチは、半導体基板の主表面と平行な第１方向に延びるように複数形成されているとともに、第１方向と交差する第２方向に、所定の間隔を隔てて配置されている。このように構成すれば、ゲート電極に電圧を加えた際に、チャネル領域のトレンチ側壁近傍に形成される反転層の合計面積を大きくすることができるので、より容易に、チャネル領域のホール移動度を向上させることができる。これにより、より容易に、オン抵抗を低減することができる。

上記一の局面による半導体装置において、好ましくは、ゲート電極の上面上には、絶縁層が形成されており、この絶縁層は、その上面が半導体層の上面と同一面となるようにトレンチ内に形成されている。このように構成すれば、一方のトレンチに形成された絶縁層と、隣り合う他方のトレンチに形成された絶縁層とが接触するのを抑制することができるので、複数のトレンチを形成する際に、互いに隣り合うトレンチ間の間隔を小さくすることができる。このため、互いに隣り合うトレンチ間の間隔を小さくすることによって、単位面積あたりのトレンチ密度を大きくすることができるので、容易に、チャネル領域のトレンチ側壁近傍に形成される反転層の合計面積を大きくすることができる。これにより、さらに容易に、チャネル領域のホール移動度を向上させることができるので、さらに容易に、オン抵抗を低減することができる。

以上のように、本発明によれば、チャネル領域のホール移動度を向上させることによって、オン抵抗を低減させることが可能な半導体装置を容易に得ることができる。

以下、本発明を具体化した実施形態を図面に基づいて説明する。なお、以下の説明では、本発明による半導体装置の一例としてのトレンチゲート型のＭＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）を例にして説明する。

図１は、本発明の一実施形態によるＭＯＳＦＥＴの構造を示した断面図である。図２は、図１に示した本発明の一実施形態によるＭＯＳＦＥＴのトレンチ部分を拡大して示した断面図である。図３は、図１に示した本発明の一実施形態によるＭＯＳＦＥＴに用いるシリコンウェハの構造を示した斜視図である。図４および図５は、本発明の一実施形態によるＭＯＳＦＥＴの構造を説明するための図である。まず、図１〜図５を参照して、本発明の一実施形態によるＭＯＳＦＥＴ５０の構造について説明する。

一実施形態によるＭＯＳＦＥＴ５０では、図１に示すように、ｐ型不純物としてのＢ（ボロン）が高濃度（たとえば、約１×１０²⁰ｃｍ^-3）にドープされたｐ⁺型のシリコン基板１（比抵抗：約５ｍΩ）上に、約１μｍ〜約２０μｍの厚みを有するシリコンからなるエピタキシャル層２が形成されている。このエピタキシャル層２には、シリコン基板１側から、ｐ型不純物としてのＢ（ボロン）が低濃度（たとえば、約１×１０¹⁵ｃｍ^-3〜約１×１０¹⁶ｃｍ^-3）にドープされたｐ^-型のドレイン領域２ａ、ｎ型不純物としてのＰ（リン）が、たとえば、約１×１０¹⁷ｃｍ^-3の濃度でドープされたｎ型のチャネル領域２ｂ、および、ｐ型不純物としてのＢ（ボロン）が高濃度（たとえば、約１×１０¹⁹ｃｍ^-3〜約１×１０²⁰ｃｍ^-3）にドープされたｐ⁺型のソース領域２ｃが順次形成されている。そして、ソース領域２ｃおよびチャネル領域２ｂを貫通するように、複数のトレンチ３がエピタキシャル層２に形成されている。このトレンチ３は、深さ方向が、エピタキシャル層２の厚み方向となるように形成されている。すなわち、トレンチ３は、その側壁がエピタキシャル層２（シリコン基板１）の厚み方向と平行となるように構成されている。なお、シリコン基板１は、本発明の「半導体基板」の一例であり、エピタキシャル層２は、本発明の「半導体層」の一例である。

ここで、本実施形態では、シリコン基板１は、主表面の結晶面が（１１０）面となるように構成されている。このため、シリコン基板１上に形成されたエピタキシャル層２の主表面も、その結晶面が（１１０）面となるように構成されている。これにより、シリコン基板１の厚み方向（矢印Ｚ方向）が、＜１１０＞方向となっている。

また、エピタキシャル層２に形成されたトレンチ３は、図２に示すように、約１μｍ〜約５μｍの深さＤ１を有するとともに、約０．１μｍ〜約０．５μｍの幅Ｗ１を有している。このトレンチ３の内壁（底面および側面）には、図１および図２に示すように、ＳｉＯ₂からなるゲート絶縁膜４が形成されている。また、トレンチ３の内部には、上記したゲート絶縁膜４を介して、ゲート電極５が形成されている。このゲート電極５は、不純物の導入により導電化されたポリシリコンから構成されており、その上面がトレンチ３の内部に位置するように形成されている。また、ゲート電極５の上面上には、ＳｉＯ₂からなる層間絶縁膜６が形成されている。なお、層間絶縁膜６は、本発明の「絶縁層」の一例である。また、ゲート絶縁膜４のトレンチ３側壁部分は、約１０ｎｍ〜約１００ｎｍの厚みに構成されている。

また、層間絶縁膜６は、その上面が、エピタキシャル層２の上面と実質的に同一面となるように形成されている。

また、本実施形態では、図３および図４に示すように、複数のトレンチ３は、それぞれ、シリコンウェハ１０のオリフラ（オリエンテーションフラット）面１０ａと平行方向である矢印Ｘ方向に延びるように細長状に形成されている。一方、シリコンウェハ１０のオリフラ面１０ａは、（１１０）面となるように構成されている。これにより、トレンチ３は、上記したように、側壁の結晶面が（１１０）面となるように構成される。なお、矢印Ｘ方向は、本発明の「第１方向」の一例である。

また、本実施形態では、図２に示すように、トレンチ３は、エピタキシャル層２の上面に対して平行で、かつ、矢印Ｘ方向と直交する矢印Ｙ方向に互いに約０．１μｍ〜約０．５μｍの間隔Ｗ２を隔てて配列されている。すなわち、トレンチ３は、図３〜図５に示すように、平面的に見て、互いに隣り合うトレンチ３間の間隔Ｗ２が約０．１μｍ〜約０．５μｍであるストライプ状に形成されている。なお、矢印Ｙ方向は、本発明の「第２方向」の一例である。

また、図１および図２に示すように、トレンチ３内に形成されたゲート電極５は、その上面が、チャネル領域２ｂよりも上方に位置するように形成されているとともに、その下面が、チャネル領域２ｂよりも下方に位置するように形成されている。また、チャネル領域２ｂは、トレンチ３の側壁に沿うように形成されている。これにより、ゲート電極５に電圧が加えられると、ｎ型チャネル領域２ｂの少数キャリアであるホールがトレンチ３側壁近傍に引き寄せられて電流通路となる反転層（図示せず）が形成される。なお、この反転層（図示せず）は、極薄い層から構成されている。そして、この反転層を介して、ｐチャネル型ＭＯＳＦＥＴの主要キャリアであるホールが、ソース領域２ｃ／ドレイン領域２ａ間を移動し、これによって、ＭＯＳＦＥＴ５０の矢印Ｚ方向にドレイン電流が流れる。

また、図１および図５に示すように、エピタキシャル層２の上面上には、ソース電極７が形成されているとともに、シリコン基板１の下面上には、ドレイン電極８が形成されている。また、図５に示すように、エピタキシャル層２の上面上の所定領域には、ゲート電極５と電気的に接続されたパッド電極９が形成されている。

本実施形態では、上記のように、トレンチ３の側壁に沿ってｎ型のチャネル領域２ｂを形成するとともに、シリコン基板１の厚み方向（矢印Ｚ方向）に、ｎ型のチャネル領域２ｂを挟むように、ｐ⁺型のソース領域２ｃおよびｐ^-型のドレイン領域２ａを形成することによって、主要キャリアであるホール（正孔）を、シリコン基板１の厚み方向（矢印Ｚ方向）に移動させることができる。また、シリコン基板１の主表面の結晶面を、（１１０）面とすることによって、シリコン基板１の厚み方向を、＜１１０＞方向とすることができる。この＜１１０＞方向は格子密度の小さい方向であるため、上記のように構成することによって、シリコン基板１の厚み方向にホールを移動させた際に、結晶格子によるホールの格子散乱を低減することができる。このため、トレンチ３内のゲート電極５に電圧を加えることによりチャネル領域２ｂに反転層を形成させるとともに、その反転層を介してホールを移動させたとしても、チャネル領域２ｂのホール移動度を向上させることができる。その結果、ｐ⁺型のシリコン基板１を用いることによって、ｐチャネル型のＭＯＳＦＥＴ５０を構成した場合に、そのオン抵抗を低減することができる。なお、オン抵抗を低減することによって、消費電力の低減、スイッチング特性の向上などの効果を得ることができる。

また、本実施形態では、トレンチ３を、側壁の結晶面が（１１０）面となるように形成することによって、容易に、チャネル領域２ｂにおけるホールの移動度を向上させることができるので、ｐチャネル型のＭＯＳＦＥＴ５０を構成した場合に、容易に、そのオン抵抗を低減することができる。

また、本実施形態では、トレンチ３を、シリコン基板１の主表面と平行な矢印Ｘ方向に延びるように複数形成するとともに、矢印Ｘ方向と直交する矢印Ｙ方向に、約０．１μｍ〜約０．５μｍの間隔Ｗ２を隔てて配置することによって、ゲート電極５に電圧を加えた際に、チャネル領域２ｂのトレンチ３側壁近傍に形成される反転層の合計面積を大きくすることができるので、より容易に、チャネル領域２ｂのホール移動度を向上させることができる。これにより、より容易に、オン抵抗を低減することができる。

また、本実施形態では、ゲート電極５の上面上に形成された層間絶縁膜６を、その上面がエピタキシャル層２の上面と同一面となるようにトレンチ３内に形成することによって、一方のトレンチ３に形成された層間絶縁膜６と、隣り合う他方のトレンチ３に形成された層間絶縁膜６とが接触するのを抑制することができるので、複数のトレンチ３を形成する際に、互いに隣り合うトレンチ３間の間隔Ｗ２を小さくすることができる。このため、互いに隣り合うトレンチ３間の間隔Ｗ２を小さくすることによって、単位面積あたりのトレンチ密度を大きくすることができるので、容易に、チャネル領域２ｂのトレンチ３側壁近傍に形成される反転層の合計面積を大きくすることができる。これにより、さらに容易に、チャネル領域２ｂのホール移動度を向上させることができるので、さらに容易に、オン抵抗を低減することができる。

図６〜図１４は、図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。次に、図１〜図１４を参照して、一実施形態によるＭＯＳＦＥＴ５０の製造プロセスについて説明する。

まず、図６に示すように、不純物濃度約１×１０²⁰ｃｍ^-3のＢ（ボロン）がドープされたｐ⁺型のシリコン基板１（比抵抗：約５ｍΩ）上に、エピタキシャル成長法によって、不純物濃度約１×１０¹⁵ｃｍ^-3〜約１×１０¹⁶ｃｍ^-3のＢ（ボロン）がドープされたシリコンからなるｐ^-型のエピタキシャル層２を形成する。この際、図１、図３および図４に示したように、エピタキシャル層２は、主表面が（１１０）面であるとともに、オリフラ面１０ａも（１１０）面であるシリコン基板１（シリコンウェハ１０）上に形成する。これにより、エピタキシャル層２は、その主表面が（１１０）面となるように形成される。

次に、図７に示すように、フォトリソグラフィ技術とエッチングとによって、エピタキシャル層２に複数のトレンチ３を形成する。また、図３および図４に示したように、複数のトレンチ３は、それぞれ、シリコンウェハ１０のオリフラ面１０ａと平行方向（矢印Ｘ方向）に延びるように形成するとともに、図２に示したように、隣り合うトレンチ３間の間隔Ｗ２が、約０．１μｍ〜約０．５μｍとなるように形成する。

次に、エッチングによってエピタキシャル層２に加わった欠陥を除去するために、犠牲酸化を行うとともに、その犠牲酸化により形成された表面酸化物（ＳｉＯ₂：図示せず）をエッチングにより除去する。

続いて、シリコン基板１（シリコンウェハ１０）を熱酸化処理することにより、図８に示すように、表面酸化物（ＳｉＯ₂）層４ａを成長させる。これにより、ＳｉＯ₂からなるゲート絶縁膜４が、トレンチ３の内壁（底面および側面）を覆うように形成される。この際、ゲート絶縁膜４は、約１０ｎｍ〜約１００ｎｍの厚みに成長させる。

次に、図９に示すように、ＣＶＤ法などを用いて、不純物の導入により導電化されたポリシリコン層５ａを全面に形成する。そして、図１０に示すように、エッチバックにより、ポリシリコン層５ａの所定領域を除去する。これにより、各々のトレンチ３内におけるポリシリコン層５ａの上面（エッチバック面）が、エピタキシャル層２の上面よりも下方に形成され、トレンチ３内に、ポリシリコンからなるゲート電極５が形成される。

その後、図１１に示すように、ＳｉＯ₂層６ａを全面に形成するとともに、エッチバックにより、エピタキシャル層２の上面が露出するまで、ＳｉＯ₂層６ａおよび表面酸化物層４ａを除去する。これにより、図１２に示すように、ゲート電極５の上面上に、その上面がエピタキシャル層２の上面と実質的に同一面となる層間絶縁膜６が形成されるとともに、エピタキシャル層２の上面が平坦化される。

次に、図１３に示すように、イオン打ち込みなどにより、ｎ型不純物としてのＰ（リン）を、たとえば、約１×１０¹⁷ｃｍ^-3の濃度でエピタキシャル層２にドープすることによって、エピタキシャル層２にｎ型不純物領域２１ｂを形成する。この際、ドーピング深さＤ２は、ゲート電極５の底面よりも上方とする。具体的には、ドーピング深さＤ２は、たとえば、約０．５μｍ〜約２μｍとする。次に、図１４に示すように、イオン打ち込みなどにより、ｐ型不純物であるＢ（ボロン）を、たとえば、約１×１０¹⁹ｃｍ^-3〜約１×１０²⁰ｃｍ^-3の濃度でエピタキシャル層２にドープすることによって、エピタキシャル層２にｐ⁺型不純物領域２ｃを形成する。これにより、エピタキシャル層２に、シリコン基板１側から、ｐ^-型のドレイン領域２ａ、ｎ型のチャネル領域２ｂ、および、ｐ⁺型のソース領域２ｃが順次形成される。

最後に、エピタキシャル層２の上面上に、ソース領域２ｃと接触するように、ソース電極７を形成するとともに、シリコン基板１の下面上に、ドレイン電極８を形成し、かつ、図５に示したように、エピタキシャル層２の上面上の所定領域に、ゲート電極５と電気的に接続されるパッド電極９を形成する。このようにして、図１に示した本発明の一実施形態によるＭＯＳＦＥＴ５０が形成される。

本実施形態では、上記のように、シリコン基板１の主表面およびトレンチ３の側壁を、それぞれ、（１１０）面となるように構成することによって、トレンチ３の内壁に形成されたゲート絶縁膜４の厚みを均一にすることができるので、ゲート絶縁膜４のトレンチ３底面部の厚みが、トレンチ３側面部の厚みよりも小さくなることに起因して、絶縁耐量が低下するという不都合が生じるのを抑制することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、本発明による半導体装置の一例としてのＭＯＳＦＥＴを例にして説明したが、本発明はこれに限らず、ＭＯＳＦＥＴ以外の半導体装置にも本発明を適用することができる。

また、上記実施形態では、シリコン基板の主表面の結晶面を（１１０）面に構成した例を示したが、本発明はこれに限らず、実質的に（１１０）面となるように構成されていれば、シリコン基板の主表面の結晶面は、（１１０）面に対して＜１００＞方向に２°、４°、８°などのオフ角度で傾斜するオフ面であってもよい。すなわち、ＭＯＳＦＥＴを製造する際に、オフ基板を用いてもよい。なお、実質的に（１１０）面とは、（１１０）面、（５５１）面、（３１１）面、（２２１）面、（５５３）面、（３３５）面、（１１２）面、（１１３）面、（１１５）面、（１１７）面、（３３１）面、（３３２）面、（１１１）面および（３２０）面のいずれかの面方位を含む結晶面である。

また、上記実施形態では、トレンチの側壁の結晶面を（１１０）面に構成した例を示したが、本発明はこれに限らず、トレンチの側壁の結晶面は、（１１０）面近傍であってもよいし、（１１０）面以外の面であってもよい。なお、（１１０）面近傍の結晶面とは、実質的に（１１０）面となる結晶面である。

また、上記実施形態では、ゲート電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるように形成した例を示したが、本発明はこれに限らず、ゲート電極の上面上に形成された層間絶縁膜を、その上面がエピタキシャル層の上面から突出するように形成してもよいし、その上面がエピタキシャル層の上面よりも下方（トレンチ内部側）に位置するように形成してもよい。

また、上記実施形態では、エピタキシャル層の厚みを、約１μｍ〜約２０μｍに構成した例を示したが、本発明はこれに限らず、エピタキシャル層の厚みは、上記した厚み以外の厚みであってもよい。すなわち、エピタキシャル層の厚みは、製造されるトレンチゲート型ＭＯＳＦＥＴに求められる最終的な電気的特性によって設定すればよい。

また、上記実施形態では、トレンチを形成した後に、チャネル領域およびソース領域となる不純物領域を形成したが、本発明はこれに限らず、トレンチを形成する前に、チャネル領域およびソース領域となる不純物領域を形成してもよい。

また、上記実施形態では、イオン打ち込みによって、チャネル領域およびソース領域となる不純物領域を形成した例を示したが、本発明はこれに限らず、イオン打ち込み以外の方法を用いて、チャネル領域およびソース領域となる不純物領域を形成してもよい。たとえば、熱拡散などの方法を用いて、不純物領域を形成してもよい。

また、上記実施形態では、ｐ型不純物としてＢ（ボロン）を用いるとともに、ｎ型不純物としてＰ（リン）を用いた例を示したが、本発明はこれに限らず、Ｂ（ボロン）以外のｐ型不純物を用いるとともに、Ｐ（リン）以外のｎ型不純物を用いてもよい。

本発明の一実施形態によるＭＯＳＦＥＴの構造を示した断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴのトレンチ部分を拡大して示した断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴに用いるシリコンウェハの構造を示した斜視図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴに用いるシリコンウェハの構造を示した平面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの構造を示した斜視図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。図１に示した本発明の一実施形態によるＭＯＳＦＥＴの製造プロセスを説明するための断面図である。特許文献１に記載された従来のトレンチゲート型ＭＯＳＦＥＴの構造を示した断面図である。

符号の説明

１シリコン基板（半導体基板）
２エピタキシャル層（半導体層）
２ａドレイン領域
２ｂチャネル領域
２ｃソース領域、ｐ⁺型不純物領域
３トレンチ
４ゲート絶縁膜
５ゲート電極
６層間絶縁膜（絶縁層）
７ソース電極
８ドレイン電極
９パッド電極
１０シリコンウェハ
１０ａオリフラ面

Claims

主表面の結晶面が（１１０）面、または、（１１０）面に対して所定のオフ角度で傾斜するオフ面であるｐ型の半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層に形成され、前記半導体基板の厚み方向と平行な側壁を含むトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチの側壁に沿って形成されるｎ型のチャネル領域と、
前記半導体基板の厚み方向に、前記チャネル領域を挟むように形成されたｐ型のソース領域およびｐ型のドレイン領域とを備えることを特徴とする、半導体装置。
前記トレンチは、側壁の結晶面が（１１０）面、または、その近傍の結晶面となるように形成されていることを特徴とする、請求項１に記載の半導体装置。
前記トレンチは、前記半導体基板の主表面と平行な第１方向に延びるように複数形成されているとともに、前記第１方向と交差する第２方向に、所定の間隔を隔てて配置されていることを特徴とする、請求項１または２に記載の半導体装置。
前記ゲート電極の上面上には、絶縁層が形成されており、
前記絶縁層は、その上面が前記半導体層の上面と同一面となるように前記トレンチ内に形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。