JPH11150265A - 半導体装置 - Google Patents
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- JPH11150265A JPH11150265A JP9315443A JP31544397A JPH11150265A JP H11150265 A JPH11150265 A JP H11150265A JP 9315443 A JP9315443 A JP 9315443A JP 31544397 A JP31544397 A JP 31544397A JP H11150265 A JPH11150265 A JP H11150265A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/026—Manufacture or treatment of FETs having insulated gates [IGFET] having laterally-coplanar source and drain regions, a gate at the sides of the bulk channel, and both horizontal and vertical current flow
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 この発明は、微細化を図り高集積化を達成し
得る半導体装置を提供することを課題とする。 【解決手段】 この発明は、ゲート電極５を半導体基板
１の表面と垂直方向に半導体基板１中に形成し、チャネ
ル領域を半導体基板１の表面と垂直方向に形成して構成
される。
得る半導体装置を提供することを課題とする。 【解決手段】 この発明は、ゲート電極５を半導体基板
１の表面と垂直方向に半導体基板１中に形成し、チャネ
ル領域を半導体基板１の表面と垂直方向に形成して構成
される。
Description
【０００１】
【発明の属する技術分野】この発明は、高集積化に寄与
する半導体装置に関する。
する半導体装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路は回路の主な構成
要素となる電界効果トランジスタ、例えばＭＯＳＦＥＴ
等の半導体装置の微細化により、高密度集積化の傾向を
実現してきた。特にＭＯＳＦＥＴの半導体装置は、主と
してゲート電極、ソース電極、ドレイン電極という３つ
の電極部を形成するだけでよく、それぞれの領域を平面
的に縮小することにより、装置全体の微細化、すなわち
高集積化を図ってきた。
要素となる電界効果トランジスタ、例えばＭＯＳＦＥＴ
等の半導体装置の微細化により、高密度集積化の傾向を
実現してきた。特にＭＯＳＦＥＴの半導体装置は、主と
してゲート電極、ソース電極、ドレイン電極という３つ
の電極部を形成するだけでよく、それぞれの領域を平面
的に縮小することにより、装置全体の微細化、すなわち
高集積化を図ってきた。
【０００３】しかしながら、従来の半導体装置では、ゲ
ート電極が半導体基板上に平面的に形成されるため、ゲ
ート電極の幅に律速される形で占有面積の低減には限界
があった。すなわち、トランジスタの駆動電流をある程
度確保するためには、ゲート幅をある程度大きくとる必
要があり、そのゲート幅は、ゲート長や、ゲート幅方向
と垂直方向のソース／ドレイン拡散層のディメンジョン
より大きくなる傾向にあった。これにより、トランジス
タのサイズはゲート幅の方向に大きくなり、その大きさ
を律速要因としてそれ以上の微細化には限界があった。
ート電極が半導体基板上に平面的に形成されるため、ゲ
ート電極の幅に律速される形で占有面積の低減には限界
があった。すなわち、トランジスタの駆動電流をある程
度確保するためには、ゲート幅をある程度大きくとる必
要があり、そのゲート幅は、ゲート長や、ゲート幅方向
と垂直方向のソース／ドレイン拡散層のディメンジョン
より大きくなる傾向にあった。これにより、トランジス
タのサイズはゲート幅の方向に大きくなり、その大きさ
を律速要因としてそれ以上の微細化には限界があった。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来の電界効果トランジスタの半導体装置にあっては、
ゲート電極が半導体基板上に平面的に形成され、トラン
ジスタの駆動力に応じてゲート電極の幅が半導体基板の
表面に対して平行に増減していた。このため、半導体装
置の製造プロセス技術が飛躍的に進歩したとしても、ト
ランジスタの構造上の観点から半導体基板の表面方向に
対する平面的なトランジスタサイズの縮小化には限界が
あった。これは、半導体集積回路を高集積化する上での
障害となり、半導体集積回路全体としての高集積化が困
難になるという不具合を招いていた。
従来の電界効果トランジスタの半導体装置にあっては、
ゲート電極が半導体基板上に平面的に形成され、トラン
ジスタの駆動力に応じてゲート電極の幅が半導体基板の
表面に対して平行に増減していた。このため、半導体装
置の製造プロセス技術が飛躍的に進歩したとしても、ト
ランジスタの構造上の観点から半導体基板の表面方向に
対する平面的なトランジスタサイズの縮小化には限界が
あった。これは、半導体集積回路を高集積化する上での
障害となり、半導体集積回路全体としての高集積化が困
難になるという不具合を招いていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、微細化を図り
高集積化を達成し得る半導体装置を提供することにあ
る。
たものであり、その目的とするところは、微細化を図り
高集積化を達成し得る半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、接合型電界効果トランジス
タの半導体装置であって、半導体基板中に形成されたソ
ース領域とドレイン領域に挟まれた前記半導体基板中
に、前記半導体基板の表面方向に対して垂直方向にゲー
ト電極が形成され、ソース領域とドレイン領域間を流れ
る電流のチャネル領域が前記ゲート電極に沿って前記半
導体基板の表面に対して垂直方向に形成されてなること
を特徴とする。
に、請求項１記載の発明は、接合型電界効果トランジス
タの半導体装置であって、半導体基板中に形成されたソ
ース領域とドレイン領域に挟まれた前記半導体基板中
に、前記半導体基板の表面方向に対して垂直方向にゲー
ト電極が形成され、ソース領域とドレイン領域間を流れ
る電流のチャネル領域が前記ゲート電極に沿って前記半
導体基板の表面に対して垂直方向に形成されてなること
を特徴とする。
【０００７】請求項２記載の発明は、接合型電界効果ト
ランジスタの半導体装置であって、多層配線構造におけ
る配線層間に形成された半導体層中に形成されたソース
領域とドレイン領域に挟まれた前記半導体層中に、前記
半導体層の表面方向に対して垂直方向にゲート電極が形
成され、ソース領域とドレイン領域間を流れる電流のチ
ャネル領域が前記ゲート電極に沿って前記半導体層の表
面に対して垂直方向に形成されてなることを特徴とす
る。
ランジスタの半導体装置であって、多層配線構造におけ
る配線層間に形成された半導体層中に形成されたソース
領域とドレイン領域に挟まれた前記半導体層中に、前記
半導体層の表面方向に対して垂直方向にゲート電極が形
成され、ソース領域とドレイン領域間を流れる電流のチ
ャネル領域が前記ゲート電極に沿って前記半導体層の表
面に対して垂直方向に形成されてなることを特徴とす
る。
【０００８】請求項３記載の発明は、請求項１又は２記
載の半導体装置において、前記ソース領域又は前記ドレ
イン領域は、前記半導体基板又は前記半導体層の表面方
向の断面が正多角形又は円形に形成され、前記ゲート電
極は前記ソース領域又はドレイン領域の正多角形の外周
辺又は円形の外周に沿って複数形成され、ゲート電極が
分割された１つのトランジスタを形成してなることを特
徴とする。
載の半導体装置において、前記ソース領域又は前記ドレ
イン領域は、前記半導体基板又は前記半導体層の表面方
向の断面が正多角形又は円形に形成され、前記ゲート電
極は前記ソース領域又はドレイン領域の正多角形の外周
辺又は円形の外周に沿って複数形成され、ゲート電極が
分割された１つのトランジスタを形成してなることを特
徴とする。
【０００９】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１０】図１は請求項１記載の発明の一実施形態に
係わる半導体装置の構成を示す図であり、同図（Ａ）は
正面図、同図（Ｂ）は同図（Ａ）のＡ−Ａ線に沿った断
面図である。
係わる半導体装置の構成を示す図であり、同図（Ａ）は
正面図、同図（Ｂ）は同図（Ａ）のＡ−Ａ線に沿った断
面図である。
【００１１】図１において、この実施形態の半導体装置
は、金属又は半導体からなるゲート電極と半導体との間
に酸化物や窒化物等の絶縁物を挟んだ接合型の電界効果
トランジスタ（ＦＥＴ）であって、半導体基板１中にソ
ース領域２となる拡散層とドレイン領域３となる拡散層
が、所定の距離だけ離れて半導体基板１の表面方向（図
１の左右方向）に対して垂直な方向（図１（Ｂ）の上下
方向，深さ方向）に形成されている。また、ソース領域
２とドレイン領域３との間の半導体基板１中には、ゲー
ト酸化膜４を介して半導体基板１の表面方向に対して垂
直方向にゲート電極５が形成されている。したがって、
ソース領域２とドレイン領域３間を流れる電流のチャネ
ル領域は、ゲート電極５に沿って半導体基板１の表面方
向に対して垂直方向に形成され、図１（Ａ）においてゲ
ート電極５の上方辺側と下方辺側の半導体基板１中の双
方にチャネル領域が形成されることになる。また、これ
らの領域を取り囲むように半導体基板１中にこのトラン
ジスタと他の領域を分離する素子分離領域となる絶縁体
層６が形成されている。
は、金属又は半導体からなるゲート電極と半導体との間
に酸化物や窒化物等の絶縁物を挟んだ接合型の電界効果
トランジスタ（ＦＥＴ）であって、半導体基板１中にソ
ース領域２となる拡散層とドレイン領域３となる拡散層
が、所定の距離だけ離れて半導体基板１の表面方向（図
１の左右方向）に対して垂直な方向（図１（Ｂ）の上下
方向，深さ方向）に形成されている。また、ソース領域
２とドレイン領域３との間の半導体基板１中には、ゲー
ト酸化膜４を介して半導体基板１の表面方向に対して垂
直方向にゲート電極５が形成されている。したがって、
ソース領域２とドレイン領域３間を流れる電流のチャネ
ル領域は、ゲート電極５に沿って半導体基板１の表面方
向に対して垂直方向に形成され、図１（Ａ）においてゲ
ート電極５の上方辺側と下方辺側の半導体基板１中の双
方にチャネル領域が形成されることになる。また、これ
らの領域を取り囲むように半導体基板１中にこのトラン
ジスタと他の領域を分離する素子分離領域となる絶縁体
層６が形成されている。
【００１２】次に、このような構造を製造する製造方法
の一実施形態を説明する。
の一実施形態を説明する。
【００１３】まず、従来から採用されている方法で素子
分離領域となる絶縁体層６を半導体基板１中の深さ方向
に形成する。次に、高加速インプラによりソース領域２
及びドレイン領域３となる深い拡散層を形成する。な
お、高加速インプラでは図１に示すようなシャープでか
つ深い拡散層を形成することが難しい場合には、半導体
基板１を開口した後ＣＶＤ法により堆積とドーピングを
同時に行いドープされた例えばポリシリコンをデポし、
最後にＣＭＰ法により不要部分を除去するようにしても
よい。このようにしてソース領域２ならびにドレイン領
域３の拡散層が形成された後、ゲート電極５となる電極
材を埋め込むための溝を半導体基板１中に開口形成す
る。開口後、溝の側面の半導体基板１を少量酸化し、開
口された溝の側面にゲート酸化膜４を形成する。最後
に、ゲート電極材となる例えばドープされたポリシリコ
ンもしくは金属を溝に埋め込みゲート電極５を形成して
この実施形態の半導体装置は完成する。なお、各領域か
らの引き出し線やパッシベーション膜等は従来から採用
されている方法により形成される。また、ゲート長が短
くなってきた時にはゲート電極５へのコンタクトの形成
が難しくなると思われるが、この場合には、従来から使
われている埋め込み型の引き出し線を用いてゲート電極
５に引き出し線を形成すればよい。
分離領域となる絶縁体層６を半導体基板１中の深さ方向
に形成する。次に、高加速インプラによりソース領域２
及びドレイン領域３となる深い拡散層を形成する。な
お、高加速インプラでは図１に示すようなシャープでか
つ深い拡散層を形成することが難しい場合には、半導体
基板１を開口した後ＣＶＤ法により堆積とドーピングを
同時に行いドープされた例えばポリシリコンをデポし、
最後にＣＭＰ法により不要部分を除去するようにしても
よい。このようにしてソース領域２ならびにドレイン領
域３の拡散層が形成された後、ゲート電極５となる電極
材を埋め込むための溝を半導体基板１中に開口形成す
る。開口後、溝の側面の半導体基板１を少量酸化し、開
口された溝の側面にゲート酸化膜４を形成する。最後
に、ゲート電極材となる例えばドープされたポリシリコ
ンもしくは金属を溝に埋め込みゲート電極５を形成して
この実施形態の半導体装置は完成する。なお、各領域か
らの引き出し線やパッシベーション膜等は従来から採用
されている方法により形成される。また、ゲート長が短
くなってきた時にはゲート電極５へのコンタクトの形成
が難しくなると思われるが、この場合には、従来から使
われている埋め込み型の引き出し線を用いてゲート電極
５に引き出し線を形成すればよい。
【００１４】このような製造方法によって得られる図１
に示す構造においては、面積的には以下に説明するよう
な効果があると考察される。例えば、近い将来のゲート
アレイで使用されるトランジスタのトランジスタ幅は５
μｍ程度であると推定される。したがって、このトラン
ジスタと同等の性能を得るために図１に示す構造のトラ
ンジスタにおいては、ゲート電極５の両側に電流が流れ
てチャネル領域が形成されるため、２．５μｍ程度の深
さのゲート電極を形成すればよいことになる。そこで、
図１において、ソース横方向（図１（Ａ）で左右方向）
長、ゲート長、ドレイン横方向長、素子分離幅を現在の
製造プロセスにおいて製造可能な妥当な値である例えば
０．４μｍ程度とし、ソース領域２及びドレイン領域３
の縦方向（図１（Ａ）で上下方向）の長さを０．８μｍ
程度とすると、図１に示す構造のトランジスタの占有面
積は３．２μｍ2 程度と試算される。一方、ゲート電極
が絶縁膜を介して半導体基板上に形成された従来型のト
ランジスタでは、ゲート幅が５μｍ程度であるので、ゲ
ート幅方向の長辺が５．８μｍ程度となり、ゲート長方
向の短辺は図１と同じ２μｍ程度となり、占有面積は１
１．６μｍ2 程度と試算される。この結果、図１に示す
構造を採用したこの実施形態のトランジスタは従来に比
べて約（１／３．６）倍程度の占有面積で同等の性能を
得ることができる。したがって、この実施形態では、従
来に比べて占有面積を７３％程度縮小化することが可能
となり、占有面積を格段に低減することができる。
に示す構造においては、面積的には以下に説明するよう
な効果があると考察される。例えば、近い将来のゲート
アレイで使用されるトランジスタのトランジスタ幅は５
μｍ程度であると推定される。したがって、このトラン
ジスタと同等の性能を得るために図１に示す構造のトラ
ンジスタにおいては、ゲート電極５の両側に電流が流れ
てチャネル領域が形成されるため、２．５μｍ程度の深
さのゲート電極を形成すればよいことになる。そこで、
図１において、ソース横方向（図１（Ａ）で左右方向）
長、ゲート長、ドレイン横方向長、素子分離幅を現在の
製造プロセスにおいて製造可能な妥当な値である例えば
０．４μｍ程度とし、ソース領域２及びドレイン領域３
の縦方向（図１（Ａ）で上下方向）の長さを０．８μｍ
程度とすると、図１に示す構造のトランジスタの占有面
積は３．２μｍ2 程度と試算される。一方、ゲート電極
が絶縁膜を介して半導体基板上に形成された従来型のト
ランジスタでは、ゲート幅が５μｍ程度であるので、ゲ
ート幅方向の長辺が５．８μｍ程度となり、ゲート長方
向の短辺は図１と同じ２μｍ程度となり、占有面積は１
１．６μｍ2 程度と試算される。この結果、図１に示す
構造を採用したこの実施形態のトランジスタは従来に比
べて約（１／３．６）倍程度の占有面積で同等の性能を
得ることができる。したがって、この実施形態では、従
来に比べて占有面積を７３％程度縮小化することが可能
となり、占有面積を格段に低減することができる。
【００１５】なお、上記構造の半導体装置は半導体基板
中に形成されているが、例えば多層配線構造における配
線層間に絶縁膜に挟まれて形成された半導体中に形成す
ることも可能であり、このような場合であっても上記と
同様の効果を得ることができる。
中に形成されているが、例えば多層配線構造における配
線層間に絶縁膜に挟まれて形成された半導体中に形成す
ることも可能であり、このような場合であっても上記と
同様の効果を得ることができる。
【００１６】図２は請求項３記載の発明の一実施形態に
係わる半導体装置の構成を示す正面図である。
係わる半導体装置の構成を示す正面図である。
【００１７】この実施形態の特徴とするところは、図１
に示す構造のトランジスタを正多角形例えば最密充填型
の正六角形状に配列して１つのトランジスタを構成した
ことにある。図２において、六角形に形成されたソース
拡散層７の外周辺に沿って６個のゲート電極８が配列さ
れ、ゲート電極８の外側をドレイン拡散層９が六角形状
に取り囲み、ドレイン拡散層９の外周を絶縁体層１０が
取り囲むように形成されている。なお、トランジスタを
配列する形状は最密充填型の正六角形に限ることはな
く、正多角形あるいは円形もしくは直線状に配列しても
よい。
に示す構造のトランジスタを正多角形例えば最密充填型
の正六角形状に配列して１つのトランジスタを構成した
ことにある。図２において、六角形に形成されたソース
拡散層７の外周辺に沿って６個のゲート電極８が配列さ
れ、ゲート電極８の外側をドレイン拡散層９が六角形状
に取り囲み、ドレイン拡散層９の外周を絶縁体層１０が
取り囲むように形成されている。なお、トランジスタを
配列する形状は最密充填型の正六角形に限ることはな
く、正多角形あるいは円形もしくは直線状に配列しても
よい。
【００１８】図１に示す構造の埋め込み型のゲート電極
を採用したトランジスタにあっては、ゲート電極を半導
体基板上に形成した従来の構造に比べてゲート幅のサイ
ズに制約が生じる可能性が高くなる。すなわち、様々な
ゲート幅（深さ）のゲート電極を形成することは製造方
法の観点からは難しいので、ゲート幅をある幾つかのサ
イズに限定したほうが製造が容易となる。しかしなが
ら、ゲート幅が限定されると、トランジスタの駆動力も
限られ回路を構築する際に制約が生じることになる。そ
こで、図２に示すようにゲート電極を分割して１つのト
ランジスタを構成することにより、幾つかの限られたゲ
ート幅のトランジスタからゲート幅がより大きなトラン
ジスタを形成することができる。図２に示す構造におい
て、例えばゲートの深さ（ゲート幅）を２．５μｍ程度
とすると、１２箇所のチャネルが存在するのでゲート幅
が３０μｍ程度の従来型のトランジスタと同等の駆動力
を得ることが可能となる。
を採用したトランジスタにあっては、ゲート電極を半導
体基板上に形成した従来の構造に比べてゲート幅のサイ
ズに制約が生じる可能性が高くなる。すなわち、様々な
ゲート幅（深さ）のゲート電極を形成することは製造方
法の観点からは難しいので、ゲート幅をある幾つかのサ
イズに限定したほうが製造が容易となる。しかしなが
ら、ゲート幅が限定されると、トランジスタの駆動力も
限られ回路を構築する際に制約が生じることになる。そ
こで、図２に示すようにゲート電極を分割して１つのト
ランジスタを構成することにより、幾つかの限られたゲ
ート幅のトランジスタからゲート幅がより大きなトラン
ジスタを形成することができる。図２に示す構造におい
て、例えばゲートの深さ（ゲート幅）を２．５μｍ程度
とすると、１２箇所のチャネルが存在するのでゲート幅
が３０μｍ程度の従来型のトランジスタと同等の駆動力
を得ることが可能となる。
【００１９】この場合に、この実施形態と従来のトラン
ジスタの占有面積を比較すると、図２に示す構造におい
て、前記図１に示す場合と同様の製造条件を想定し、最
密充填型の正六角形のソース領域７の中心から素子分離
領域の絶縁体層９の外周に垂線を引き各領域の長さをそ
れぞれ０．４μｍ程度とすると、占有面積は約８．９μ
ｍ2 程度と試算される。一方、従来例では、ゲート電極
が６分割されて１つのゲート電極のゲート幅が５μｍ程
度の場合を想定し、ソース／ドレイン領域の拡散層の短
辺、及びゲート長をそれぞれ０．４μｍ程度とすると、
トランジスタの形成領域は６μｍ×５．８μｍの辺を持
つ長方形となり、占有面積は３４．８μｍ2 程度とな
る。この結果、この実施形態の構成によれば従来例に比
べて１／４程度の占有面積で従来と同等の性能を得るこ
とが可能となり、従来に比べて格段に微細化を図ること
ができる。
ジスタの占有面積を比較すると、図２に示す構造におい
て、前記図１に示す場合と同様の製造条件を想定し、最
密充填型の正六角形のソース領域７の中心から素子分離
領域の絶縁体層９の外周に垂線を引き各領域の長さをそ
れぞれ０．４μｍ程度とすると、占有面積は約８．９μ
ｍ2 程度と試算される。一方、従来例では、ゲート電極
が６分割されて１つのゲート電極のゲート幅が５μｍ程
度の場合を想定し、ソース／ドレイン領域の拡散層の短
辺、及びゲート長をそれぞれ０．４μｍ程度とすると、
トランジスタの形成領域は６μｍ×５．８μｍの辺を持
つ長方形となり、占有面積は３４．８μｍ2 程度とな
る。この結果、この実施形態の構成によれば従来例に比
べて１／４程度の占有面積で従来と同等の性能を得るこ
とが可能となり、従来に比べて格段に微細化を図ること
ができる。
【００２０】図３は請求項３記載の発明の他の実施形態
に係わる半導体装置の構成を示す正面図である。
に係わる半導体装置の構成を示す正面図である。
【００２１】図３において、この実施形態の特徴とする
ところは、前記図２に示す実施形態のトランジスタ１１
を隙間なく規則的に配列して半導体装置を構築するよう
にしたことにある。このような実施形態にあっては、１
つのトランジスタの平面的形状が最密充填の配列が可能
な正六角形となっているので、ゲートアレイ等の規則的
なパターンの集積回路を高密度に配置という目的には好
適である。
ところは、前記図２に示す実施形態のトランジスタ１１
を隙間なく規則的に配列して半導体装置を構築するよう
にしたことにある。このような実施形態にあっては、１
つのトランジスタの平面的形状が最密充填の配列が可能
な正六角形となっているので、ゲートアレイ等の規則的
なパターンの集積回路を高密度に配置という目的には好
適である。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極を半導体基板表面と垂直方向に半導体基
板中に形成してチャネル領域を半導体基板の表面と垂直
方向に形成するようにしたので、従来に比べて格段に微
細化したトランジスタを提供することが可能となり、こ
のトランジスタを用いて回路を構築することにより半導
体装置の高集積化を達成することができる。
ば、ゲート電極を半導体基板表面と垂直方向に半導体基
板中に形成してチャネル領域を半導体基板の表面と垂直
方向に形成するようにしたので、従来に比べて格段に微
細化したトランジスタを提供することが可能となり、こ
のトランジスタを用いて回路を構築することにより半導
体装置の高集積化を達成することができる。
【図１】請求項１記載の発明の一実施形態に係わる半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図２】請求項３記載の発明の一実施形態に係わる半導
体装置の構成を示す図である。
体装置の構成を示す図である。
【図３】請求項３記載の発明の他の実施形態に係わる半
導体装置の構成を示す図である。
導体装置の構成を示す図である。
１ 半導体基板 ２，７ ソース領域 ３，９ ドレイン領域 ４ ゲート酸化膜 ５，８ ゲート電極 ６，１０ 絶縁体層 １１ トランジスタ
Claims (3)
- 【請求項１】 接合型電界効果トランジスタの半導体装
置であって、 半導体基板中に形成されたソース領域とドレイン領域に
挟まれた前記半導体基板中に、前記半導体基板の表面方
向に対して垂直方向にゲート電極が形成され、ソース領
域とドレイン領域間を流れる電流のチャネル領域が前記
ゲート電極に沿って前記半導体基板の表面に対して垂直
方向に形成されてなることを特徴とする半導体装置。 - 【請求項２】 接合型電界効果トランジスタの半導体装
置であって、 多層配線構造における配線層間に形成された半導体層中
に形成されたソース領域とドレイン領域に挟まれた前記
半導体層中に、前記半導体層の表面方向に対して垂直方
向にゲート電極が形成され、ソース領域とドレイン領域
間を流れる電流のチャネル領域が前記ゲート電極に沿っ
て前記半導体層の表面に対して垂直方向に形成されてな
ることを特徴とする半導体装置。 - 【請求項３】 前記ソース領域又は前記ドレイン領域
は、前記半導体基板又は前記半導体層の表面方向の断面
が正多角形又は円形に形成され、前記ゲート電極は前記
ソース領域又はドレイン領域の正多角形の外周辺又は円
形の外周に沿って複数形成され、ゲート電極が分割され
た１つのトランジスタを形成してなることを特徴とする
請求項１又は２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9315443A JPH11150265A (ja) | 1997-11-17 | 1997-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9315443A JPH11150265A (ja) | 1997-11-17 | 1997-11-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150265A true JPH11150265A (ja) | 1999-06-02 |
Family
ID=18065439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9315443A Pending JPH11150265A (ja) | 1997-11-17 | 1997-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150265A (ja) |
Cited By (15)
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-
1997
- 1997-11-17 JP JP9315443A patent/JPH11150265A/ja active Pending
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