JPH03283669A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH03283669A JPH03283669A JP2084216A JP8421690A JPH03283669A JP H03283669 A JPH03283669 A JP H03283669A JP 2084216 A JP2084216 A JP 2084216A JP 8421690 A JP8421690 A JP 8421690A JP H03283669 A JPH03283669 A JP H03283669A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/026—Manufacture or treatment of FETs having insulated gates [IGFET] having laterally-coplanar source and drain regions, a gate at the sides of the bulk channel, and both horizontal and vertical current flow
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に集積回路に組込まれた、あ
るいは単体の電界効果トランジスタの構造に関する。
るいは単体の電界効果トランジスタの構造に関する。
従来の、電界効果トランジスタ（以下、ＦＥＴと略称）
は、例えば第５図（ａ）の平面図、（ｂ）のＡ−Ａ断面
図に示す構造を有している。この例では、Ｐ型のシリコ
ン基板１１の表面に、ゲート酸化膜１３を介してゲート
電極１７が形成され、ゲート電極１７およびフィールド
酸化１模１２に対して、自己整合的に、Ｎ＋ダ！のソー
ス拳ドレイン層２０．２１が形成されている。
は、例えば第５図（ａ）の平面図、（ｂ）のＡ−Ａ断面
図に示す構造を有している。この例では、Ｐ型のシリコ
ン基板１１の表面に、ゲート酸化膜１３を介してゲート
電極１７が形成され、ゲート電極１７およびフィールド
酸化１模１２に対して、自己整合的に、Ｎ＋ダ！のソー
ス拳ドレイン層２０．２１が形成されている。
素子寸法の微細化拳高隼積化のためには。
ＦＥＴの場合、従来の平面的構造ではそのチャネル幅を
減少することが効果的である。しかしＦＥＴの駆動能力
は主としてチャネル幅に依存するので、駆動能力をおと
さず、高東積化を図ることは難しい。
減少することが効果的である。しかしＦＥＴの駆動能力
は主としてチャネル幅に依存するので、駆動能力をおと
さず、高東積化を図ることは難しい。
本発明の目的は、上記欠点を除去し、平面的構造でない
新規な構造のＦＥＴを提供することにある。
新規な構造のＦＥＴを提供することにある。
未発り１の電界効果トランジスタ（ＦＥＴ）は、半導体
基板の所定領域に形成された凹部の側壁部のみをチャネ
ルとし、ソース・ドレイン拡散層が前記凹部の深さ方向
に対し、基板表面から少なくとも該凹部の底面に接する
範囲に形成されている構造となっている。
基板の所定領域に形成された凹部の側壁部のみをチャネ
ルとし、ソース・ドレイン拡散層が前記凹部の深さ方向
に対し、基板表面から少なくとも該凹部の底面に接する
範囲に形成されている構造となっている。
本発明のＦＥＴは、チャネルが凹部の側壁部に形成され
ているので、チャネル幅は、その凹部の深さできまる。
ているので、チャネル幅は、その凹部の深さできまる。
したがって、投影平面的に見たチャネルの幅は狭くして
、実体的なチャネル幅を増大できる。これにより、微小
化と駆動能力の維持とが両立可能となる。
、実体的なチャネル幅を増大できる。これにより、微小
化と駆動能力の維持とが両立可能となる。
以下１図面を参照して１本発明の実施例につき説明する
。第１図（ａ）〜（Ｃ）は１本発明の第１実施例を示し
、第１図（ａ）は平面図。
。第１図（ａ）〜（Ｃ）は１本発明の第１実施例を示し
、第１図（ａ）は平面図。
第１図（ｂ）は、第１図（ａ）のＡ−Ａ縦断面図、第１
図（Ｃ）は、Ｂ−Ｂ縦断面図である。
図（Ｃ）は、Ｂ−Ｂ縦断面図である。
シリコン基板１１はＰ＋シリコン基板１１Ａ上にＰ−シ
リコン層１１Ｂを成長させたものでＰ＋シリコン基板１
１Ａに達する凹部が形成され、この凹部の側壁にゲート
酸化膜１３を介して、ゲート電極１７が形成されている
。２０゜２１はＮ十型のソース・ドレイン層である。ソ
ース・ドレインのいずれかに用いられる。１８はＩＩ−
’？ ｔｆＢ内の酸化膜で製造工程中に形成され、最終
には絶縁膜２２により凹部は充填され、また表面がおお
われる。この構造は三次元構造であって、チャネル幅は
側壁の深さによってきまり、平面的には寸法が同一であ
ってもチャネル幅を増大することができる。したがって
、寸法の微細化と駆動能力の確保とを両立することがで
きる。
リコン層１１Ｂを成長させたものでＰ＋シリコン基板１
１Ａに達する凹部が形成され、この凹部の側壁にゲート
酸化膜１３を介して、ゲート電極１７が形成されている
。２０゜２１はＮ十型のソース・ドレイン層である。ソ
ース・ドレインのいずれかに用いられる。１８はＩＩ−
’？ ｔｆＢ内の酸化膜で製造工程中に形成され、最終
には絶縁膜２２により凹部は充填され、また表面がおお
われる。この構造は三次元構造であって、チャネル幅は
側壁の深さによってきまり、平面的には寸法が同一であ
ってもチャネル幅を増大することができる。したがって
、寸法の微細化と駆動能力の確保とを両立することがで
きる。
次に、上記第１実施例の製造工程を、第２図（ａ）〜（
ｊ）により順に説明する。（ａ）〜（ｄ）はＡ−Ａ断面
図である。まず、第２図（ａ）に示すようにＰ−シリコ
ン層ｉｉｎ上に、素子分離のためのフィールド酸化膜１
２を選択酸化法により８０００〜１００ＯＯＡ成長する
。素子形成予定部上には、 ２０ＯＡ −１００ＯＡの
比較的薄い酸化＃＆！２６を形成し、さらに、例えばＣ
ＶＤ法により酸化膜１４を５００〜５０００Ａ堆積する
。そして、通常のホトリソグラ２イエ程によりレジスト
パターン１５を形成する０次に第２図（ｂ）に示すよう
に、このレジストパターン１５をマスクに酸化膜２６．
１４をエツチングしてから、エツチングされていない酸
化膜をマスクとしてＰ−シリコン層１１ＢをＰ＋シＩＪ
ｍｌン基板１１Ａに達するまで１反応性イオンエツチ
ングによりエツチングし、凹部１６を形成する。そして
、この凹部１６の側壁部を含む基板表面を熱酸化し、ゲ
ート酸化ｌ１１３を凹ｆｌ１６の側壁部に形成する。な
お、トランジスタのしきい値電圧を制御するためチャネ
ルドープ層２４．２５を形成してもよい、これには、例
えばイオンビームを基板に対して斜めにしたイオン注入
などによって行なう０次に、第２図（Ｃ）に示すように
全面に１例えばリン−ドープされた多結晶シリコン膜１
７’を気相成長状により２０００〜８０００Ａ形成し、
さらに凹部１６を埋めるように酸化膜１８を堆積する。
ｊ）により順に説明する。（ａ）〜（ｄ）はＡ−Ａ断面
図である。まず、第２図（ａ）に示すようにＰ−シリコ
ン層ｉｉｎ上に、素子分離のためのフィールド酸化膜１
２を選択酸化法により８０００〜１００ＯＯＡ成長する
。素子形成予定部上には、 ２０ＯＡ −１００ＯＡの
比較的薄い酸化＃＆！２６を形成し、さらに、例えばＣ
ＶＤ法により酸化膜１４を５００〜５０００Ａ堆積する
。そして、通常のホトリソグラ２イエ程によりレジスト
パターン１５を形成する０次に第２図（ｂ）に示すよう
に、このレジストパターン１５をマスクに酸化膜２６．
１４をエツチングしてから、エツチングされていない酸
化膜をマスクとしてＰ−シリコン層１１ＢをＰ＋シＩＪ
ｍｌン基板１１Ａに達するまで１反応性イオンエツチ
ングによりエツチングし、凹部１６を形成する。そして
、この凹部１６の側壁部を含む基板表面を熱酸化し、ゲ
ート酸化ｌ１１３を凹ｆｌ１６の側壁部に形成する。な
お、トランジスタのしきい値電圧を制御するためチャネ
ルドープ層２４．２５を形成してもよい、これには、例
えばイオンビームを基板に対して斜めにしたイオン注入
などによって行なう０次に、第２図（Ｃ）に示すように
全面に１例えばリン−ドープされた多結晶シリコン膜１
７’を気相成長状により２０００〜８０００Ａ形成し、
さらに凹部１６を埋めるように酸化膜１８を堆積する。
続いて、第２図（ｄ）に示すように、酸化膜１８をエッ
チバックし、凹部１６内にのみ酸化１模１８が残存し、
かつ凹部領域の基板表面上は、はぼ平坦になるよう条件
を設定する。その後、第２図（ｅ）および第２図（ｆ）
に示すように、通常のホトリソグラフィにより、ゲート
′−ト梯用のレジストパターン１９を形成する。第２１
５４（ｅ）ｔよ平面図を、 ｆｆｇ２１Ｎ （ｆ）はＢ
−Ｂに沿った断面図を示す、以下、第２図（ｊ）までは
Ｂ−Ｂ方向の断面図である。このレジストパターン１９
をマスクに多結晶シリコン膜１７’を選択的にエツチン
グし、第２図（ｇ）を４’Ｊる。このエツチングには１
例えば異方性の反応性イオンエッチと等方性のエツチン
グを組合せて行なう、その後、＄２図（ｈ）に示すよう
に、多結晶シリコンを除去した凹部側面の酸化膜１３を
希釈フッ酸液により除去し、第２図（ｉ）に示すように
、ソース・ドレイン拡散層２０．２１を形成する。この
場合、ソース・ドレイン拡散層の形成には、創めイオン
注入を用いてもよいし、不純物添加のスピンオンガラス
からの拡散によっても可能である０次に、第２図（ｉ）
に示すように、凹部側面にバッファ酸化膜１４’を形成
する。さらに、第２図（ｊ）に示すように、凹部内及び
基板表面上に絶縁膜２２を形成し、以下通常の工程によ
り、配線層を形成する（図示せず）。
チバックし、凹部１６内にのみ酸化１模１８が残存し、
かつ凹部領域の基板表面上は、はぼ平坦になるよう条件
を設定する。その後、第２図（ｅ）および第２図（ｆ）
に示すように、通常のホトリソグラフィにより、ゲート
′−ト梯用のレジストパターン１９を形成する。第２１
５４（ｅ）ｔよ平面図を、 ｆｆｇ２１Ｎ （ｆ）はＢ
−Ｂに沿った断面図を示す、以下、第２図（ｊ）までは
Ｂ−Ｂ方向の断面図である。このレジストパターン１９
をマスクに多結晶シリコン膜１７’を選択的にエツチン
グし、第２図（ｇ）を４’Ｊる。このエツチングには１
例えば異方性の反応性イオンエッチと等方性のエツチン
グを組合せて行なう、その後、＄２図（ｈ）に示すよう
に、多結晶シリコンを除去した凹部側面の酸化膜１３を
希釈フッ酸液により除去し、第２図（ｉ）に示すように
、ソース・ドレイン拡散層２０．２１を形成する。この
場合、ソース・ドレイン拡散層の形成には、創めイオン
注入を用いてもよいし、不純物添加のスピンオンガラス
からの拡散によっても可能である０次に、第２図（ｉ）
に示すように、凹部側面にバッファ酸化膜１４’を形成
する。さらに、第２図（ｊ）に示すように、凹部内及び
基板表面上に絶縁膜２２を形成し、以下通常の工程によ
り、配線層を形成する（図示せず）。
次に本発明の第２実施例につき説明する。この例は凹部
内をゲート電極間のリンドープ多結晶シリコン膜で埋め
たもので、第３図がその断面図で、第１図（ａ）のＡ−
Ａ断面を示す０図示のように、シリコン基板１１上に凹
部が形成され、この凹部の側壁にゲート酸化［１３が形
成されている。第１実施例で述べた凹部内を埋めた酸化
膜１８のエッチバックが不用であり。
内をゲート電極間のリンドープ多結晶シリコン膜で埋め
たもので、第３図がその断面図で、第１図（ａ）のＡ−
Ａ断面を示す０図示のように、シリコン基板１１上に凹
部が形成され、この凹部の側壁にゲート酸化［１３が形
成されている。第１実施例で述べた凹部内を埋めた酸化
膜１８のエッチバックが不用であり。
工程が簡略化される。なお、凹部底面にはチャネルをス
トップするためのＰ型不純物層２３が形成されている。
トップするためのＰ型不純物層２３が形成されている。
次に、第３実施例として、半導体基板として、ＳＯＩ
（シリコン番オン・インシュレータ）基板を用いた例を
第４図に示す、この断面方向は第１図（ａ）のＡ−Ａ方
向である。半導体基板中に酸化膜２７が含まれ、この酸
化膜２７まで、凹部が形成されている。
（シリコン番オン・インシュレータ）基板を用いた例を
第４図に示す、この断面方向は第１図（ａ）のＡ−Ａ方
向である。半導体基板中に酸化膜２７が含まれ、この酸
化膜２７まで、凹部が形成されている。
以上説明したように１本発明は、半導体基板上に形成さ
れた凹部の側壁部のみにチャネルを有し、かつソース番
ドレイン拡散層を、この凹部の深さ方向に、基板表面か
ら凹部の底面に至る領域に形成することにより、平面に
おける面積を縮小しても、駆動能力の大きな電界効果ト
ランジスタを得ることができ、また、チャネルを側壁部
のみに限定することにより、同一トランジスタ内のしき
い値電圧は単一の値になることから、良好な電流−電圧
特性が得られる。
れた凹部の側壁部のみにチャネルを有し、かつソース番
ドレイン拡散層を、この凹部の深さ方向に、基板表面か
ら凹部の底面に至る領域に形成することにより、平面に
おける面積を縮小しても、駆動能力の大きな電界効果ト
ランジスタを得ることができ、また、チャネルを側壁部
のみに限定することにより、同一トランジスタ内のしき
い値電圧は単一の値になることから、良好な電流−電圧
特性が得られる。
第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）は、第１図（ａ）のＡ−Ａ断面図、第１図（
Ｃ）は、第１図（ａ）のＢ−Ｂ断面図、第２図（ａ）〜
（ｊ）は、第１実施例の製造工程を示す断面図、第３図
は本発明の第２実施例の断面図、第４図は本発明の第３
実施例の断面図、第５図（ａ）は、従来例の平面図、第
５図（ｂ）は、第５図（ａ）のＡ−Ａ断面図である。 １１・・・シリコン基板、 １１Ａ・・・Ｐ＋シリコン基板、 １１Ｂ・・・Ｐ−シリコン層、 １２・・・フィールド酸化膜。 １３・・・ゲート酸化膜。 １７・・・ゲート電極、 １７′・・・多結晶シリコン膜、 １８・・・酸化膜。 ２０．２１・・・ソース・ドレイン拡散層。 ２２・・・絶縁膜。
１図（ｂ）は、第１図（ａ）のＡ−Ａ断面図、第１図（
Ｃ）は、第１図（ａ）のＢ−Ｂ断面図、第２図（ａ）〜
（ｊ）は、第１実施例の製造工程を示す断面図、第３図
は本発明の第２実施例の断面図、第４図は本発明の第３
実施例の断面図、第５図（ａ）は、従来例の平面図、第
５図（ｂ）は、第５図（ａ）のＡ−Ａ断面図である。 １１・・・シリコン基板、 １１Ａ・・・Ｐ＋シリコン基板、 １１Ｂ・・・Ｐ−シリコン層、 １２・・・フィールド酸化膜。 １３・・・ゲート酸化膜。 １７・・・ゲート電極、 １７′・・・多結晶シリコン膜、 １８・・・酸化膜。 ２０．２１・・・ソース・ドレイン拡散層。 ２２・・・絶縁膜。
Claims (1)
- 半導体基板の所定領域に形成された凹部の側壁部のみ
をチャネルとし、ソース・ドレイン拡散層が前記凹部の
深さ方向に対し、基板表面から少なくとも該凹部の底面
に接する範囲に形成されている構造となっていることを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084216A JPH03283669A (ja) | 1990-03-30 | 1990-03-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084216A JPH03283669A (ja) | 1990-03-30 | 1990-03-30 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283669A true JPH03283669A (ja) | 1991-12-13 |
Family
ID=13824284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084216A Pending JPH03283669A (ja) | 1990-03-30 | 1990-03-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525375B1 (en) | 1999-10-19 | 2003-02-25 | Denso Corporation | Semiconductor device having trench filled up with gate electrode |
| US6670673B2 (en) | 2001-04-18 | 2003-12-30 | Denso Corporation | Semiconductor device and method for manufacturing semiconductor device |
-
1990
- 1990-03-30 JP JP2084216A patent/JPH03283669A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525375B1 (en) | 1999-10-19 | 2003-02-25 | Denso Corporation | Semiconductor device having trench filled up with gate electrode |
| US6696323B2 (en) | 1999-10-19 | 2004-02-24 | Denso Corporation | Method of manufacturing semiconductor device having trench filled up with gate electrode |
| US6670673B2 (en) | 2001-04-18 | 2003-12-30 | Denso Corporation | Semiconductor device and method for manufacturing semiconductor device |
| US6867456B2 (en) | 2001-04-18 | 2005-03-15 | Denso Corporation | Semiconductor device having high breakdown voltage without increased on resistance |
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