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KR100673133B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트 영역의 소자 분리막 상부에 에피택셜층(Epitaxial layer)을 형성하여 SOI(Silicon-on-Insulator) 채널 구조의 반도체 소자를 설계함으로써 채널 영역에 이온 주입 농도를 감소시키고, 소자의 리프레쉬, tWR(Write Recovery time) 및 LTRAS (Long Time for Row Address Strobe) 특성을 개선할 수 있는 기술이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2f는 종래 기술에 따른 반도체 소자의 제조 공정을 도시한 단면도들.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 4a 내지 4i는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트 영역의 소자 분리막 상부에 에피택셜층을 형성하여 SOI 채널 구조의 반도체 소자를 설계함으로써 채널 영역에 이온 주입 농도를 감소시키고, 소자의 리프레쉬, tWR 및 LTRAS 특성을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 활성 영역(1), 리세스 게이트 영역(3) 및 게이트 영역(5)을 도시한 반도체 소자의 레이아웃이다.
도 2a 내지 2g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면 도들로서, 도 1의 I-I'을 따른 단면도들이다.
도 2a를 참조하면, 패드 산화막(13)과 패드 질화막(15)을 구비한 반도체 기판(10)에 소자 분리막(20)을 형성한다.
도 2b를 참조하면, 패드 질화막(15)을 제거한 후, 전체 표면에 이온을 주입하여 반도체 기판(10)에 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 다음으로, 전체 표면 상부에 평탄화된 폴리실리콘층(25)을 형성한다.
도 2c를 참조하면, 리세스 게이트 마스크(미도시)를 식각 마스크로 폴리실리콘층(25)과 패드 산화막(13)을 식각하여 도 1의 리세스 게이트 영역(3)을 정의하는 폴리실리콘층 패턴(25a)과 패드 산화막 패턴(13a)을 형성한다.
도 2d를 참조하면, 도 1의 리세스 게이트 영역(3)의 반도체 기판(10)을 소정 두께 식각하여 리세스 게이트 영역(35)을 형성한다. 이때, 리세스 게이트 영역(35) 형성 시 폴리실리콘층 패턴(25a)도 동시에 제거된다.
도 2e를 참조하면, 패드 산화막 패턴(13a)을 제거한 후, 노출된 반도체 기판(10) 상부에 게이트 절연막(60)을 형성한다. 다음으로, 리세스 게이트 영역(35)을 매립하는 평탄화된 게이트 도전층(65)을 형성하고, 그 상부에 하드 마스크층(90)을 형성한다. 여기서, 게이트 도전층(65)은 하부 게이트 도전층(70)과 상부 게이트 도전층(80)의 적층구조로 형성한다.
도 2f를 참조하면, 게이트 마스크(미도시)를 식각 마스크로 하드 마스크층(90)과 게이트 도전층(65)을 패터닝하여 게이트 구조물(99)을 형성한다.
상술한 반도체 소자의 제조 방법에 따르면, 게이트는 채널 조절 측면에서 효 율이 좋지 않으며, 바이어스 레벨의 변화에 따른 바디 효과(Body effect)로 인해 소자의 신뢰성을 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 리세스 게이트 영역의 소자 분리막 상부에 에피택셜층을 형성하여 SOI 채널 구조의 반도체 소자를 설계함으로써 채널 영역에 이온 주입 농도를 감소시키고, 소자의 리프레쉬, tWR 및 LTRAS 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
(a) 패드 절연막이 구비된 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성한 후, 전체 표면 상부에 리세스 영역을 노출하는 제 1 하드 마스크층 패턴을 형성하는 단계와, (b) 제 1 하드 마스크층 패턴을 식각 마스크로 리세스 영역 내에 노출된 소자 분리막을 소정 두께 식각하여 활성 영역의 측벽을 노출하는 리세스 게이트 영역을 형성하는 단계와, (c) 제 1 하드 마스크층을 제거한 후, 노출된 활성 영역의 측벽을 시드층(Seed layer)으로 하여 리세스 게이트 영역 내에 에피택셜층(Epitaxial layer)을 형성하는 단계와, (d) 에피택셜층을 소정 두께 선택적으로 식각하여 리세스 게이트 영역 내에 SOI(Silicon-on-Insulator) 채널 영역을 형성하는 단계와, (e) 패드 절연막을 제거하여 상기 활성 영역을 노출하는 단계와, (f) SOI 채널 영역을 포함하는 노출된 활성 영역 상부에 게이트 절연막을 형성하는 단계와, (g) 리세스 게이트 영역을 매립하는 평탄화된 게이트 도전층을 형성한 후, 그 상부에 제 2 하드 마스크층을 형성하는 단계와, (h) 게이트 마스크를 식각 마스크로 제 2 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따라 소자 분리막(120)에 의해 정의되는 활성 영역(101), 리세스 영역(103) 및 게이트 영역(105)을 도시한 반도체 소자의 레이아웃이다.
도 3을 참조하면, 활성 영역(101)은 비트 라인 콘택 영역(107)과 저장 전극 콘택 영역(109)에 위치하며, 리세스 영역(103)은 비트 라인 콘택 영역(107)으로부터 그와 양측에 인접한 저장 전극 콘택 영역(109)까지 연장된 영역이고, 게이트 영역(105)은 활성 영역(101)들 사이의 소자 분리막(120) 상부에 형성된다.
도 4a 내지 4i는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 3의 II-II'을 따른 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체 기판(110) 상부에 패드 산화막(113), 패드 질화막(115) 및 감광막(미도시)을 형성한 후, 도 3의 활성 영역(101)을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(117)을 형성한다. 다음으로, 감광막 패턴(117)을 식각 마스크로 패드 질화막(115), 패드 산화막(113) 및 반도체 기판(110)을 소정 두께 식각하여 도 3의 활성 영역(101)을 정의하는 트렌치(119)를 형성한 후, 감광막 패턴을 제거한다. 이후, 트렌치(119) 측벽에 라이너 산화막(133)을 형성하고, 전체 표면에 라이너 질화막(137)을 형성한다.
도 4c 및 도 4d를 참조하면, 트렌치(119)를 매립하는 소자 분리용 산화막(미도시)을 형성한 후, 패드 질화막(115)을 노출할 때까지 소자 분리용 산화막을 평탄화 식각하여 소자 분리막(120)을 형성한다. 다음으로, 전체 표면 상부에 제 1 하드 마스크층(미도시)을 형성하고, 그 상부에 감광막(미도시)을 형성한다. 이후, 도 3의 리세스 영역(103)을 정의하는 마스크로 감광막을 노광 및 현상하여 감광막 패턴(미도시)을 형성한다. 그 다음, 감광막 패턴을 식각 마스크로 제 1 하드 마스크층을 식각하여 리세스 게이트 영역의 소자 분리막(120)을 노출하는 제 1 하드 마스크층 패턴(125)을 형성한 후, 감광막 패턴을 제거한다. 여기서, 제 1 하드 마스크층은 질화막, 폴리실리콘막, 비정질 탄소(amorphous Carbon) 막, SiON 막 또는 이들의 조합으로 형성하는 것이 바람직하다.
도 4e 및 도 4f를 참조하면, 제 1 하드 마스크층 패턴(125)을 식각 마스크로 노출된 소자 분리막(120)을 소정 두께 식각하여 리세스 게이트 영역(135)을 형성한 후, 제 1 하드 마스크층 패턴(125)을 제거한다. 다음으로, 패드 질화막(115)과 리세스 게이트 영역(135) 내에 노출된 라이너 질화막(137)을 제거한다. 이후, 리세스 게이트 영역(135) 내에 노출된 라이너 산화막(133)을 선택적으로 제거하여 리세스 게이트 영역(135) 측벽에 반도체 기판(110)을 노출한다. 여기서, 패드 질화막(115)과 라이너 질화막(137)의 제거 공정은 습식 또는 건식 식각 방법으로 수행되는 것이 바람직하다. 또한, 리세스 게이트 영역(135) 내에 노출된 라이너 산화막(133)은 이방성 식각 방법으로 제거되는 것이 바람직하다.
도 4g 및 도 4h를 참조하면, 리세스 게이트 영역(135) 내에 노출된 반도체 기판(110)의 측벽을 시드(seed)층으로 하여 에피택셜층(150)을 형성한다. 다음으로, 에피택셜층(150)을 소정 두께 선택적으로 식각하여 리세스 게이트 영역(135) 내에 SOI 채널 영역(155)을 형성한다. 이후, 패드 산화막(113)을 제거하여 반도체 기판(110)을 노출한다. 여기서, 에피택셜층(150)은 고체상태 에피택시(Solid phase epitaxy) 방법으로 성장시킨다. 또한, SOI 채널 영역(155)의 두께는 50 내지 200Å인 것이 바람직하다.
도 4i를 참조하면, SOI 채널 영역(155)을 포함하는 노출된 반도체 기판(110)에 게이트 절연막(160)을 형성한 후, 리세스 게이트 영역(135)을 매립하는 평탄화된 하부 게이트 도전층(미도시)을 형성한다. 다음으로, 하부 게이트 도전층 상부에 상부 게이트 도전층(미도시) 및 제 2 하드 마스크층(미도시)을 형성한다. 이후, 도 3의 게이트 영역(105)을 정의하는 마스크로 제 2 하드 마스크층, 상부 게이트 도전층, 하부 게이트 도전층을 식각하여 게이트 전극(197)과 제 2 하드 마스크층 패턴(195)의 적층구조로 이루어진 게이트 구조물(199)을 형성한다.
이후의 공정은 게이트 측벽 절연막 형성, S/D 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 소자 분리막 상부에 채널 영역을 형성하여 SOI 구조의 반도체 소자를 설계함으로써, 채널 영역의 도핑 농도를 감소시켜 소자의 리프레쉬 특성을 개선할 수 있다. 또한, SOI 구조로 때문에 백바이어스 전압으로 인한 바디 효과(Body effect)를 개선할 수 있고, 게이트 제어 능력을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. (a) 패드 절연막이 구비된 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성한 후, 전체 표면 상부에 리세스 영역을 노출하는 제 1 하드 마스크층 패턴을 형성하는 단계;
    (b) 상기 제 1 하드 마스크층 패턴을 식각 마스크로 상기 리세스 영역 내에 노출된 소자 분리막을 소정 두께 식각하여 상기 활성 영역의 측벽을 노출하는 리세스 게이트 영역을 형성하는 단계;
    (c) 상기 제 1 하드 마스크층을 제거한 후, 상기 노출된 활성 영역의 측벽을 시드층(Seed layer)으로 하여 상기 리세스 게이트 영역 내에 에피택셜층(Epitaxial layer)을 형성하는 단계;
    (d) 상기 에피택셜층을 소정 두께 선택적으로 식각하여 상기 리세스 게이트 영역 내에 SOI(Silicon-on-Insulator) 채널 영역을 형성하는 단계;
    (e) 상기 패드 절연막을 제거하여 상기 활성 영역을 노출하는 단계;
    (f) 상기 SOI 채널 영역을 포함하는 상기 노출된 활성 영역 상부에 게이트 절연막을 형성하는 단계;
    (g) 상기 리세스 게이트 영역을 매립하는 평탄화된 게이트 도전층을 형성한 후, 그 상부에 제 2 하드 마스크층을 형성하는 단계; 및
    (h) 게이트 마스크를 식각 마스크로 상기 제 2 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 활성 영역은 비트 라인 콘택 영역과 저장 전극 콘택 영역에만 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 리세스 영역은 비트 라인 콘택 영역부터 그의 양측에 인접한 저장 전극 콘택 영역까지 연장된 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 패드 절연막은 패드 질화막과 패드 산화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 1 하드 마스크층 패턴은 질화막, 폴리실리콘막, 비정질 탄소(amorphous Carbon) 막, SiON 막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 에피택셜층 형성 공정은 고체상태 에피택시(solid phase epitaxy) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 패드 절연막 제거 공정은 습식 또는 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 (e) 단계의 SOI 채널 영역의 두께는 50 내지 200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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