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KR20040037416A - 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법. - Google Patents

셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법. Download PDF

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KR20040037416A
KR20040037416A KR1020020065893A KR20020065893A KR20040037416A KR 20040037416 A KR20040037416 A KR 20040037416A KR 1020020065893 A KR1020020065893 A KR 1020020065893A KR 20020065893 A KR20020065893 A KR 20020065893A KR 20040037416 A KR20040037416 A KR 20040037416A
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KR
South Korea
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forming
interlayer insulating
conductive
substrate
pattern
Prior art date
Application number
KR1020020065893A
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English (en)
Inventor
박병준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드 전극을 포함하는 모오스 트랜지스터를 형성하는 방법이 개시되어 있다. 실리콘 기판 상에, 도전막 패턴을 포함하고 최상층에는 제1 질화막 패턴이 형성되는 도전성 구조물들을 형성한다. 상기 도전성 구조물들 사이의 공간을 채우도록 제1 층간 절연막을 형성한다. 상기 도전막 패턴 상에 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 제2 질화막 패턴을 형성한다. 상기 제2 질화막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 도전성 구조물들 사이의 기판을 부분적으로 노출하는 콘택홀을 형성한다. 상기 노출된 기판으로부터 수직 방향으로, 선택적 에피 성장법에 의해 도핑된 실리콘을 성장시킨다. 이어서, 상기 콘택홀 내를 도전성 물질로 채워 넣어 셀프 얼라인 콘택을 형성한다. 따라서, 콘택 면적이 증가하여 콘택 저항이 감소되는 효과가 있다.

Description

셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법.{Method for forming a self align contact and method for forming a MOS transistor having pad electrode using the same}
본 발명은 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드 전극을 포함하는 모오스 트랜지스터를 형성하는 방법에 관한 것이다. 보다 상세하게는, 접촉 저항이 감소되는 셀프 얼라인 콘택 형성 방법 및 이를 이용한 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진, 소자분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)와 같은 메모리 장치에 있어서, 상기 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
최근에는 0.25㎛ 이하의 반도체 공정 기술이 급속히 발전하고 있는데, 기존의 콘택 형성 방법으로는 미세한 크기의 콘택을 형성하기가 어렵다. 이에 따라, 메모리 셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 셀 면적을 축소시키기 위하여 셀프-얼라인 방법으로 콘택을 형성하는 방법이 개발되었다.
셀프-얼라인 콘택 기술은 주변 구조물의 단차를 이용하여 콘택을 형성하는 방법으로서, 얼라인 마진을 필요로 하지 않은 장점이 있다. 현재 가장 많이 사용되고 있는 셀프-얼라인 콘택 공정은 이방성 식각 공정에 대한 산화막과 질화막 간의 선택비를 이용하여 콘택홀을 형성하는 것이다. 구체적으로, 콘택홀이 형성되어야 할 위치에 인접하여 형성되어 있는 구조물의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서를 포함하는 구조물들을 매몰하는 산화막을 형성한다. 이어서, 상기 질화막 스페이서와 선택비를 갖는 조건으로 상기 산화막을 식각함으로서, 상기 질화막 스페이서 사이에 콘택홀을 형성한다.
상기 방법에 의해 콘택홀을 형성하는 경우에는, 상기 구조물의 측벽에 형성되어 있는 질화막 스페이서의 수평 방향으로의 두께가 두꺼울수록 콘택 부위의 면적이 감소된다. 이러한 콘택 부위의 면적 감소에 의해, 콘택 저항이 증가되고, 심할 경우 반도체 장치의 동작 불량이 발생된다. 그러나, 상기 콘택 부위의 면적을 증가시키기 위해 질화막 스페이서의 두께를 감소시키면, 콘택홀 형성 공정시에 상기 질화막 스페이서가 모두 식각되어, 상기 콘택홀 내에 채워지는 도전물질과 상기 구조물간에 브릿지가 발생된다. 때문에, 상기 질화막 스페이서의 두께를 감소하는데는 한계가 있다. 더구나, 반도체의 디자인 룰이 계속하여 축소됨에 따라, 상기 콘택홀 저면의 면적은 더욱 감소되고 있으며, 이에 따른 콘택 저항 증가는 더욱 심각하게 발생되고 있다.
상기 콘택 저항이 증가되는 것을 최소화하기 위한 일 예로는, 게이트 전극의 양측부에 에피텍셜층을 형성하고, 상기 에피텍셜층에 불순물 이온을 주입한 후, 상기 에피텍셜층을 다결정 실리콘으로 성장시키는 방법이 대한민국 공개특허 2002-992848호에 개시되어 있다. 상기 방법에 의하면, 상기 게이트 전극을 매몰하도록다결정 실리콘을 성장시켜야 하므로, 공정 시간이 매우 길어진다. 또한, 상기 각각의 에피텍셜층에서 성장되는 막의 계면 부위에서는 결합 구조가 불안정해지므로, 상기 다결정 실리콘막 내에 결함이 발생하는 문제점이 있다.
따라서, 본 발명의 제1 목적은 콘택 저항이 감소되는 셀프 얼라인 콘택홀 형성 방법을 제공하는데 있다.
본 발명의 제2 목적은 콘택 저항이 감소되는 패드 전극을 포함하는 트랜지스터의 형성 방법을 제공하는데 있다.
도 1a 내지 1h는 본 발명의 제1 실시예에 따른 셀프 얼라인 콘택 형성 방법을 나타내는 단면도들이다.
도 2a 내지 2m은 본 발명의 제2 실시예에 따른 패드 전극을 포함하는 반도체 장치를 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 실리콘 기판 104, 206 : 제1 질화막 패턴
106 : 도전성 구조물 208 : 게이트 구조물
108, 210 : 식각 저지막 216 : 산화막 스페이서
110, 224 : 제1 층간 절연막 114, 228 : 확장된 개구부
116, 230 : 제2 질화막 패턴 118, 232 : 제2 층간 절연막
122, 236 : 확장된 셀프 얼라인 콘택홀124, 240 : 도핑된 실리콘막
126 : 셀프 얼라인 콘택 242 : 패드 전극
상기한 제1 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에, 도전막 패턴을 포함하고 최상층에는 제1 질화막 패턴이 형성되는 도전성 구조물들을 형성한다. 상기 도전성 구조물들의 표면 및 기판의 상부면에 질화막으로 이루어지는 식각 정지막을 형성한다. 상기 식각 정지막이 상부면에 노출되면서, 상기 도전성 구조물들 사이의 공간을 채우도록 제1 층간 절연막을 형성한다. 상기 노출된 식각 정지막 및 제1 질화막 패턴을 일부 식각하고, 순차적으로, 상기 제1 질화막 패턴 측면과 인접한 제1 층간 절연막의 일부를 식각하여, 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 개구부를 형성한다. 상기 개구부 내를 질화막으로 채워넣어, 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 제2 질화막 패턴을 형성한다. 상기 제2 질화막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 제2 질화막 패턴들 사이에 형성되어 있는 제2 층간 절연막 및 제1 층간 절연막을 선택적으로 식각하고, 순차적으로 상기 식각 정지막을 식각하여, 상기 도전성 구조물들 사이의 기판을 부분적으로 노출하는 콘택홀을 형성한다. 상기 노출된 기판으로부터 수직 방향으로, 선택적 에피 성장법에 의해 도핑된 실리콘을 성장시킨다. 이어서, 상기 도핑된 실리콘이 형성되어 있는 콘택홀 내를 도전성 물질로 채워 넣어 셀프 얼라인 콘택을 형성한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 실리콘 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 제1 질화막 패턴이 적층된 게이트 구조물들을 형성한다. 상기 도전성 구조물들의 표면 및 기판의 상부면에 질화막으로 이루어지는 식각 정지막을 형성한다. 상기 식각 정지막이 형성되어 있는 기판 전면에 저농도의 불순물 이온을 주입하여, 상기 도전성 구조물 사이의 기판 아래로 저농도의 소오스 및 드레인 영역을 형성한다. 상기 식각 정지막이 형성되어 있는 게이트 구조물의 측면에 산화막 스페이서를 형성한다. 상기 산화막 스페이서가 형성되어 있는 기판에 저농도의 불순물 이온을 더 주입하여, 상기 산화막 스페이서 사이의 기판 아래로 고농도의 소오스 및 드레인 영역을 형성한다. 상기 산화막 스페이서를 제거한다. 상기 식각 정지막이 상부면에 노출되면서 상기 도전성 구조물들 사이의 공간을 채우도록 제1 층간 절연막을 형성한다. 상기 노출된 식각 정지막 및 제1 질화막 패턴의 일부를 식각하고 순차적으로 상기 제1 질화막 패턴 측면과 인접한 제1 층간 절연막의 일부를 식각하여, 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 개구부를 형성한다. 상기 개구부 내를 질화막으로 채워넣어, 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 제2 질화막 패턴을 형성한다. 상기 제2 질화막 패턴 및 제1 층간 절연막 상에제2 층간 절연막을 형성한다. 상기 제2 질화막 패턴들 사이에 형성되어 있는 제2 층간 절연막 및 제1 층간 절연막을 선택적으로 식각하고, 순차적으로 상기 식각 정지막을 식각하여, 상기 도전성 구조물들 사이의 기판을 부분적으로 노출하는 콘택홀을 형성한다. 상기 노출된 기판으로부터 수직 방향으로, 선택적 에피 성장법에 의해 도핑된 실리콘을 성장시킨다. 이어서, 상기 도핑된 실리콘이 형성되어 있는 콘택홀 내를 도전성 물질로 채워 넣어, 패드 전극을 포함하는 모오스 트랜지스터의 형성한다.
상기 셀프 얼라인 콘택 및 패드 전극은 수직 방향으로 성장된 폴리실리콘과 접촉하여 형성되므로, 콘택 부위의 면적이 증가한다. 때문에, 콘택 저항이 감소하여 상기 셀프 얼라인 콘택 및 패드 전극을 포함하는 반도체 장치의 불량을 최소화할 수 있다.
이하에서, 본 발명의 셀프 얼라인 콘택 형성 방법을 더욱 상세하게 설명한다.
도 1a 내지 1h는 본 발명의 제1 실시예에 따른 셀프 얼라인 콘택 형성 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 실리콘 기판(100) 상에 도전막 패턴(102)을 포함하고 최상층에는 제1 질화막 패턴(104)이 형성되는 도전성 구조물(106)들을 형성한다. 상기 도전성 구조물(106)은 게이트 전극 또는 신호 전달용 라인을 포함한다. 이어서, 상기 도전성 구조물(106)의 표면 및 기판의 상부면에 100 내지 300Å의 얇은 두께의 실리콘 질화막으로 이루어지는 식각 정지막(108)을 형성한다.
도 1b를 참조하면, 상기 식각 정지막(108)이 형성된 도전성 구조물(106)들 사이의 공간을 매몰하도록 절연 물질을 형성하고, 이어서 상기 식각 정지막(108)이 상부면에 노출되도록 상기 절연 물질을 연마하여, 상기 도전성 구조물(106)들 사이의 공간을 채우는 제1 층간 절연막(110)을 형성한다. 상기 제1 층간 절연막(110)은 실리콘 질화막과 소정의 식각 조건하에서 식각 선택비를 갖는 실리콘 산화막으로 형성한다.
도 1c를 참조하면, 상기 노출되어 있는 식각 정지막(108)을 식각하고, 순차적으로 상기 도전막 패턴(102)의 상부에 상기 제1 질화막 패턴(104a)을 일정 두께만큼 남기면서 제1 질화막 패턴(104a)을 식각한다. 상기 식각 정지막(108) 및 제1 질화막 패턴(104a)은 H2PO4용액을 사용하여 습식 식각한다. 상기 과정을 수행하면, 상기 제1 질화막 패턴(104a)이 형성되었는 부위는 주변에 비해 단차가 감소하여 개구부(112)가 형성된다.
도 1d를 참조하면, 상기 개구부(112)를 포함하는 기판의 표면에 노출되어 있는 상기 제1 층간 절연막(110)을 소정 두께 만큼 등방성 식각하여, 상기 도전막 패턴(102)의 폭보다 넓은 폭을 갖는 확장된 개구부(114)를 형성한다. 이 때, 상기 도전막 패턴 상에 남아있는 제1 질화막 패턴(104a)은 거의 식각되지 않도록 하여, 상기 식각 공정에 의해 상기 도전막 패턴(102)이 손상되는 것을 방지한다.
도 1e를 참조하면, 상기 확장된 개구부(114) 내에 실리콘 질화물을 매몰하고 이를 에치백하여, 상기 도전막 패턴(102) 상에 상기 도전막 패턴(102)의 폭보다 넓은 폭을 갖는 제2 질화막 패턴(116)들을 형성한다. 이 때, 상기 제2 질화막 패턴(116)들은 서로 일정 간격이 유지되고, 상기 제2 질화막 패턴(116)들 사이에는 제1 층간 절연막(110)이 형성되어 있다.
도 1f를 참조하면, 상기 제2 질화막 패턴(116) 및 제1 층간 절연막(110) 상에 제2 층간 절연막(118)을 형성한다. 이어서, 상기 제2 질화막 패턴(116)들 사이에 위치하는 제2 층간 절연막(118) 및 제1 층간 절연막(110)을 선택적으로 식각하고, 순차적으로 상기 식각 정지막(108)을 식각하여, 상기 도전막 패턴(102)들 사이의 기판을 부분적으로 노출하는 셀프 얼라인 콘택홀(120)을 형성한다.
도 1g를 참조하면, 상기 결과물의 표면에 노출되어 있는 제1 및 제2 층간 절연막(118, 110)을 소정 두께만큼 등방성 식각하여, 상기 셀프 얼라인 콘택홀(122)의 사이즈을 수평 방향으로 확장한다. 이어서, 상기 확장된 셀프 얼라인 콘택홀(122)의 저면에 노출되어 있는 실리콘 기판으로부터 수직 방향으로, 선택적 에피 성장법에 의해 도핑된 실리콘막(124)을 성장시킨다.
도 1h를 참조하면, 상기 도핑된 실리콘막(124)이 형성되어 있는 상기 셀프 얼라인 콘택홀(122)내에 폴리 실리콘을 매몰하고 이를 에치백하여, 셀프 얼라인 콘택(126)을 형성한다.
상기 콘택은 상기 기판 표면과 접촉하는 것이 아니라, 상기 기판 표면으로부터 수직 방향으로 형성되어 있는 실리콘막의 측면 및 상부면과 접촉한다. 때문에, 종래에 상기 기판 표면에 접촉하는 것에 비해 접촉 면적이 매우 증가하여 콘택 저항이 매우 감소한다.
도 2a 내지 2m은 본 발명의 제2 실시예에 따른 패드 전극을 포함하는 반도체 장치를 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 장치를 형성하기 위하여 제공되는 실리콘 기판(200)은 하나의 기억 소자인 셀들이 형성되는 셀(cell) 영역과 상기 셀들을 동작시키기 위한 주변 회로들이 형성되는 코아 및 페리(core/peri)영역으로 나누어지고, 각 기판의 영역별로 동작 특성이 다른 트랜지스터들을 형성한다.
상기 실리콘 기판(200) 상에 통상의 소자 분리 공정을 수행하여 엑티브와 필드(200a)를 형성한다. 이어서, 트랜지스터의 문턱 전압을 조절하기 위한 이온 도핑 공정을 수행한다. 상기 공정이 수행된 기판(200) 상에, 게이트 절연막 패턴(202), 도전막 패턴(204) 및 제1 질화막 패턴(206)이 적층된 구조를 갖는 게이트 구조물(208)을 형성한다. 상기 게이트 구조물(208)의 길이(length)는 각 영역별로 다르게 형성될 수 있다. 일반적으로, 상기 셀 영역에 형성되는 게이트 구조물(208)의 길이(l1)가 상기 페리 영역에 형성되는 게이트 구조물(208)의 길이(l2)에 비해 작다. 그 이유는, 상기 페리 영역은 반복적으로 소자들이 형성되는 셀 영역에 비해 집적도가 낮으며, 형성되는 소자들에 가해지는 전압은 더 높기 때문이다.
도 2b를 참조하면, 상기 게이트 구조물(208) 및 기판(200) 전면에 식각 정지막(210)을 형성한다. 상기 식각 정지막(210)은 실리콘 질화막 예컨대, Si3N4막으로 형성한다. 이 때, 상기 식각 정지막(210)은 약 100 내지 300Å의 얇은 두께로 형성하는 것이 바람직하다.
이어서, 상기 게이트 구조물(208)들 사이의 기판의 표면 아래로 저농도의 불순물을 주입(211)하여, 저농도의 소오스 및 드레인 영역(212a, 214a)을 형성한다.
도 2c를 참조하면, 상기 식각 정지막(210)의 표면으로 실리콘 산화막을 형성하고, 상기 형성된 실리콘 산화막을 이방성 식각하여, 상기 식각 정지막(210)을 포함하는 게이트 구조물의 측면에 산화막 스페이서(216)를 형성한다. 이 때, 상기 이방성 식각 공정은 이 전에 형성된 식각 정지막(210)이 소모되지 않도록 상기 식각 정지막(210)과 식각 선택비를 갖는 조건 하에서 수행한다. 상기 남아있는 식각 정지막(210)에 의해, 후속의 불순물 주입 공정 수행 시에 기판 표면 손상을 방지할 수 있다. 상기 산화막 스페이서(216)는 후속의 불순물 주입 공정에서 불순물이 주입되는 영역을 정의하기 위해 형성된다.
즉, 상기 산화막 스페이서(216)가 두꺼우면 상기 산화막 스페이서(216) 사이의 기판의 면적이 감소하여 상기 불순물 주입 영역이 감소되고, 반대로 상기 산화막 스페이서(216)가 얇으면 상기 산화막 스페이서(216) 사이의 기판의 면적이 상대적으로 커져, 상기 불순물 주입 영역도 증가한다. 때문에, 상기 산화막 스페이서(216)의 두께는 형성하고자하는 셀 트랜지스터의 동작 특성 예컨대, 문턱 전압 및 드레인 포화전류 등을 고려하여 결정한다.
이어서, 상기 기판의 코아/페리 영역 상에 제1 포토레지스트 패턴(218)을 형성하여 상기 코아/페리 영역을 마스킹하고, 상기 셀 영역에만 선택적으로 저농도의 불순물 이온을 더 주입(219)하여, LDD구조의 소오스 및 드레인 영역(212)을 형성한다.
도 2d를 참조하면, 상기 산화막 스페이서(216a)의 두께가 얇아지도록, 상기 산화막 스페이서(216a)를 소정 두께만큼 등방성 식각한다. 상기 산화막 스페이서(216a)의 두께가 얇을수록 후속 공정 시에 불순물이 주입되는 영역이 더 증가되므로, 상기 등방성 식각에 의해 고농도의 소오스 및 드레인 영역이 증가된다.
상기와 같이, 고농도의 소오스 및 드레인 영역이 증가되면, 드레인 포화 전류(Ids)가 증가하여 트랜지스터의 동작 특성이 향상된다. 그러나, 셀 영역에서는 상기 코아/페리 영역에 비해 게이트 전극의 길이가 짧기 때문에 쇼트 채널 현상이 발생하며, 이로 인해 상기 고농도의 소오스 및 드레인 영역을 코아/페리 영역과 동일하게 증가시킬 수는 없다.
이어서, 상기 기판의 셀 영역상에 제2 포토레지스트 패턴(220)을 형성하여, 상기 셀 영역을 선택적으로 마스킹하고, 상기 코아/페리 영역에만 선택적으로 저농도의 불순물 이온을 더 주입하여, LDD구조의 소오스 및 드레인 영역(214)을 형성한다.
상기 공정은 먼저 상기 셀 영역을 선택적으로 마스킹한 후, 등방성 식각 공정 및 불순물 주입 공정의 순서로 수행할 수도 있음을 알려준다.
도 2e를 참조하면, 상기 게이트 구조물(208)의 양 측벽에 남아있는 산화막 스페이서(216a)를 등방성 식각 공정에 의해 완전히 제거한다. 이때, 상기 산화막 스페이서(216a)는 상기 식각 정지막(210)과 식각 선택비를 가지면서 식각한다. 상기 산화막 스페이서(216a)를 제거하면, 상기 게이트 구조물(208)사이에서 상기 식각 정지막(210)이 노출되는 간격이 상기 산화막 스페이서(216a) 두께의 약 2배만큼 더 넓어지게 된다. 때문에, 후속 공정에서 제1 층간 절연막을 보이드 없이 매몰할 수 있다.
도 2f를 참조하면, 상기 게이트 구조물(208)들 사이에 실리콘 산화물을 증착한다. 이어서, 상기 실리콘 산화물을 상기 게이트 구조물(208)의 상부에 형성되어 있는 식각 정지막(210)이 표면이 노출되도록 화학 기계적으로 연마하여, 제1 층간 절연막(224)을 형성한다. 상기 화학 기계적 연마 공정은 상기 산화막에 비해 질화막의 연마 속도가 매우 느리도록, 질화막에 대해 선택비를 갖는 슬러리를 사용하여 수행한다.
도 2g를 참조하면, 상기 노출되어 있는 식각 정지막(210)을 식각하고, 순차적으로 상기 도전막 패턴(204)의 상부에 상기 제1 질화막 패턴(206a)을 일정 두께만큼 남기면서 제1 질화막 패턴(206a)을 식각하여, 개구부(226)를 형성한다. 이 때, 상기 실리콘 산화물로 형성되는 제1 층간 절연막(224)은 거의 식각되지 않도록 상기 실리콘 산화막에 대해 선택비를 갖는 습식 식각액을 사용하여 공정을 수행한다. 상기 식각액은 예컨대, H2PO4용액을 포함한다.
도 2h를 참조하면, 상기 노출된 제1 층간 절연막(224)을 선택적으로 일정 두께만큼 등방성 식각하여, 수평 방향으로 확장된 개구부(228)를 형성한다. 이 때, 상기 확장된 개구부(228)의 저면에는 상기 제1 질화막 패턴(206a)이 남아있고, 상기 제1 질화막 패턴(206a)은 상기 등방성 식각에 의해 거의 소모되지 않는다. 그리고, 상기 등방성 식각에 의해 개구부(228)의 폭이 확장되면, 상기 개구부(228)들 간의 간격은 감소된다. 상기 개구부(228)들 간의 간격이 감소될수록, 후속 공정에서 형성되는 셀프 얼라인 콘택홀의 사이즈도 감소된다. 때문에, 상기 공정에서 제1 층간 절연막(224)이 식각되는 양은 상기 소오스/드레인과의 콘택 저항 및 콘택과 게이트 구조물(208)간의 간격 등을 고려하여 결정된다.
도 2i를 참조하면, 상기 확장된 개구부(228) 내에 실리콘 질화물을 매몰하고, 상기 확장된 개구부(228) 내에만 상기 실리콘 질화물이 남아있도록 에치백하여, 상기 도전막 패턴(204) 상에 상기 도전막 패턴(204)보다 넓은 폭을 갖는 제2 질화막 패턴(230)을 형성한다. 상기 에치백 공정은 이방성 건식 식각 또는 화학 기계적 연마 공정을 포함한다. 상기 제2 질화막 패턴(230)은 이 후의 셀프 얼라인 콘택홀을 형성할 시에 식각 마스크의 역할을 한다.
도 2j를 참조하면, 상기 제2 질화막 패턴(230) 및 제1 층간 절연막(224)의 상부면에 제2 층간 절연막(232)을 형성한다.
상기 제2 층간 절연막(232)상에, 상기 제2 질화막 패턴(230)사이의 상부를 오픈 영역 내에 포함하는 포토레지스트 패턴(도시안함)을 형성한다. 이어서, 상기 질화막과 선택비를 갖는 조건으로, 상기 제2 질화막 패턴(230)사이에 형성되어 있는 제2 층간 절연막(232)과 제1 층간 절연막(224)을 선택적으로 식각하고, 순차적으로 식각 정지막(210)을 식각하여, 소오스 및 드레인 영역(212)의 상부면이 노출되는 셀프 얼라인 콘택홀(234)을 형성한다.
도 2k를 참조하면, 상기 결과물의 표면에 노출되어 있는 제1 및 제2 층간 절연막(224, 232)을 소정 두께만큼 등방성 식각하여, 수평 방향으로 확장된 셀프 얼라인 콘택홀(236)을 형성한다. 이 때, 상기 확장된 셀프 얼라인 콘택홀(236)과 상기 도전막 패턴(204)이 직접 접촉되지 않도록 일정한 마진을 가지면서 등방성 식각 공정을 수행한다. 상기 셀프 얼라인 콘택홀(236)을 확장함으로서, 상기 소오스 및 드레인 영역(212)과 접촉하는 패드 전극의 저항을 감소시킬 수 있다.
도 2l를 참조하면, 상기 확장된 셀프 얼라인 콘택홀(236)의 저면에 노출되어 있는 소오스 및 드레인 영역(212)에 수직 방향으로 불순물이 도핑된 실리콘을 선택적으로 에피 성장시킨다.
구체적으로, 상기 확장된 셀프 얼라인 콘택홀(236)의 저면의 가장자리 부위에는 식각 정지막(210)이 일부 남아있고, 중심 부위에는 실리콘 기판이 노출되어 있다. 따라서, 상기 노출되어 있는 실리콘 기판을 시드로 하여 불순물이 도핑된 실리콘을 선택적으로 에피 성장시킨다. 상기 에피 성장법에 의해 실리콘을 성장하면 상기 노출된 실리콘 기판으로부터 수직 방향으로만 도핑된 실리콘막(240)이 형성된다.
도 2m를 참조하면, 저면에 도핑된 실리콘막(240)이 형성되어 있는 상기 셀프 얼라인 콘택홀(236)내를 매몰하도록 폴리 실리콘을 증착한다. 이어서, 상기 셀프 얼라인 콘택홀(236) 내에만 폴리 실리콘이 채워지도록 상기 폴리 실리콘을 에치백하여, 상기 소오스/드레인 영역(212)과 전기적으로 연결되는 패드 전극(242)들을 형성한다.
이 때, 상기 패드 전극(242)은 상기 기판 표면과 접촉하는 것이 아니라, 상기 기판 표면으로부터 수직 방향으로 형성되어 있는 도핑된 실리콘막(240)의 측면 및 상부면과 접촉한다. 때문에, 종래에 상기 기판 표면에 접촉하여 상기 소오스/드레인 영역(212)과 전기적으로 연결되는 것에 비해 상기 패드 전극(242)의 접촉 면적이 매우 증가하게 된다. 이로 인해, 상기 패드 전극(242)과 상기 소오스 및 드레인 영역(212)과의 콘택 저항이 매우 감소하여, 트랜지스터의 동작 불량을 최소화할 수 있다.
상기 제2 실시예의 도면 및 설명에서, 상기 패드 전극은 셀 영역에만 형성하였으나, 코아/페리 영역에도 동일하게 형성할 수 있다. 그러나, 코아/페리 영역은 셀 영역에 비해 패턴의 크기가 크고 집적도가 낮으므로, 상기 셀프 얼라인 방식에 의한 패드 전극 형성 공정은 패턴들의 사이즈가 작고 집적도가 높은 셀 영역에 형성되는 트랜지스터에 더욱 유용하게 적용될 수 있다.
상술한 바와 같이 본 발명에 의하면, 상기 패드 전극과 상기 소오스 및 드레인 영역과의 콘택 저항이 매우 감소하여, 트랜지스터의 동작 불량을 최소화할 수 있다. 또한, 상기 게이트 구조물 사이에 제1 층간 절연막을 보이드 없이 형성할 수 있어, 상기 보이드에 의한 공정 불량을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. i)실리콘 기판 상에, 도전막 패턴을 포함하고 최상층에는 제1 질화막 패턴이 형성되는 도전성 구조물들을 형성하는 단계;
    ii)상기 도전성 구조물의 표면 및 기판의 상부면에 질화막으로 이루어진 식각 정지막을 형성하는 단계;
    iii)상기 식각 정지막이 상부면에 노출되면서, 상기 도전성 구조물들 사이의 공간을 채우도록 제1 층간 절연막을 형성하는 단계;
    iv)상기 노출된 식각 정지막 및 제1 질화막 패턴의 일부를 식각하고, 순차적으로 상기 제1 질화막 패턴 측면과 인접한 제1 층간 절연막의 일부를 식각하여, 상기 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 개구부를 형성하는 단계;
    v)상기 개구부 내를 질화막으로 채워넣어, 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 제2 질화막 패턴을 형성하는 단계;
    vi)상기 제2 질화막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    vii)상기 제2 질화막 패턴들 사이에 형성되어 있는 제2 층간 절연막 및 제1 층간 절연막을 선택적으로 식각하고, 순차적으로 상기 식각 정지막을 식각하여, 상기 도전성 구조물들 사이의 기판을 부분적으로 노출하는 콘택홀을 형성하는 단계;
    viii)상기 노출된 기판으로부터 수직 방향으로, 선택적 에피 성장법에 의해 도핑된 실리콘을 성장시키는 단계; 및
    ix)상기 도핑된 실리콘이 형성되어 있는 콘택홀 내를 도전성 물질로 채우는 단계를 수행하는 것을 특징으로 하는 셀프 얼라인 콘택 형성 방법.
  2. 제1항에 있어서, 상기 iv)단계는,
    상기 식각 정지막을 식각하고, 순차적으로 상기 도전막 패턴의 상부에 제1 질화막 패턴을 일정 두께만큼 남기면서 상기 제1 질화막 패턴을 식각하는 단계;
    상기 제1 질화막 패턴이 식각된 부위에 노출되어 있는 상기 제1 층간 절연막을 소정 두께 만큼 등방성 식각하는 단계를 수행하여 이루어지는 것을 특징으로 하는 셀프 얼라인 콘택 형성 방법.
  3. 제2항에 있어서, 상기 제1 질화막 패턴의 식각은 H2PO4용액을 사용한 습식 식각 방식으로 수행하는 것을 특징으로 하는 셀프 얼라인 콘택 형성 방법.
  4. 제1항에 있어서, vii)단계를 수행한 이 후에, 상기 표면에 노출된 제1 및 제2 층간 절연막을 소정 두께만큼 등방성 식각하여 상기 콘택홀의 사이즈을 확장하는 단계를 더 수행하는 것을 특징으로 하는 셀프 얼라인 콘택 형성 방법.
  5. 제1항에 있어서, 상기 도전성 구조물은 게이트 전극 또는 신호 전달용 라인을 포함하는 것을 특징으로 하는 반도체 장치에서 셀프 얼라인 콘택 형성 방법.
  6. i)실리콘 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 제1 질화막 패턴이 적층된 게이트 구조물들을 형성하는 단계;
    ii)상기 도전성 구조물들의 표면 및 기판의 상부면에 질화막으로 이루어지는 식각 정지막을 형성하는 단계;
    iii)상기 식각 정지막이 형성되어 있는 기판 전면에 저농도의 불순물 이온을 주입하여, 상기 도전성 구조물 사이의 기판 아래로 저농도의 소오스 및 드레인 영역을 형성하는 단계;
    iv)상기 식각 정지막이 형성되어 있는 게이트 구조물의 측면에 산화막 스페이서를 형성하는 단계;
    v)상기 산화막 스페이서가 형성되어 있는 기판에 저농도의 불순물 이온을 더 주입하여, 상기 산화막 스페이서 사이의 기판 아래로 고농도의 소오스 및 드레인 영역을 형성하는 단계;
    vi)상기 산화막 스페이서를 제거하는 단계;
    vii)상기 식각 정지막이 상부면에 노출되면서, 상기 도전성 구조물들 사이의 공간을 채우도록 제1 층간 절연막을 형성하는 단계;
    viii)상기 노출된 식각 정지막 및 제1 질화막 패턴의 일부를 식각하고, 순차적으로, 상기 제1 질화막 패턴 측면과 인접한 제1 층간 절연막의 일부를 식각하여, 상기 도전막 패턴의 폭보다 넓은 폭을 갖는 개구부를 형성하는 단계;
    ix)상기 개구부 내를 질화막으로 채워넣어, 상기 도전막 패턴의 폭보다 넓은폭을 갖는 제2 질화막 패턴을 형성하는 단계;
    x)상기 제2 질화막 패턴 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    xi)상기 제2 질화막 패턴들 사이에 형성되어 있는 제2 층간 절연막 및 제1 층간 절연막을 선택적으로 식각하고, 순차적으로 상기 식각 정지막을 식각하여, 상기 도전성 구조물들 사이의 기판을 부분적으로 노출하는 콘택홀을 형성하는 단계;
    xii)상기 노출된 기판으로부터 수직 방향으로, 선택적 에피 성장법에 의해 도핑된 실리콘을 성장시키는 단계; 및
    xiii)상기 도핑된 실리콘이 형성되어 있는 콘택홀 내를 도전성 물질로 채우는 단계를 수행하는 것을 특징으로 하는 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법.
  7. 제6항에 있어서, i) 단계에서, 상기 기판에서 상기 게이트 구조물의 길이 및 각 게이트 구조물들 간의 간격을 각 영역별로 다르게 형성하는 것을 특징으로 하는 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법.
  8. 제6항에 있어서, v) 단계에서, 상기 게이트 구조물의 길이 및 각 게이트 구조물의 간격에 따라 산화막 스페이서의 두께를 조절하여, 상기 형성되는 고농도의 소오스/드레인 영역의 면적을 각각 다르게 형성하는 것을 특징으로 하는 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법.
  9. 제8항에 있어서, 상기 v) 단계는,
    상기 게이트 구조물의 길이가 상대적으로 짧게 형성된 영역에만 선택적으로, 상기 산화막 스페이서 사이의 기판 아래에 불순물 이온을 주입하는 단계;
    상기 게이트 구조물의 측면에 형성되어 있는 산화막 스페이서를 소정 두께만큼 등방성 식각하여, 상기 두께가 감소된 산화막 스페이서를 형성하는 단계;
    상기 게이트 구조물의 길이가 상대적으로 길게 형성된 영역에만 선택적으로, 상기 두께가 감소된 산화막 스페이서 사이에 노출된 기판 아래에 불순물 이온을 주입하는 단계를 수행하여 이루어지는 것을 특징으로 하는 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법.
  10. 제6항에 있어서, 상기 viii)단계는,
    상기 식각 정지막을 식각하고, 순차적으로 상기 도전막 패턴의 상부에 제1 질화막 패턴을 일정 두께만큼 남기면서 상기 제1 질화막 패턴을 식각하는 단계;
    상기 제1 질화막 패턴이 식각된 부위에 노출되어 있는 상기 제1 층간 절연막을 소정 두께 만큼 등방성 식각하는 단계를 수행하여 이루어지는 것을 특징으로 하는 패드 전극을 포함하는 모오스 트랜지스터의 형성 방법.
  11. 제10항에 있어서, 상기 제1 질화막 패턴의 식각은 H2PO4용액을 사용한 습식식각 방식으로 수행하는 것을 특징으로 하는 셀프 얼라인 콘택 형성 방법.
  12. 제6항에 있어서, xi)단계를 수행한 이 후에, 상기 노출된 제1 및 제2 층간 절연막을 소정 두께만큼 등방성 식각하여 상기 콘택홀의 사이즈을 확장하는 단계를 더 수행하는 것을 특징으로 하는 모오스 트랜지스터의 형성 방법.
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* Cited by examiner, † Cited by third party
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KR20180001715U (ko) 2016-12-01 2018-06-11 이몽용 꽂이식 릴 낚시대용 선단커버

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