[go: up one dir, main page]

KR100691484B1 - 반도체소자의 플러그 제조 방법 - Google Patents

반도체소자의 플러그 제조 방법 Download PDF

Info

Publication number
KR100691484B1
KR100691484B1 KR1020010038722A KR20010038722A KR100691484B1 KR 100691484 B1 KR100691484 B1 KR 100691484B1 KR 1020010038722 A KR1020010038722 A KR 1020010038722A KR 20010038722 A KR20010038722 A KR 20010038722A KR 100691484 B1 KR100691484 B1 KR 100691484B1
Authority
KR
South Korea
Prior art keywords
plug
conductive layer
forming
polysilicon
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020010038722A
Other languages
English (en)
Other versions
KR20030002892A (ko
Inventor
정성웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010038722A priority Critical patent/KR100691484B1/ko
Publication of KR20030002892A publication Critical patent/KR20030002892A/ko
Application granted granted Critical
Publication of KR100691484B1 publication Critical patent/KR100691484B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 잔막 제거를 위한 등방성 식각에 따른 플러그라인의 네가티브 슬로프를 최소화하고 게이트나 비트라인 사이의 측벽에 잔류하는 플러그 잔막을 제거하도록 한 반도체소자의 플러그 형성 방법을 제공하기 위한 것으로, 반도체기판상에 다수의 제 1 전도층패턴을 형성하는 단계, 상기 제 1 전도층패턴상에 제 2 전도층을 형성하는 단계, 상기 제 2 전도층을 선택적으로 이방성 식각하여 상기 제 1 전도층패턴 방향으로 상기 제 2 전도층으로 이루어진 다수의 플러그라인을 형성하는 단계, 상기 플러그라인들을 선택적으로 식각하여 상기 제 2 전도층 식각후 발생된 잔막을 제거하는 단계, 상기 잔막이 제거된 플러그라인을 포함한 전면에 층간절연막을 형성하는 단계, 및 상기 플러그라인이 드러날때까지 상기 층간절연막을 화학적기계적연마하는 단계를 포함하여 이루어진다.
플러그, 폴리실리콘플러그, 화학적기계적연마, 보이드, 건식식각, 습식식각, 프로파일

Description

반도체소자의 플러그 제조 방법{METHOD FOR FABRICATING PLUG IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 폴리실리콘 플러그의 형성 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2b는 도 1의 A-A'선에 따른 폴리실리콘플러그의 형성 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 게이트 사이의 폴리실리콘라인을 도시한 도면,
도 4a 내지 도 4d는 도 3의 B-B'선에 따른 폴리실리콘플러그의 형성 방법을 도시한 일실시예의 공정 단면도,
도 5a 내지 도 5d는 도 3의 B-B'선에 따른 폴리실리콘플러그의 형성 방법을 도시한 다른 실시예의 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트
23 : 스페이서 24 : 소스/드레인
25 : 폴리실리콘라인 25a : 폴리실리콘 잔막
26 : 층간절연막 27 : 보이드
28 : 폴리실리콘 플러그
Y : 연마타겟
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체소자의 플러그(Plug) 형성 방법에 관한 것이다.
일반적으로, 반도체메모리의 셀은 1개의 트랜지스터와 1개의 캐패시터로 이루어지며, 통상 반도체기판상에 게이트 및 소스/드레인으로 이루어지는 트랜지스터를 형성하고, 층간절연막을 통해 선택적으로 드레인과 소스의 상부에 각각 콘택 홀을 형성하여 비트라인과 캐패시터의 스토리지 노드를 각각 접속한 후, 스토리지 노드상에 유전막 및 플레이트 전극을 형성하여 캐패시터를 제조하게 된다.
그러나, 반도체메모리의 집적도가 증가함에 따라 공정마진이 줄어들어 콘택 홀의 오정렬(misalign)이 발생하게 되고, 그에 따른 콘택의 접촉불량이나 게이트와 콘택의 단락이 발생되어 반도체메모리의 신뢰성을 저하시키는 요인이 되고 있다.
따라서, 최근에는 콘택홀의 공정마진을 확보하기 위해 층간절연막상에 폴리플러그를 형성하여 캐패시터의 스토리지 노드를 접속시키는 기술이 사용되고 있다.
통상적인 플러그 공정은 대부분 층간절연막을 이용하여 게이트 사이나 비트라인 사이를 채운후, 층간절연막을 자기정렬콘택(Self Aligned Contact; SAC) 식각하여 콘택홀을 형성한다. 이후 콘택홀을 포함한 층간절연막상에 도우프드 폴리실리콘 등의 전도막을 증착하여 상부층과 하부층의 전기적 연결 통로를 형성시킨다. 다음으로, 폴리실리콘을 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 콘택홀간을 격리시킨다.
그러나, 이러한 플러그 형성 방법에서는 포토리소그래피 공정으로 미세 콘택홀을 패터닝하기 어렵고, 인접한 하부층간에 층간절연막을 충분히 갭필해야만 하는 문제점이 있다.
이를 개선시키기 위해 층간절연막의 증착과 폴리실리콘의 증착 순서를 바꾸어 층간절연막상에 콘택홀을 형성시키는 것이 아니고, 폴리실리콘을 먼저 게이트나 비트라인상에 증착하고, 이 폴리실리콘을 라인 형태로 식각한 후, 층간절연막을 증착시키는 공정을 도입하고 있다.
그러나, 라인 형태의 폴리실리콘을 식각한 후, 게이트나 비트라인 사이의 깊은 곳에서 폴리실리콘의 식각 잔막이 잔류하는 문제가 있다.
이러한 문제점을 해결하기 위해 폴리실리콘 식각 공정에서 등방성 식각을 진행하여 폴리실리콘 잔막을 제거하려는 시도가 이루어지고 있다.
도 1은 종래기술에 따른 폴리실리콘 플러그의 형성 방법을 간략히 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)세 다수의 게이트(12) 및 게이트 측벽에 접하는 스페이서(13)를 형성한 후, 불순물 이온주입을 통해 반도체기판내에 소스/드레인(14)을 형성한다.
다음으로, 전면에 폴리실리콘을 증착한 후, 폴리실리콘을 선택적으로 등방성 식각하여 폴리실리콘 라인(15)을 형성한다. 여기서, X는 폴리실리콘라인(15)의 연마타겟이다.
도 2a 내지 도 2b는 도 1의 A-A'선에 따른 공정 단면도로서, 게이트 방향으로 형성된 폴리실리콘라인(15)을 식각하여 폴리실리콘플러그를 형성하는 방법을 설명하기 위함이다.
도 2a에 도시된 바와 같이, 폴리실리콘라인(15)이 소자분리막(FOX)에 의해 격리된 게이트(12) 사이의 소스/드레인(14)상에 다수 형성되어 있으며, 도 1의 A-A'선에 따라 나타나지는 않으며, 도면부호 'X'는 폴리실리콘라인(15)의 화학적기계적연마공정에 대한 연마타겟을 도시한다.
여기서, 폴리실리콘라인(15)은 등방성 식각의 영향으로 단면이 네가티브 슬로프(Negative slope)를 가지는 부분이 발생되며, 폴리실리콘라인(15)의 측벽에 잔막(15a)이 발생된다.
도 2b에 도시된 바와 같이, 폴리실리콘라인(15)을 포함한 전면에 층간절연막(16)을 증착한다. 이 때, 폴리실리콘라인(15)의 측벽에 보이드(Void)(17)가 형성된다.
그러나, 상술한 종래기술에서는 후속 층간절연막 증착시 발생된 보이드(17)가 폴리시리콘라인(15)을 스퀘어(square) 형태의 플러그로 형성하는 화학적기계적연마(CMP)나 에치백 공정에서 드러나는 경우, 후속 공정에서 캐패시터간의 숏트나 캐패시터 누설전류의 소스가 되는 측면 효과(side effect)를 초래하게 되는 문제점이 있다.
이러한 문제점은 게이트외에 비트라인 사이에 스토리지노드 콘택플러그를 형성하는 경우, 또는 금속배선을 위한 콘택플러그 형성시에도 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 플러그의 네가티브 슬로프를 최소화하고 게이트나 비트라인 사이의 측벽에 잔류하는 잔막을 제거하는데 적합한 반도체소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 플러그 형성 방법은 반도체기판상에 다수의 제 1 전도층패턴을 형성하는 단계, 상기 제 1 전도층패턴상에 제 2 전도층을 형성하는 단계, 상기 제 2 전도층을 선택적으로 이방성 식각하여 상기 제 1 전도층패턴 방향으로 상기 제 2 전도층으로 이루어진 다수의 플러그라인을 형성하는 단계, 상기 플러그라인들을 선택적으로 식각하여 상기 제 2 전도층 식각후 발생된 잔막을 제거하는 단계, 상기 잔막이 제거된 플러그라인을 포함한 전면에 층간절연막을 형성하는 단계, 및 상기 플러그라인이 드러날때까지 상기 층간절연막을 화학적기계적연마하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 플러그라인들을 선택적으로 식각하는 단계는, 습식식각 또는 플라즈마식각 중 어느 하나를 이용하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 폴리실리콘 플러그의 형성 방법을 도시한 도면이다.
도 3에 도시된 바와 같이, 반도체기판(21)상에 다수의 게이트(22)를 형성한 후, 게이트(22)의 양측벽에 접하는 스페이서(23)를 형성한다. 여기서, 게이트(22) 형성전에 반도체기판(21)에 소자간 격리를 위한 소자분리막(FOX)을 형성한다.
그리고, 스페이서(23) 및 게이트(22)를 마스크로 이용하여 불순물을 이온주입하거나, 별도의 이온주입마스크를 통해 불순물을 이온주입하여 게이트(22) 사이의 반도체기판(21)내에 소스/드레인(24)을 형성한다.
계속해서, 게이트(22)를 포함한 전면에 도우프드 폴리실리콘을 증착한 후, 폴리실리콘을 선택적으로 이방성 식각(Anisotropic etch)하여 게이트 방향으로 격리된 폴리실리콘라인(25)을 형성한다. 여기서, 폴리실리콘을 이방성 식각할 때, 플라즈마 식각 방식을 이용한다.
계속해서, 도 4a 내지 도 4b에서 설명하겠지만, 폴리실리콘라인(25)상에 층간절연막을 증착한 후, 연마타겟(Y)까지 화학적기계적연마를 실시한다.
도 4a 내지 도 4b는 도 3의 B-B'선에 따른 폴리실리콘플러그의 형성 방법을 도시한 도면으로서, 게이트 방향으로 형성된 폴리실리콘라인(25)을 식각하여 폴리실리콘플러그를 형성하는 방법을 설명하기 위함이다.
도 4a에 도시된 바와 같이, 폴리실리콘라인(25)이 소자분리막(FOX)에 의해 격리된 게이트(22) 사이의 소스/드레인(24)상에 다수 형성되어 있으며, 게이트의 도면부호 '22'는 도 3의 B-B'선에 따라 나타나지 않으며, 도면부호 'Y'는 폴리실리콘라인(25)의 화학적기계적연마공정에 대한 연마타겟이다.
여기서, 폴리실리콘라인(25)은 종래와 다르게 이방성 식각의 영향으로 네가티브 슬로프가 감소되는 단면을 갖고, 즉, 폴리실리콘라인(25)은 파지티브 프로파일(positive profile)이나 수직 프로파일(verical profile)을 갖고, d1의 폭으로 형성되나 종래와 동일하게 폴리실리콘라인(25)의 측면에는 폴리실리콘 잔막(25a)이 발생된다.
계속해서, 도 4b에 도시된 바와 같이, d1의 폭을 갖는 폴리실리콘라인(25)을 습식식각하여 폴리실리콘라인(25) 형성후 폴리실리콘라인(25)의 측면에 발생된 폴리실리콘 잔막(25a)을 제거한다. 결국, 폴리실리콘라인(25)은 d1에서 d2로 그 폭이 감소된다.
이러한 습식식각은 질산이나 암모니아를 포함하는 습식배스(wet bath) 또는 스핀에처(Spin etcher)에서 이루어진다. 아울러, 폴리실리콘 잔막(25a)의 제거 효율을 높이기 위해 18℃∼100℃의 온도에서 습식식각한다.
도 4c에 도시된 바와 같이, 폴리실리콘라인(25)을 포함한 전면에 층간절연막 (26)을 증착한다. 여기서, 층간절연막(26)은 고밀도 플라즈마-화학기상증착법(HDP-CVD)에 의한 실리콘산화막을 이용하거나, 플라즈마 화학기상증착법에 의한 실리콘산화막 또는 통상의 화학기상증착법에 의한 실리콘산화막을 이용한다.
층간절연막(26) 증착시, 미리 폴리실리콘라인(25)의 네가티브 슬로프나 잔막을 제거하였기 때문에 보이드의 발생률이 극히 작으며, 발생되더라도 게이트 사이의 깊은 곳에서 그 직경이 작은 보이드(27)가 발생될 것이다.
이와 같이, 보이드가 발생되지 않거나, 게이트 사이의 깊은 곳에서 발생되기 때문에, 후속 폴리실리콘라인(25)을 연마타겟(Y)까지 화학적기계적연마하여 플러그를 형성할 때 보이드(27)의 노출이 방지된다.
도 4d에 도시된 바와 같이, 폴리실리콘라인(25)의 표면이 노출될때까지 또는 게이트(22)의 상측 표면이 노출될때까지 층간절연막(26)을 화학적기계적연마하여 스퀘어 형태의 폴리실리콘플러그(28)를 형성한다.
이 때, 폴리실리콘플러그(28)는 게이트의 수직방향으로 격리된다.
후속 공정으로 폴리실리콘플러그(28)상에 캐패시터를 형성하기 위한 하부전극을 형성한다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 폴리실리콘 플러그의 형성 방법을 도시한 도면으로서, 도 4a에 도시된 폴리실리콘라인(25)의 형성후부터 설명한다.
도 5a에 도시된 바와 같이, 폴리실리콘라인(25)을 소자분리막(FOX)에 의해 격리된 게이트(22) 사이의 소스/드레인(24)상에 다수 형성한 후, 폴리실리콘라인 (25)을 이방성 플라즈마 식각하여 네가티브 슬로프를 제거한다.
이 때, 도 4a에 동일하게, 폴리실리콘라인(25)의 측면에 폴리실리콘 잔막 (25a)이 발생되며, 이들을 포함하여 폴리실리콘라인(25)은 d1의 폭을 갖고 형성된다. 도면부호 'Y'는 연마타겟이다.
도 5b에 도시된 바와 같이, 폴리실리콘라인(25)의 측면에 발생된 폴리실리콘 잔막(25a)을 플라즈마 식각으로 제거한다.
이후, 폴리실리콘라인(25)의 상부에 비해 하부로 갈수록 그 폭이 감소한다.
도 5c에 도시된 바와 같이, 폴리실리콘라인(25)을 포함한 전면에 층간절연막(26)을 증착한다. 여기서, 층간절연막(26)은 고밀도 플라즈마-화학기상증착법(HDP-CVD)에 의한 실리콘산화막을 이용하거나, 플라즈마 화학기상증착법에 의한 실리콘산화막 또는 통상의 화학기상증착법에 의한 실리콘산화막을 이용한다.
이러한, 층간절연막(26) 증착시, 미리 폴리실리콘라인(25)의 프로파일을 수직에 가깝게 이루었고 측면에 발생된 폴리실리콘 잔막(25a)을 제거하였기 때문에 게이트 사이의 깊은 곳에서 보이드(27)가 발생된다.
도 5d에 도시된 바와 같이, 폴리실리콘라인(25)의 표면이 노출될때까지 또는 게이트(22)의 상측 표면이 노출될때까지 층간절연막(26)을 화학적기계적연마하여 스퀘어 형태의 폴리실리콘플러그(28)를 형성한다.
이 때, 폴리실리콘플러그(28)는 게이트의 수직방향으로 격리된다.
한편, 폴리실리콘 잔막(25a)을 제거하는 다른 방법으로는 습식식각이나 등방성 건식식각에서 감광막 스트립을 병행하므로서 이루어지거나, 즉, 폴리실리콘라인(25)을 형성하기 위한 감광막패턴을 잔막 제거시 동시에 스트립한다.
또는 폴리실리콘플러그라인(25) 형성후 연속적으로 감광막패턴을 스트립을 진행한 후 폴리실리콘잔막(25a) 제거 단계를 진행하는 경우 또는 그 반대의 경우에도 적용가능하다.
본 발명의 실시예에서는 폴리실리콘플러그를 예로 설명하였으나, 플러그로는 티타늄나이트라이드, 텅스텐, 알루미늄, 텅스텐실리사이드, 티타늄실리사이드, 루테늄 중에서 선택된 어느 하나를 이용할 수 있으며, 이들을 플러그로 이용하는경우에도 습식식각이나 등방성 건식식각을 실시하여 잔막을 제거한다.
또한, 본 발명은 기판과 비트라인간의 콘택, 기판과 캐패시터간의 콘택, 기판과 금속배선간의 콘택, 비트라인과 캐패시터간의 콘택을 형성하는 경우 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 폴리실리콘 잔막을 제거하는 공정을 추가하므로서 플러그간 숏트를 근본적으로 방지하여 소자의 수율을 향상시킬 수 있는 효과가 있다.
또한 폴리실리콘 플러그의 프로파일을 향상시켜 후속 층간절연막 증착공정에서 원활하게 보이드의 위치를 제어할 수 있어 층간절연막의 화학적기계적연마시 보이드의 노출을 억제하므로 후속 공정의 마진을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체소자의 플러그 형성 방법에 있어서,
    반도체기판상에 다수의 제 1 전도층패턴을 형성하는 단계;
    상기 제 1 전도층패턴상에 제 2 전도층을 형성하는 단계;
    상기 제 2 전도층을 선택적으로 이방성 식각하여 상기 제 1 전도층패턴 방향으로 상기 제 2 전도층으로 이루어진 다수의 플러그라인을 형성하는 단계;
    상기 플러그라인들을 선택적으로 식각하여 상기 제 2 전도층 식각후 발생된 잔막을 제거하는 단계;
    상기 잔막이 제거된 플러그라인을 포함한 전면에 층간절연막을 형성하는 단계; 및
    상기 플러그라인이 드러날때까지 상기 층간절연막을 화학적기계적연마하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 플러그라인들을 선택적으로 식각하는 단계는,
    습식식각 또는 플라즈마식각 중 어느 하나를 이용하여 이루어짐을 특징으로 하는 반도체소자의 플러그 형성 방법.
  3. 제 2 항에 있어서,
    상기 습식식각은 질산이나 암모니아를 포함하는 습식배스 또는 스핀에처에서 이루어짐을 특징으로 하는 반도체소자의 플러그 형성 방법.
  4. 제 3 항에 있어서,
    상기 습식식각은 18℃∼100℃의 온도에서 이루어짐을 특징으로 하는 반도체소자의 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 전도층은 폴리실리콘, 티타늄나이트라이드, 텅스텐, 알루미늄, 텅스텐실리사이드, 티타늄실리사이드 또는 루테늄 중에서 선택된 어느 하나를 이용함을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 층간절연막은 고밀도 플라즈마-화학기상증착법에 의한 실리콘산화막을 이용하거나, 플라즈마 화학기상증착법에 의한 실리콘산화막 또는 화학기상증착법에 의한 실리콘산화막 중 어느 하나를 이용함을 특징으로 하는 반도체소자의 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 전도층패턴은 게이트 또는 비트라인 중 어느 하나를 포함함을 특징으로 하는 반도체소자의 플러그 형성 방법.
KR1020010038722A 2001-06-30 2001-06-30 반도체소자의 플러그 제조 방법 Expired - Fee Related KR100691484B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010038722A KR100691484B1 (ko) 2001-06-30 2001-06-30 반도체소자의 플러그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010038722A KR100691484B1 (ko) 2001-06-30 2001-06-30 반도체소자의 플러그 제조 방법

Publications (2)

Publication Number Publication Date
KR20030002892A KR20030002892A (ko) 2003-01-09
KR100691484B1 true KR100691484B1 (ko) 2007-03-09

Family

ID=27712642

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010038722A Expired - Fee Related KR100691484B1 (ko) 2001-06-30 2001-06-30 반도체소자의 플러그 제조 방법

Country Status (1)

Country Link
KR (1) KR100691484B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117246B (zh) * 2011-11-17 2015-09-02 中芯国际集成电路制造(上海)有限公司 金属互连结构的制作方法
CN111900167B (zh) * 2020-06-28 2024-04-05 中国科学院微电子研究所 半导体结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002577A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 콘택플러그 형성방법
KR20020002574A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 콘택플러그 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002577A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 콘택플러그 형성방법
KR20020002574A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 콘택플러그 형성방법

Also Published As

Publication number Publication date
KR20030002892A (ko) 2003-01-09

Similar Documents

Publication Publication Date Title
US20040082162A1 (en) Method for fabricating semiconductor device capable of reducing seam generations
KR100348316B1 (ko) 반도체 소자의 제조방법
US20040219729A1 (en) Flash memory device
US6458680B2 (en) Method of fabricating contact pads of a semiconductor device
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR100505443B1 (ko) 반도체소자 제조방법
KR100702785B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100597594B1 (ko) 반도체 소자의 콘택플러그 형성방법
KR20040016496A (ko) 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법
KR101001152B1 (ko) 반도체소자 제조 방법
KR20060022573A (ko) 반도체 소자의 콘택홀 형성 방법
KR100403356B1 (ko) 반도체 소자의 미세 콘택 제조 방법
KR100289661B1 (ko) 반도체 소자의 제조방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100991379B1 (ko) 반도체소자 제조 방법
KR100910868B1 (ko) 반도체소자 제조 방법
JP2005183916A (ja) フラッシュ素子の製造方法
KR100418090B1 (ko) 반도체 소자의 제조 방법
KR100589498B1 (ko) 반도체 소자 및 그의 제조방법
KR100525108B1 (ko) 반도체 소자의 제조방법
KR100471412B1 (ko) 공극 발생을 최소화할 수 있는 반도체소자 제조방법
KR100452274B1 (ko) 불 휘발성 메모리 셀의 게이트 전극 형성 방법
KR100471411B1 (ko) 플러그 심을 억제할 수 있는 반도체소자 제조방법
KR20040008600A (ko) 반도체 메모리 소자의 콘택홀 형성방법
KR100196525B1 (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010630

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060328

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20010630

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070124

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070228

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070302

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100126

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20110126

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee