JP2940689B2 - アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 - Google Patents
アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法Info
- Publication number
- JP2940689B2 JP2940689B2 JP7443390A JP7443390A JP2940689B2 JP 2940689 B2 JP2940689 B2 JP 2940689B2 JP 7443390 A JP7443390 A JP 7443390A JP 7443390 A JP7443390 A JP 7443390A JP 2940689 B2 JP2940689 B2 JP 2940689B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- metal
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アクティブマトリクス型表示装置の薄膜ト
ランジスタアレイ（以下TFTと称する）に関する。
ランジスタアレイ（以下TFTと称する）に関する。
（ロ）従来の技術 近年、アクティブマトリクス型の表示装置、特にアク
ティブマトリクス型液晶表示装置が開発され、この装置
を用いた液晶TVが実用化されている。
ティブマトリクス型液晶表示装置が開発され、この装置
を用いた液晶TVが実用化されている。
このようなアクティブマトリクス型の液晶表示装置
は、液晶セルの一方のセル基板を画素電極対応の薄膜ト
ランジスタアレイ基板とし、他方のセル基板を対向電極
基板としたものである。
は、液晶セルの一方のセル基板を画素電極対応の薄膜ト
ランジスタアレイ基板とし、他方のセル基板を対向電極
基板としたものである。
従来のアクティブマトリクス型表示装置の薄膜トラン
ジスタアレイの１画素単位の断面構造を第３図に示す。
ジスタアレイの１画素単位の断面構造を第３図に示す。
同図の従来装置は、絶縁基板１上にゲート電極２、ゲ
ート絶縁膜４、非結晶半導体膜５、ソース及びドレイン
コンタクト領域をなす不純物非結晶半導体膜６、６、ソ
ース電極８、ドレイン電極９を積層構成してなるTFT
と、該TFTから延在したゲート絶縁膜４上に形成してTFT
のソース電極８に結合した透明導電材料からなる画素電
極７と、この画素電極７の下層に絶縁膜（ゲート絶縁膜
４、非結晶半導体膜５）及び不純物非結晶半導体膜６を
介して存在する透明導電材料からなる補助容量電極３と
で１画素単位を構成している。
ート絶縁膜４、非結晶半導体膜５、ソース及びドレイン
コンタクト領域をなす不純物非結晶半導体膜６、６、ソ
ース電極８、ドレイン電極９を積層構成してなるTFT
と、該TFTから延在したゲート絶縁膜４上に形成してTFT
のソース電極８に結合した透明導電材料からなる画素電
極７と、この画素電極７の下層に絶縁膜（ゲート絶縁膜
４、非結晶半導体膜５）及び不純物非結晶半導体膜６を
介して存在する透明導電材料からなる補助容量電極３と
で１画素単位を構成している。
このような従来の薄膜トランジスタアレイは、画素電
極７と補助容量電極３とを容量電極とした容量素子を付
加したものであるので、TFTのオフ期間の画像信号の保
持特性が向上し、表示品質の高い表示装置が実現でき
る。
極７と補助容量電極３とを容量電極とした容量素子を付
加したものであるので、TFTのオフ期間の画像信号の保
持特性が向上し、表示品質の高い表示装置が実現でき
る。
また一方、TFTのオフ期間の画像信号の保持特性が向
上を図る容量素子を隣接ゲート配線と画素電極からこの
隣接ゲート配線上に絶縁膜を介して延在した電極とを容
量電極とした容量素子を付加したものが存在する。この
ような容量素子の誘電材料としては、特開平１−102525
号公報に開示されているように、酸化タンタルと窒化シ
リコンの２重層を構成要素とする事が提案されている。
上を図る容量素子を隣接ゲート配線と画素電極からこの
隣接ゲート配線上に絶縁膜を介して延在した電極とを容
量電極とした容量素子を付加したものが存在する。この
ような容量素子の誘電材料としては、特開平１−102525
号公報に開示されているように、酸化タンタルと窒化シ
リコンの２重層を構成要素とする事が提案されている。
特開平１−102525号公報に開示の如き２重誘電材料を
用いた容量素子は、酸化タンタルの比誘電率が高い値
（22）であっても、窒化シリコンのその値が低い値（6.
4）であるので、実効比誘電率の値が10程度となり、さ
ほど誘電率の向上が望めないものであったが、上述の如
く画素電極自体を容量電極として用いていないので、容
量素子の実効面積を極端に狭くする必要がないため、隣
接ゲート配線と画素電極からこの隣接ゲート配線上に絶
縁膜を介して延在した電極との重なり面積を十分広く設
定することで容量値を補うことができる。
用いた容量素子は、酸化タンタルの比誘電率が高い値
（22）であっても、窒化シリコンのその値が低い値（6.
4）であるので、実効比誘電率の値が10程度となり、さ
ほど誘電率の向上が望めないものであったが、上述の如
く画素電極自体を容量電極として用いていないので、容
量素子の実効面積を極端に狭くする必要がないため、隣
接ゲート配線と画素電極からこの隣接ゲート配線上に絶
縁膜を介して延在した電極との重なり面積を十分広く設
定することで容量値を補うことができる。
しかしながら、第３図の如き容量素子の補助容量電極
３をゲート電極２と同１の不透明の金属材料で形成して
製造工程の簡略化を図る場合には、この補助容量電極を
できるだけ狭く設計しないと透過型の表示装置、例えば
液晶表示装置を実現することはできないので、従来以上
に容量値の高い容量素子が必要となる。
３をゲート電極２と同１の不透明の金属材料で形成して
製造工程の簡略化を図る場合には、この補助容量電極を
できるだけ狭く設計しないと透過型の表示装置、例えば
液晶表示装置を実現することはできないので、従来以上
に容量値の高い容量素子が必要となる。
（ハ）発明が解決しようとする課題 本発明は、上述の点に鑑みてなされたものであり、容
量値の高い容量素子を組み込んで、狭い実効面積の容量
素子でも、TFTのオフ期間の画像信号の保持特性の高い
アクティブマトリクス型表示装置の薄膜トランジスタア
レイ及びその製造方法を提供するものである。
量値の高い容量素子を組み込んで、狭い実効面積の容量
素子でも、TFTのオフ期間の画像信号の保持特性の高い
アクティブマトリクス型表示装置の薄膜トランジスタア
レイ及びその製造方法を提供するものである。
（ニ）課題を解決するための手段 本発明のアクティブマトリクス型表示装置の薄膜トラ
ンジスタアレイは、絶縁基板上に、ゲート電極、ゲート
絶縁膜、半導体膜、ソース電極及びドレイン電極からな
る薄膜トランジスタと、上記ソース電極に結合した画素
電極と、該画素電極に容量絶縁膜を介して積層される補
助容量電極とを備え、上記補助容量電極は、表面酸化処
理が可能な金属膜にて形成され、該金属表面には酸化処
理による金属酸化膜が被覆されており、上記ゲート絶縁
膜は、上記補助容量電極の上面を除く上記基板の表面を
被覆し、上記ゲート絶縁膜の上に上記画素電極が形成さ
れ、上記補助容量電極と画素電極との間の上記容量絶縁
膜を上記金属酸化膜のみで形成したことをその要旨とす
る。
ンジスタアレイは、絶縁基板上に、ゲート電極、ゲート
絶縁膜、半導体膜、ソース電極及びドレイン電極からな
る薄膜トランジスタと、上記ソース電極に結合した画素
電極と、該画素電極に容量絶縁膜を介して積層される補
助容量電極とを備え、上記補助容量電極は、表面酸化処
理が可能な金属膜にて形成され、該金属表面には酸化処
理による金属酸化膜が被覆されており、上記ゲート絶縁
膜は、上記補助容量電極の上面を除く上記基板の表面を
被覆し、上記ゲート絶縁膜の上に上記画素電極が形成さ
れ、上記補助容量電極と画素電極との間の上記容量絶縁
膜を上記金属酸化膜のみで形成したことをその要旨とす
る。
また、本発明の薄膜トランジスタアレイの製造方法
は、絶縁基板上に第１金属膜からなるゲート電極とこれ
につながるゲート配線、並びに補助容量電極とこれにつ
ながる補助容量配線を同時形成する第１金属膜パターン
形成工程、上記第１金属膜の内、ゲート配線の端子部を
除き、且つ少なくとも補助容量電極の表面を酸化処理し
て、該電極を被覆する金属酸化膜を形成する第１金属表
面酸化処理工程、該酸化処理工程後に、基板全面にゲー
ト絶縁膜を成膜する絶縁膜成膜工程、上記ゲート電極位
置のゲート絶縁膜上に、所定パターンの半導体膜を形成
する半導体膜パターン形成工程、上記金属酸化膜で被覆
されていないゲート配線端子部、及び金属酸化膜で被覆
されている補助容量電極の上面の上記ゲート絶縁膜を除
去する絶縁膜除去工程、上記半導体膜上に第２金属から
なるソース電極とドレイン電極を形成すると同時に、上
記ゲート絶縁膜から露出した上記ゲート配線端子部上に
該第２金属からなるゲート配線端子を形成する第２金属
パターン形成工程、上記第２金属パターン形成工程前、
またはその後に、ソース電極と結合されるべく設けられ
る透明導電膜からなる画素電極を少なくとも上記ゲート
電極上とこのゲート絶縁膜から露出した金属酸化膜被覆
を有する補助容量電極上に形成する透明導電膜パターン
形成工程、を備えたことをその要旨とする。
は、絶縁基板上に第１金属膜からなるゲート電極とこれ
につながるゲート配線、並びに補助容量電極とこれにつ
ながる補助容量配線を同時形成する第１金属膜パターン
形成工程、上記第１金属膜の内、ゲート配線の端子部を
除き、且つ少なくとも補助容量電極の表面を酸化処理し
て、該電極を被覆する金属酸化膜を形成する第１金属表
面酸化処理工程、該酸化処理工程後に、基板全面にゲー
ト絶縁膜を成膜する絶縁膜成膜工程、上記ゲート電極位
置のゲート絶縁膜上に、所定パターンの半導体膜を形成
する半導体膜パターン形成工程、上記金属酸化膜で被覆
されていないゲート配線端子部、及び金属酸化膜で被覆
されている補助容量電極の上面の上記ゲート絶縁膜を除
去する絶縁膜除去工程、上記半導体膜上に第２金属から
なるソース電極とドレイン電極を形成すると同時に、上
記ゲート絶縁膜から露出した上記ゲート配線端子部上に
該第２金属からなるゲート配線端子を形成する第２金属
パターン形成工程、上記第２金属パターン形成工程前、
またはその後に、ソース電極と結合されるべく設けられ
る透明導電膜からなる画素電極を少なくとも上記ゲート
電極上とこのゲート絶縁膜から露出した金属酸化膜被覆
を有する補助容量電極上に形成する透明導電膜パターン
形成工程、を備えたことをその要旨とする。
（ホ）作用 本発明のアクティブマトリクス型表示装置の薄膜トラ
ンジスタアレイによれば、画素電極自体を一方の容量電
極として用いていながらも、その誘電材料に高誘電率の
金属酸化膜のみを採用しているので、他方の容量電極で
ある補助容量電極の占有面積を狭くでき、画素電極位置
でのこの補助容量電極の存在による実効的な光透過率の
低下を抑制できる。
ンジスタアレイによれば、画素電極自体を一方の容量電
極として用いていながらも、その誘電材料に高誘電率の
金属酸化膜のみを採用しているので、他方の容量電極で
ある補助容量電極の占有面積を狭くでき、画素電極位置
でのこの補助容量電極の存在による実効的な光透過率の
低下を抑制できる。
又、本発明のアクティブマトリクス型表示装置の薄膜
トランジスタアレイの製造方法によれば、TFTのゲート
と同時に形成した金属材料からなる補助容量電極の表面
を酸化処理するだけで、容量素子の誘電材料層を形成で
き、しかも工程中でこの誘電材料層上に形成されるTFT
のゲート絶縁膜は、ゲート配線の端子部をゲート絶縁膜
から露出させるための絶縁膜除去工程で同時に除去でき
るので、酸化処理工程の付加だけで容量素子を得ること
ができる。
トランジスタアレイの製造方法によれば、TFTのゲート
と同時に形成した金属材料からなる補助容量電極の表面
を酸化処理するだけで、容量素子の誘電材料層を形成で
き、しかも工程中でこの誘電材料層上に形成されるTFT
のゲート絶縁膜は、ゲート配線の端子部をゲート絶縁膜
から露出させるための絶縁膜除去工程で同時に除去でき
るので、酸化処理工程の付加だけで容量素子を得ること
ができる。
（ヘ）実施例 第１図に、本発明のアクティブマトリクス型表示装置
の薄膜トランジスタアレイの画素単位の平面図を示す。
更に、第２図（ａ）に第１図のII−II線に沿った断面図
を示し、同図（ｂ）に該アレイ基板端部に於けるゲート
配線端子構造に断面図を示す。
の薄膜トランジスタアレイの画素単位の平面図を示す。
更に、第２図（ａ）に第１図のII−II線に沿った断面図
を示し、同図（ｂ）に該アレイ基板端部に於けるゲート
配線端子構造に断面図を示す。
これらの図の構造を製造工程に従って、以下に解説す
る。
る。
ゲート電極２及び補助容量電極３の形成 第１金属膜（タンタル）をガラスからなる絶縁基板１
上に成膜し、これをパターニングする第１金属膜パター
ン形成工程によって、TFTのゲート電極２とこれにつな
がるゲート配線２′、並びに容量素子の一方の電極をな
す補助容量電極３とこれにつながる補助容量配線３′を
同時に形成する。
上に成膜し、これをパターニングする第１金属膜パター
ン形成工程によって、TFTのゲート電極２とこれにつな
がるゲート配線２′、並びに容量素子の一方の電極をな
す補助容量電極３とこれにつながる補助容量配線３′を
同時に形成する。
ゲート電極表面酸化膜21及び補助容量電極表面酸化膜
31の形成 上記第１金属膜の内、ゲート配線２′の端子部を除
き、その表面を陽極酸化処理する第１金属表面酸化処理
工程によって、2000Å程度の膜厚の酸化タンタルからな
るゲート電極表面酸化膜21及び容量素子の誘電材料層を
なす補助容量電極表面酸化膜31を形成する。尚、第２図
（ｂ）のゲート配線２′の端子部Ｐの酸化処理回避は、
この部分にあらかじめレジストなどのマスクを施してお
く事で可能になる。
31の形成 上記第１金属膜の内、ゲート配線２′の端子部を除
き、その表面を陽極酸化処理する第１金属表面酸化処理
工程によって、2000Å程度の膜厚の酸化タンタルからな
るゲート電極表面酸化膜21及び容量素子の誘電材料層を
なす補助容量電極表面酸化膜31を形成する。尚、第２図
（ｂ）のゲート配線２′の端子部Ｐの酸化処理回避は、
この部分にあらかじめレジストなどのマスクを施してお
く事で可能になる。
ゲート絶縁膜成膜４の成膜 プラズマCVD法による窒化シリコンの絶縁膜成膜工程
によって、TFT用のゲート絶縁膜４を基板全面に成膜す
る。
によって、TFT用のゲート絶縁膜４を基板全面に成膜す
る。
非結晶半導体膜５の形成 上記絶縁膜成膜工程に連続して、プラズマCVD法でア
モルファスシリコン膜を成膜し、さらにこれに連続し
て、同じくプラズマCVD法で燐などのＮ型不純物を導入
したＮ型不純物アモルファスシリコン膜を成膜する。こ
の様に積層成膜された両アモルファスシリコン膜をパタ
ーニングする半導体パターン形成工程によって、TFTの
上記ゲート電極２位置のゲート絶縁膜４上に、TFT用非
結晶半導体膜５と不純物非結晶半導体膜６（この不純物
非結晶半導体膜６は後工程で図示の如くソース及びドレ
インコンタクト領域に分離される）との積層構造体を形
成する。
モルファスシリコン膜を成膜し、さらにこれに連続し
て、同じくプラズマCVD法で燐などのＮ型不純物を導入
したＮ型不純物アモルファスシリコン膜を成膜する。こ
の様に積層成膜された両アモルファスシリコン膜をパタ
ーニングする半導体パターン形成工程によって、TFTの
上記ゲート電極２位置のゲート絶縁膜４上に、TFT用非
結晶半導体膜５と不純物非結晶半導体膜６（この不純物
非結晶半導体膜６は後工程で図示の如くソース及びドレ
インコンタクト領域に分離される）との積層構造体を形
成する。
ゲート絶縁膜４の部分的除去 窒化シリコンからなる上記ゲート絶縁膜４をパターニ
ングする絶縁膜除去工程によって、酸化タンタルで被覆
されていない第２図（ｂ）のゲート配線２′の端子部Ｐ
上のゲート絶縁膜４を除去してこの端子部Ｐを露出され
ると同時に、酸化タンタルの補助容量電極表面酸化膜31
で被覆されたタンタルの補助容量電極３上のゲート絶縁
膜４を除去して第１図のハッチングで示した領域Ｃに渡
って補助容量電極表面酸化膜31を露出させる。
ングする絶縁膜除去工程によって、酸化タンタルで被覆
されていない第２図（ｂ）のゲート配線２′の端子部Ｐ
上のゲート絶縁膜４を除去してこの端子部Ｐを露出され
ると同時に、酸化タンタルの補助容量電極表面酸化膜31
で被覆されたタンタルの補助容量電極３上のゲート絶縁
膜４を除去して第１図のハッチングで示した領域Ｃに渡
って補助容量電極表面酸化膜31を露出させる。
画素電極７の形成 ITOなどの透明導電材料膜を成膜し、これをパターン
ニングする透明導電膜パーン形成工程によって、透明な
画素電極を上記ゲート絶縁膜４とこの絶縁膜４から露出
した補助容量電極表面酸化膜31との上に形成する。これ
によって、補助容量電極表面酸化膜31上に存在する第１
図の領域Ｃに該当した画素電極７の領域が他方の容量電
極となる。
ニングする透明導電膜パーン形成工程によって、透明な
画素電極を上記ゲート絶縁膜４とこの絶縁膜４から露出
した補助容量電極表面酸化膜31との上に形成する。これ
によって、補助容量電極表面酸化膜31上に存在する第１
図の領域Ｃに該当した画素電極７の領域が他方の容量電
極となる。
ソース電極８及びドレイン電極９の形成 第２金属膜（アルミ）を全面被着し、これをパターニ
ングする第２金属パターン形成工程によって、TFT用の
上記不純物非結晶半導体膜６上にソース電極とドレイン
電極を形成すると同時に、上記ゲート絶縁膜４から露出
した第２図（ｂ）の上記ゲート配線端子部Ｐ上に該第２
金属からなるゲート配線端子10を形成する。
ングする第２金属パターン形成工程によって、TFT用の
上記不純物非結晶半導体膜６上にソース電極とドレイン
電極を形成すると同時に、上記ゲート絶縁膜４から露出
した第２図（ｂ）の上記ゲート配線端子部Ｐ上に該第２
金属からなるゲート配線端子10を形成する。
不純物非結晶半導体膜６、６の分離 上記半導体膜パターン形成工程で非結晶半導体膜５と
ともにパターニングされた不純物非結晶半導体膜６をソ
ース電極８、ドレイン電極９をマスクとしてエッチング
除去することによって、両電極下で非結晶半導体膜５に
対するソース及びドレインコンタクト領域となる分離さ
れた不純物非結晶半導体膜６、６が得られる。
ともにパターニングされた不純物非結晶半導体膜６をソ
ース電極８、ドレイン電極９をマスクとしてエッチング
除去することによって、両電極下で非結晶半導体膜５に
対するソース及びドレインコンタクト領域となる分離さ
れた不純物非結晶半導体膜６、６が得られる。
以上の工程順の説明では、画素電極７を形成した後
に、ソース電極８及びドレイン電極９を形成したが、こ
の工程順は逆でもよく、結果として、ソース電極８の一
部と画素電極７の一部が重畳して電気的に結合できれば
良い。また、この実施例では、単にオーミックコンタク
トを図るために不純物非結晶半導体膜６、６を設けた
が、必ずしも必要でない。
に、ソース電極８及びドレイン電極９を形成したが、こ
の工程順は逆でもよく、結果として、ソース電極８の一
部と画素電極７の一部が重畳して電気的に結合できれば
良い。また、この実施例では、単にオーミックコンタク
トを図るために不純物非結晶半導体膜６、６を設けた
が、必ずしも必要でない。
以上の如くして得られた第１図の領域Ｃの容量素子
は、不透明なタンタル金属からなる補助容量電極３が画
素電極８の画素領域内に存在するものの、この補助容量
電極３と画素電極８とを各電極として容量素子の誘電材
料を高誘電率（比誘電率が22）の酸化タンタルからなる
補助容量電極表面酸化膜31の一層のみで構成したことに
より、この容量素子の容量値を大幅に高めることが可能
になるので、その面積を非常に狭く設計でき、これによ
って、画素領内の実効的な光透過率の低下を抑制でき
る。例えば、特開平１−102525号公報開示の容量素子
（酸化タンタル膜と窒化シリコン膜の２層構造の比誘電
率:10）に比べて本発明実施例の容量素子は、比誘電率
が22の酸化タンタル膜のみを誘電材料を用いているの
で、誘電率の厚みが半減し、比誘電率が倍増しているた
め、４倍以上の容量値を持ち、これによって、1/4以下
の面積の容量素子でこの従来素子と同等の画像信号の保
持能力を発揮できる。
は、不透明なタンタル金属からなる補助容量電極３が画
素電極８の画素領域内に存在するものの、この補助容量
電極３と画素電極８とを各電極として容量素子の誘電材
料を高誘電率（比誘電率が22）の酸化タンタルからなる
補助容量電極表面酸化膜31の一層のみで構成したことに
より、この容量素子の容量値を大幅に高めることが可能
になるので、その面積を非常に狭く設計でき、これによ
って、画素領内の実効的な光透過率の低下を抑制でき
る。例えば、特開平１−102525号公報開示の容量素子
（酸化タンタル膜と窒化シリコン膜の２層構造の比誘電
率:10）に比べて本発明実施例の容量素子は、比誘電率
が22の酸化タンタル膜のみを誘電材料を用いているの
で、誘電率の厚みが半減し、比誘電率が倍増しているた
め、４倍以上の容量値を持ち、これによって、1/4以下
の面積の容量素子でこの従来素子と同等の画像信号の保
持能力を発揮できる。
また、以上の如くして得られたTFTは、ゲート電極２
上にゲート電極表面酸化膜21とゲート絶縁膜４との２層
の絶縁膜を備える事になるが、ゲート電極表面酸化膜21
は必ずしも必要とはいえない。しかしながら、窒化シリ
コンからなるゲート絶縁膜４にクラックなどの歪みが生
じる危惧がある場合には、安定した膜質を持つ酸化タン
タルからなるゲート電極表面酸化膜21を介在させる事に
よって、TFTの信頼性の向上が望める。但し、窒化シリ
コンからなるゲート絶縁膜４は、プラズマCVD法により
この上に連続形成されるアモルファスシリコンの比結晶
半導体膜５の膜質の安定化に必要である。即ち、もし酸
化タンタル膜上にアモルファスシリコン膜を直接形成す
るとアモルファスシリコン膜の酸化タンタル膜との接合
面でのアモルファス構造に歪みが生じ、電子移動度に変
調を来してTFT特性を劣化させる惧れがあるので、上記
ゲート絶縁膜４を備えるのが好ましい。
上にゲート電極表面酸化膜21とゲート絶縁膜４との２層
の絶縁膜を備える事になるが、ゲート電極表面酸化膜21
は必ずしも必要とはいえない。しかしながら、窒化シリ
コンからなるゲート絶縁膜４にクラックなどの歪みが生
じる危惧がある場合には、安定した膜質を持つ酸化タン
タルからなるゲート電極表面酸化膜21を介在させる事に
よって、TFTの信頼性の向上が望める。但し、窒化シリ
コンからなるゲート絶縁膜４は、プラズマCVD法により
この上に連続形成されるアモルファスシリコンの比結晶
半導体膜５の膜質の安定化に必要である。即ち、もし酸
化タンタル膜上にアモルファスシリコン膜を直接形成す
るとアモルファスシリコン膜の酸化タンタル膜との接合
面でのアモルファス構造に歪みが生じ、電子移動度に変
調を来してTFT特性を劣化させる惧れがあるので、上記
ゲート絶縁膜４を備えるのが好ましい。
更に、上述の実施例に於ては、第１金属としてタンタ
ルを用いたが、本発明製造方法では、これに限定される
ことなく、表面酸化処理が可能な金属、例えばアルミニ
ウムが使用でき、この場合にはゲート電極２及び補助容
量電極３がアルミニウム、ゲート電極表面酸化膜21及び
補助容量電極表面酸化膜がアルミニウムを陽極酸化した
アルミナで構成できる。アルミナの比誘電率は、8.6程
度であるが、陽極酸化処理電圧制御によって、100〜500
Åに薄膜成形できるので、容量値の高い容量素子が得ら
れる。
ルを用いたが、本発明製造方法では、これに限定される
ことなく、表面酸化処理が可能な金属、例えばアルミニ
ウムが使用でき、この場合にはゲート電極２及び補助容
量電極３がアルミニウム、ゲート電極表面酸化膜21及び
補助容量電極表面酸化膜がアルミニウムを陽極酸化した
アルミナで構成できる。アルミナの比誘電率は、8.6程
度であるが、陽極酸化処理電圧制御によって、100〜500
Åに薄膜成形できるので、容量値の高い容量素子が得ら
れる。
（ト）発明の効果 本発明によれば、占有面積の極めて小さい容量素子を
画素領域に形成することが可能なアクティブマトリクス
型表示装置の薄膜トランジスタアレイを実現でき、その
ための製造工程に於ける負担増加も少なくてよい。
画素領域に形成することが可能なアクティブマトリクス
型表示装置の薄膜トランジスタアレイを実現でき、その
ための製造工程に於ける負担増加も少なくてよい。
第１図は本発明のアクティブマトリクス型表示装置の薄
膜トランジスタアレイの画素単位の平面図、第２図は第
１図のII−II線に沿った断面図、第３図は従来装置の断
面図である。 １……絶縁基板、２……ゲート電極、３……補助容量電
極、４……ゲート絶縁膜、５……非結晶半導体膜、７…
…画素電極、８……ソース電極、９……ドレイン電極、
10……ゲート端子、21……ゲート電極表面酸化膜、31…
…補助容量電極表面酸化膜。
膜トランジスタアレイの画素単位の平面図、第２図は第
１図のII−II線に沿った断面図、第３図は従来装置の断
面図である。 １……絶縁基板、２……ゲート電極、３……補助容量電
極、４……ゲート絶縁膜、５……非結晶半導体膜、７…
…画素電極、８……ソース電極、９……ドレイン電極、
10……ゲート端子、21……ゲート電極表面酸化膜、31…
…補助容量電極表面酸化膜。
Claims (2)
- 【請求項１】絶縁基板上に、ゲート電極、ゲート絶縁
膜、半導体膜、ソース電極及びドレイン電極からなる薄
膜トランジスタと、上記ソース電極に結合した画素電極
と、該画素電極に容量絶縁膜を介して積層される補助容
量電極とを備え、 上記補助容量電極は、表面酸化処理が可能な金属膜にて
形成され、該金属表面には酸化処理による金属酸化膜が
被覆されており、上記ゲート絶縁膜は、上記補助容量電
極の上面を除く上記基板の表面を被覆し、上記ゲート絶
縁膜の上に上記画素電極の一部が形成され、上記補助容
量電極と画素電極との間の上記容量絶縁膜を上記金属酸
化膜のみで形成したことを特徴とするアクティブマトリ
クス型表示装置の薄膜トランジスタアレイ。 - 【請求項２】絶縁基板上に第１金属膜からなるゲート電
極とこれにつながるゲート配線、並びに補助容量電極と
これにつながる補助容量配線を同時形成する第１金属膜
パターン形成工程、 上記第１金属膜の内、ゲート配線の端子部を除き、且つ
少なくとも補助容量電極の表面を酸化処理して、該電極
を被覆する金属酸化膜を形成する第１金属表面酸化処理
工程、 該酸化処理工程後に、基板全面にゲート絶縁膜を成膜す
る絶縁膜成膜工程、 上記ゲート電極位置のゲート絶縁膜上に、所定パターン
の半導体膜を形成する半導体膜パターン形成工程、 上記金属酸化膜で被覆されていないゲート配線端子部、
及び金属酸化膜で被覆されている補助容量電極の上面の
上記ゲート絶縁膜を除去する絶縁膜除去工程、 上記半導体膜上に第２金属からなるソース電極とドレイ
ン電極を形成すると同時に、上記ゲート絶縁膜から露出
した上記ゲート配線端子部上に該第２金属からなるゲー
ト配線端子を形成する第２金属パターン形成工程、 上記第２金属パターン形成工程前、またはその後に、ソ
ース電極と結合されるべく設けられる透明導電膜からな
る画素電極を少なくとも上記ゲート電極上とこのゲート
絶縁膜から露出した金属酸化膜被覆を有する補助容量電
極上に形成する透明導電膜パターン形成工程、 を備えたことを特徴とする薄膜トランジスタアレイの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7443390A JP2940689B2 (ja) | 1990-03-23 | 1990-03-23 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7443390A JP2940689B2 (ja) | 1990-03-23 | 1990-03-23 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274029A JPH03274029A (ja) | 1991-12-05 |
| JP2940689B2 true JP2940689B2 (ja) | 1999-08-25 |
Family
ID=13547085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7443390A Expired - Fee Related JP2940689B2 (ja) | 1990-03-23 | 1990-03-23 | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940689B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2902516B2 (ja) * | 1992-03-17 | 1999-06-07 | シャープ株式会社 | ガラス基板およびガラス基板の製造方法 |
| JPH0643489A (ja) * | 1992-07-24 | 1994-02-18 | Hitachi Ltd | アクティブマトリックス液晶表示装置 |
| JPH06188419A (ja) * | 1992-12-16 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JP3098345B2 (ja) * | 1992-12-28 | 2000-10-16 | 富士通株式会社 | 薄膜トランジスタマトリクス装置及びその製造方法 |
| TW425637B (en) | 1993-01-18 | 2001-03-11 | Semiconductor Energy Lab | Method of fabricating mis semiconductor device |
| JP3214202B2 (ja) * | 1993-11-24 | 2001-10-02 | ソニー株式会社 | 表示素子基板用半導体装置 |
| JP3530750B2 (ja) * | 1994-06-13 | 2004-05-24 | 株式会社半導体エネルギー研究所 | アクティブマトリクス装置 |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| DE69635239T2 (de) | 1995-11-21 | 2006-07-06 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung einer Flüssigkristall-Anzeige |
| KR100190041B1 (ko) | 1995-12-28 | 1999-06-01 | 윤종용 | 액정표시장치의 제조방법 |
| JP3625598B2 (ja) * | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP3966614B2 (ja) | 1997-05-29 | 2007-08-29 | 三星電子株式会社 | 広視野角液晶表示装置 |
| KR100354904B1 (ko) | 1998-05-19 | 2002-12-26 | 삼성전자 주식회사 | 광시야각액정표시장치 |
| JP4798907B2 (ja) | 2001-09-26 | 2011-10-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5356516B2 (ja) * | 2009-05-20 | 2013-12-04 | 株式会社東芝 | 凹凸パターン形成方法 |
| JP5153921B2 (ja) * | 2011-06-27 | 2013-02-27 | 株式会社半導体エネルギー研究所 | 表示装置、及び携帯情報端末 |
-
1990
- 1990-03-23 JP JP7443390A patent/JP2940689B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03274029A (ja) | 1991-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2940689B2 (ja) | アクティブマトリクス型表示装置の薄膜トランジスタアレイ及びその製造方法 | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| US5737049A (en) | Liquid crystal display device having storage capacitors of increased capacitance and fabrication method therefor | |
| US5036370A (en) | Thin film semiconductor array device | |
| JP4368016B2 (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JP2005122182A (ja) | 表示素子用の薄膜トランジスタ基板及び製造方法 | |
| JPH04163528A (ja) | アクティブマトリクス表示装置 | |
| KR100218293B1 (ko) | 박막트랜지스터 액정표시소자 및 그의 제조방법 | |
| JPH01217325A (ja) | 液晶表示装置 | |
| JPH03280018A (ja) | 液晶表示装置及びその製造方法 | |
| JPH01219824A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| JPH0627980B2 (ja) | 能動マトリクスデイスプレイスクリ−ンの製造方法 | |
| JPH10111518A (ja) | アクティブマトリクス基板およびその製造方法 | |
| JP3084981B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPH0580650B2 (ja) | ||
| JPH04313729A (ja) | 液晶表示装置 | |
| JP2503615B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0792491A (ja) | アクティブマトリクス表示装置用薄膜トランジスタ基板 | |
| JP2690067B2 (ja) | アクティブマトリクス基板 | |
| JPH03114028A (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
| JP3059783B2 (ja) | 液晶表示装置 | |
| JPH0862629A (ja) | 液晶表示装置 | |
| JPH06308531A (ja) | 液晶表示装置 | |
| JPH0922024A (ja) | 液晶表示装置 | |
| JPH0830822B2 (ja) | アクテイブマトリクス液晶表示装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |