JPH10111518A - アクティブマトリクス基板およびその製造方法 - Google Patents
アクティブマトリクス基板およびその製造方法Info
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- JPH10111518A JPH10111518A JP8264201A JP26420196A JPH10111518A JP H10111518 A JPH10111518 A JP H10111518A JP 8264201 A JP8264201 A JP 8264201A JP 26420196 A JP26420196 A JP 26420196A JP H10111518 A JPH10111518 A JP H10111518A
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1362—Active matrix addressed cells
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Abstract
(57)【要約】
【課題】製造過程における画素電極間の短絡を防止でき
る構造でかつ画素電極の形成位置精度を高めたアクティ
ブマトリクス基板の提供。 【解決手段】絶縁基板１１上に格子状に設けられる二種
類の配線１，２と、両配線１，２の交点近傍にそれぞれ
設けられるスイッチング素子５と、配線１，２やスイッ
チング素子５で凹凸となる絶縁基板１１表面を平らにす
るよう全体を覆う平坦化用絶縁膜２１と、平坦化用絶縁
膜２１上にマトリクス状に設けられる画素電極４とを備
える構造のアクティブマトリクス基板１０において、平
坦化用絶縁膜２１において隣り合う画素電極４それぞれ
の離間部分に対応する領域に、製造過程における画素電
極４間の短絡を防止する凹溝２３が形成されている。
る構造でかつ画素電極の形成位置精度を高めたアクティ
ブマトリクス基板の提供。 【解決手段】絶縁基板１１上に格子状に設けられる二種
類の配線１，２と、両配線１，２の交点近傍にそれぞれ
設けられるスイッチング素子５と、配線１，２やスイッ
チング素子５で凹凸となる絶縁基板１１表面を平らにす
るよう全体を覆う平坦化用絶縁膜２１と、平坦化用絶縁
膜２１上にマトリクス状に設けられる画素電極４とを備
える構造のアクティブマトリクス基板１０において、平
坦化用絶縁膜２１において隣り合う画素電極４それぞれ
の離間部分に対応する領域に、製造過程における画素電
極４間の短絡を防止する凹溝２３が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示パネルを
構成するアクティブマトリクス基板ならびにその製造方
法に関する。ここでのアクティブマトリクス基板は、特
に、配線やスイッチング素子で凹凸となる絶縁基板の表
面を平坦化用絶縁膜で平坦にして、この平坦な表面に画
素電極を形成する構造を採用している。
構成するアクティブマトリクス基板ならびにその製造方
法に関する。ここでのアクティブマトリクス基板は、特
に、配線やスイッチング素子で凹凸となる絶縁基板の表
面を平坦化用絶縁膜で平坦にして、この平坦な表面に画
素電極を形成する構造を採用している。
【０００２】
【従来の技術】液晶表示パネルは、一般的に、二枚の基
板を所要間隔の空間を隔てて平行に対向配置して、この
空間に液晶を介在した構造になっている。この二枚の基
板のうちの一方の基板はアクティブマトリクス基板、ま
た、他方の基板は対向基板と呼ばれる。なお、場合によ
っては対向基板にＲＧＢまたはＹＭＣの三色カラーフィ
ルタが設けられることがある。
板を所要間隔の空間を隔てて平行に対向配置して、この
空間に液晶を介在した構造になっている。この二枚の基
板のうちの一方の基板はアクティブマトリクス基板、ま
た、他方の基板は対向基板と呼ばれる。なお、場合によ
っては対向基板にＲＧＢまたはＹＭＣの三色カラーフィ
ルタが設けられることがある。
【０００３】図６は、一般的な液晶表示パネルの構成を
示す回路図である。図中、１は行方向に配列される複数
の走査線としてのゲートバスライン、２は列方向に配列
される複数の信号線としてのソースバスライン、３は両
バスライン１，２の直交交差により形成されるマトリク
ス状の領域に設けられる複数の画素である。画素３は、
主として画素電極４とＴＦＴなどのスイッチング素子５
とで構成されるが、ここでは補助容量６も付設した構成
としている。また、７は補助容量バスライン、８はコモ
ン電極である。
示す回路図である。図中、１は行方向に配列される複数
の走査線としてのゲートバスライン、２は列方向に配列
される複数の信号線としてのソースバスライン、３は両
バスライン１，２の直交交差により形成されるマトリク
ス状の領域に設けられる複数の画素である。画素３は、
主として画素電極４とＴＦＴなどのスイッチング素子５
とで構成されるが、ここでは補助容量６も付設した構成
としている。また、７は補助容量バスライン、８はコモ
ン電極である。
【０００４】上記ゲートバスライン１、ソースバスライ
ン２、画素３がアクティブマトリクス基板側に、また、
上記コモン電極８が対向基板側に、それぞれ設けられ
る。
ン２、画素３がアクティブマトリクス基板側に、また、
上記コモン電極８が対向基板側に、それぞれ設けられ
る。
【０００５】前述のアクティブマトリクス基板として、
高開口率化および高精細化を図る目的から、図示しない
が、ゲートバスライン１、ソースバスライン２やスイッ
チング素子５で凹凸となる絶縁基板の表面を絶縁膜で平
らにして、この平らな表面にマトリクス状の画素電極４
を形成するようにした構造が考えられている。
高開口率化および高精細化を図る目的から、図示しない
が、ゲートバスライン１、ソースバスライン２やスイッ
チング素子５で凹凸となる絶縁基板の表面を絶縁膜で平
らにして、この平らな表面にマトリクス状の画素電極４
を形成するようにした構造が考えられている。
【０００６】
【発明が解決しようとする課題】上述した構造のアクテ
ィブマトリクス基板では、画素電極４を形成した後でラ
ビング処理を施すが、このラビング処理に移るまでの間
に異物が画素電極４間の離間部分に付着したり、あるい
はラビング処理時に画素電極４のエッジが欠けるなどし
て、この欠けたカスが画素電極４間の離間部分に付着し
たりすることがあり、それが原因で画素電極４間が短絡
するおそれがある。この他、画素電極４のパターニング
過程において、レジストマスクの形成時に塵埃などが付
着してレジストマスクが正確に形成されずに、画素電極
４間を短絡するエッチング残渣が発生することがありう
る。この場合、短絡部分をレーザー照射により除去する
といった修正を行うことも可能であるが、無駄な手間や
コストがかかる。
ィブマトリクス基板では、画素電極４を形成した後でラ
ビング処理を施すが、このラビング処理に移るまでの間
に異物が画素電極４間の離間部分に付着したり、あるい
はラビング処理時に画素電極４のエッジが欠けるなどし
て、この欠けたカスが画素電極４間の離間部分に付着し
たりすることがあり、それが原因で画素電極４間が短絡
するおそれがある。この他、画素電極４のパターニング
過程において、レジストマスクの形成時に塵埃などが付
着してレジストマスクが正確に形成されずに、画素電極
４間を短絡するエッチング残渣が発生することがありう
る。この場合、短絡部分をレーザー照射により除去する
といった修正を行うことも可能であるが、無駄な手間や
コストがかかる。
【０００７】ところで、上記課題を解決することを目的
としたものではないが、特開平７−２０４９７号公報に
示すようなものが提案されている。この公報でのアクテ
ィブマトリクス基板では、液晶分子のプレティルト角を
強制的に制御できるようにして液晶画素の機能的な分離
を図ることを目的として、平坦化用絶縁膜において画素
電極それぞれの周囲に沿う領域に凹溝を形成している。
としたものではないが、特開平７−２０４９７号公報に
示すようなものが提案されている。この公報でのアクテ
ィブマトリクス基板では、液晶分子のプレティルト角を
強制的に制御できるようにして液晶画素の機能的な分離
を図ることを目的として、平坦化用絶縁膜において画素
電極それぞれの周囲に沿う領域に凹溝を形成している。
【０００８】この凹溝は、画素電極を形成する前に形成
されるもので、フォトリソグラフィー技術によりレジス
トをマスクとしてエッチングすることにより形成されて
いる。画素電極は、前述のように凹溝を形成した平坦化
用絶縁膜の上全体に導電膜を形成し、フォトリソグラフ
ィー技術によりレジストをマスクとしてエッチングする
ことにより形成されている。
されるもので、フォトリソグラフィー技術によりレジス
トをマスクとしてエッチングすることにより形成されて
いる。画素電極は、前述のように凹溝を形成した平坦化
用絶縁膜の上全体に導電膜を形成し、フォトリソグラフ
ィー技術によりレジストをマスクとしてエッチングする
ことにより形成されている。
【０００９】このような公報例では、凹溝と画素電極と
を別々のフォトリソグラフィー技術により形成している
ため、工程数が多くなり、製造コストの増大を余儀なく
される。しかも、平坦化用絶縁膜に凹溝を形成してか
ら、画素電極を形成するようにしているため、マスク合
わせの回数が多くなり、必然的に画素電極の形成位置精
度の低下を余儀なくされる。
を別々のフォトリソグラフィー技術により形成している
ため、工程数が多くなり、製造コストの増大を余儀なく
される。しかも、平坦化用絶縁膜に凹溝を形成してか
ら、画素電極を形成するようにしているため、マスク合
わせの回数が多くなり、必然的に画素電極の形成位置精
度の低下を余儀なくされる。
【００１０】したがって、本発明は、製造過程における
画素電極間の短絡を防止できる構造でかつ画素電極の形
成位置精度を高めたアクティブマトリクス基板の提供を
目的としている。また、本発明は、極力少ない製造工程
で、製造過程における画素電極間の短絡を防止できる構
造とする製造方法の提供を目的としている。
画素電極間の短絡を防止できる構造でかつ画素電極の形
成位置精度を高めたアクティブマトリクス基板の提供を
目的としている。また、本発明は、極力少ない製造工程
で、製造過程における画素電極間の短絡を防止できる構
造とする製造方法の提供を目的としている。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造であって、前記平坦化用絶縁膜に
おいて隣り合う画素電極それぞれの離間部分に対応する
領域に、製造過程における画素電極間の短絡を防止する
凹溝が形成されている。
リクス基板は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造であって、前記平坦化用絶縁膜に
おいて隣り合う画素電極それぞれの離間部分に対応する
領域に、製造過程における画素電極間の短絡を防止する
凹溝が形成されている。
【００１２】本発明の第１のアクティブマトリクス基板
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記マトリクス状の画素電極を形
成した後、平坦化用絶縁膜において隣り合う画素電極そ
れぞれの離間部分から露出する領域に、画素電極間の短
絡防止用の凹溝を灰化処理により形成する。
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記マトリクス状の画素電極を形
成した後、平坦化用絶縁膜において隣り合う画素電極そ
れぞれの離間部分から露出する領域に、画素電極間の短
絡防止用の凹溝を灰化処理により形成する。
【００１３】本発明の第２のアクティブマトリクス基板
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記マトリクス状の画素電極を形
成した後、この画素電極をマスクとして平坦化用絶縁膜
を灰化処理することにより、平坦化用絶縁膜において隣
り合う画素電極それぞれの離間部分から露出する領域
に、画素電極間の短絡防止用の凹溝を形成する。
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記マトリクス状の画素電極を形
成した後、この画素電極をマスクとして平坦化用絶縁膜
を灰化処理することにより、平坦化用絶縁膜において隣
り合う画素電極それぞれの離間部分から露出する領域
に、画素電極間の短絡防止用の凹溝を形成する。
【００１４】本発明の第３のアクティブマトリクス基板
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記マトリクス状の画素電極を形
成した後、この画素電極の形成過程でのレジストマスク
をマスクとして平坦化用絶縁膜を灰化処理することによ
り、平坦化用絶縁膜において隣り合う画素電極それぞれ
の離間部分から露出する領域に、画素電極間の短絡防止
用の凹溝を形成する。
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記マトリクス状の画素電極を形
成した後、この画素電極の形成過程でのレジストマスク
をマスクとして平坦化用絶縁膜を灰化処理することによ
り、平坦化用絶縁膜において隣り合う画素電極それぞれ
の離間部分から露出する領域に、画素電極間の短絡防止
用の凹溝を形成する。
【００１５】本発明の第４のアクティブマトリクス基板
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記平坦化用絶縁膜を形成した
後、その平坦な表面全体に画素電極を得るための導電膜
を積層する工程と、この導電膜の表面に所要パターンの
レジストを形成し、このレジストをマスクとして導電膜
をエッチングすることによりマトリクス状の画素電極と
し、前記レジストマスクを除去する工程と、前記画素電
極をマスクとして平坦化用絶縁基板を灰化処理すること
により画素電極間から露出する平坦化絶縁膜に所要深さ
の凹溝を形成する工程とを含む。
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記平坦化用絶縁膜を形成した
後、その平坦な表面全体に画素電極を得るための導電膜
を積層する工程と、この導電膜の表面に所要パターンの
レジストを形成し、このレジストをマスクとして導電膜
をエッチングすることによりマトリクス状の画素電極と
し、前記レジストマスクを除去する工程と、前記画素電
極をマスクとして平坦化用絶縁基板を灰化処理すること
により画素電極間から露出する平坦化絶縁膜に所要深さ
の凹溝を形成する工程とを含む。
【００１６】本発明の第５のアクティブマトリクス基板
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記平坦化用絶縁膜を形成した
後、その平坦な表面全体に画素電極を得るための導電膜
を積層する工程と、この導電膜の表面に所要パターンの
レジストを形成し、このレジストをマスクとして導電膜
をエッチングすることによりマトリクス状の画素電極と
する工程と、前記レジストマスクをマスクとして平坦化
絶縁膜を灰化処理することにより画素電極間から露出す
る平坦化絶縁膜に所要深さの凹溝を形成し、前記レジス
トマスクを除去する工程とを含む。
の製造方法は、絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、前記平坦化用絶縁膜を形成した
後、その平坦な表面全体に画素電極を得るための導電膜
を積層する工程と、この導電膜の表面に所要パターンの
レジストを形成し、このレジストをマスクとして導電膜
をエッチングすることによりマトリクス状の画素電極と
する工程と、前記レジストマスクをマスクとして平坦化
絶縁膜を灰化処理することにより画素電極間から露出す
る平坦化絶縁膜に所要深さの凹溝を形成し、前記レジス
トマスクを除去する工程とを含む。
【００１７】要するに、本発明では、表面が平坦な平坦
化用絶縁膜上に画素電極を形成した後で、画素電極の下
層で露出している平坦化用絶縁膜に灰化処理による凹溝
を形成しているから、従来例に比べて少ない工程でもっ
て、画素電極や凹溝を高精度に形成できるようになる。
化用絶縁膜上に画素電極を形成した後で、画素電極の下
層で露出している平坦化用絶縁膜に灰化処理による凹溝
を形成しているから、従来例に比べて少ない工程でもっ
て、画素電極や凹溝を高精度に形成できるようになる。
【００１８】また、平坦化用絶縁膜に凹溝を形成するこ
とで、この凹溝の底と画素電極との間の段差が大きくな
るから、後々のラビング処理を施すときなどに、導電性
異物が画素電極間の離間部分に付着したとしても、この
異物が凹溝に落下し、画素電極間の短絡を防ぐ。この
他、画素電極のパターニング過程において、異常なパタ
ーニングが原因でエッチング残渣が画素電極間を短絡す
る状態で発生したとしても、平坦化用絶縁膜に凹溝を形
成するときに、凹溝を形成する過程で前記エッチング残
渣がリフトオフと類似した現象によって除去されること
になり、画素電極間が確実に分離されることになる。
とで、この凹溝の底と画素電極との間の段差が大きくな
るから、後々のラビング処理を施すときなどに、導電性
異物が画素電極間の離間部分に付着したとしても、この
異物が凹溝に落下し、画素電極間の短絡を防ぐ。この
他、画素電極のパターニング過程において、異常なパタ
ーニングが原因でエッチング残渣が画素電極間を短絡す
る状態で発生したとしても、平坦化用絶縁膜に凹溝を形
成するときに、凹溝を形成する過程で前記エッチング残
渣がリフトオフと類似した現象によって除去されること
になり、画素電極間が確実に分離されることになる。
【００１９】
【発明の実施の形態】本発明の詳細を図１ないし図５に
示す実施例に基づいて説明する。
示す実施例に基づいて説明する。
【００２０】図１ないし図４は本発明の一実施例にかか
り、図１は、アクティブマトリクス基板の一画素を示す
平面図、図２は、図１の（２）−（２）線断面の矢視
図、図３は、図１の（３）−（３）線断面の矢視図、図
４は、図１のアクティブマトリクス基板の製造方法の要
部を示す工程図である。
り、図１は、アクティブマトリクス基板の一画素を示す
平面図、図２は、図１の（２）−（２）線断面の矢視
図、図３は、図１の（３）−（３）線断面の矢視図、図
４は、図１のアクティブマトリクス基板の製造方法の要
部を示す工程図である。
【００２１】図例のアクティブマトリクス基板Ａは、透
明な絶縁基板１１の表面に図６に示すゲートバスライン
１、ソースバスライン２、画素３、補助容量６が形成さ
れている。ここでのアクティブマトリクス基板Ａは、ゲ
ートバスライン１、ソースバスライン２、スイッチング
素子５などの存在によって凹凸となる絶縁基板１１の表
面を平坦化用絶縁膜２１で平らにして、この平らな表面
にマトリクス状の画素電極４を形成することにより、高
開口率化および高精細化を図った構造になっている。
明な絶縁基板１１の表面に図６に示すゲートバスライン
１、ソースバスライン２、画素３、補助容量６が形成さ
れている。ここでのアクティブマトリクス基板Ａは、ゲ
ートバスライン１、ソースバスライン２、スイッチング
素子５などの存在によって凹凸となる絶縁基板１１の表
面を平坦化用絶縁膜２１で平らにして、この平らな表面
にマトリクス状の画素電極４を形成することにより、高
開口率化および高精細化を図った構造になっている。
【００２２】スイッチング素子５は、逆スタガ構造と呼
ばれるもので、その構成要素としては、ゲート電極１
２、ゲート絶縁膜１３、半導体層１４、チャネル保護層
１５、オーミックコンタクト層１６，１７、ソース電極
１８、ドレイン電極１９を含む。なお、ゲート電極１２
にはゲートバスライン１が、ソース電極１８にはソース
バスライン２が、ドレイン電極１９には平坦化用絶縁膜
２１に設けられるコンタクトホール２２を介して画素電
極４が、それぞれ接続される。
ばれるもので、その構成要素としては、ゲート電極１
２、ゲート絶縁膜１３、半導体層１４、チャネル保護層
１５、オーミックコンタクト層１６，１７、ソース電極
１８、ドレイン電極１９を含む。なお、ゲート電極１２
にはゲートバスライン１が、ソース電極１８にはソース
バスライン２が、ドレイン電極１９には平坦化用絶縁膜
２１に設けられるコンタクトホール２２を介して画素電
極４が、それぞれ接続される。
【００２３】また、補助容量６は、前述のドレイン電極
１９とゲート絶縁膜１３と補助容量用導電膜２０との三
層で構成されている。なお、ここでの補助容量６は、補
助容量用導電膜２０とドレイン電極ｌ９とを重ねること
により形成する、いわゆるＣｓ−ｏｎ−Ｃｏｍｍｏｎと
呼ばれる構造になっている。
１９とゲート絶縁膜１３と補助容量用導電膜２０との三
層で構成されている。なお、ここでの補助容量６は、補
助容量用導電膜２０とドレイン電極ｌ９とを重ねること
により形成する、いわゆるＣｓ−ｏｎ−Ｃｏｍｍｏｎと
呼ばれる構造になっている。
【００２４】そして、平坦化用絶縁膜２１において隣り
合う画素電極４の離間部分に対応する領域に凹溝２３が
設けられている。
合う画素電極４の離間部分に対応する領域に凹溝２３が
設けられている。
【００２５】このような構造に設計すれば、各画素電極
４の離間部分の凹溝２３の底と画素電極４との間の段差
が大きくなるから、後々のラビング処理を施すときなど
に、導電性異物が画素電極４間の離間部分に付着したと
しても、この異物が凹溝２３に落下するだけで、画素電
極４間を短絡する状態に至らずに済む。この他、画素電
極４のパターニング過程において、異常なパターニング
が原因でエッチング残渣が画素電極４間を短絡する状態
で発生したとしても、平坦化用絶縁膜２１に凹溝２３を
形成する過程で前記エッチング残渣がリフトオフと類似
した現象によって除去されることになり、画素電極４間
が確実に分離されることになる。
４の離間部分の凹溝２３の底と画素電極４との間の段差
が大きくなるから、後々のラビング処理を施すときなど
に、導電性異物が画素電極４間の離間部分に付着したと
しても、この異物が凹溝２３に落下するだけで、画素電
極４間を短絡する状態に至らずに済む。この他、画素電
極４のパターニング過程において、異常なパターニング
が原因でエッチング残渣が画素電極４間を短絡する状態
で発生したとしても、平坦化用絶縁膜２１に凹溝２３を
形成する過程で前記エッチング残渣がリフトオフと類似
した現象によって除去されることになり、画素電極４間
が確実に分離されることになる。
【００２６】次に、上述した構造のアクティブマトリク
ス基板Ａの製造方法について、図４を用いて説明する。
ス基板Ａの製造方法について、図４を用いて説明する。
【００２７】 ガラス基板など透明な絶縁基板１１の
上面に、スパッタリング技術によりタンタル、チタン、
モリブデン、アルミニウム、銅あるいはインジウム酸化
錫あるいは不純物イオンがドーピングされたポリシリコ
ンなどの導電膜を３００ｎｍの膜厚で形成し、この導電
膜をフォトリソグラフィ技術によりパターニングするこ
とにより、ゲート電極１２、ゲートバスライン１および
補助容量バスライン７を形成する（図示省略）。なお、
ゲート電極１２の表面に、陽極酸化法により補償用の陽
極酸化膜を形成してもよい。
上面に、スパッタリング技術によりタンタル、チタン、
モリブデン、アルミニウム、銅あるいはインジウム酸化
錫あるいは不純物イオンがドーピングされたポリシリコ
ンなどの導電膜を３００ｎｍの膜厚で形成し、この導電
膜をフォトリソグラフィ技術によりパターニングするこ
とにより、ゲート電極１２、ゲートバスライン１および
補助容量バスライン７を形成する（図示省略）。なお、
ゲート電極１２の表面に、陽極酸化法により補償用の陽
極酸化膜を形成してもよい。
【００２８】 この絶縁基板１１の上面全体に、化学
気相成長技術によりゲート絶縁膜１３となる二酸化シリ
コン、窒化シリコン、五酸化タンタルなどの絶縁膜と、
半導体層１４となるアモルファスシリコン層と、チャネ
ル保護層１５となるＳｉＮｘ層との三層を連続して、そ
れぞれ３００ｎｍ、５０ｎｍ、２０ｎｍの膜厚で積層す
る。この最上のＳｉＮｘ層をパターニングすることによ
り、チャネル保護層１５を形成し、さらに中間のアモル
ファスシリコン層をパターニングすることにより、半導
体層１４を形成する（図示省略）。
気相成長技術によりゲート絶縁膜１３となる二酸化シリ
コン、窒化シリコン、五酸化タンタルなどの絶縁膜と、
半導体層１４となるアモルファスシリコン層と、チャネ
ル保護層１５となるＳｉＮｘ層との三層を連続して、そ
れぞれ３００ｎｍ、５０ｎｍ、２０ｎｍの膜厚で積層す
る。この最上のＳｉＮｘ層をパターニングすることによ
り、チャネル保護層１５を形成し、さらに中間のアモル
ファスシリコン層をパターニングすることにより、半導
体層１４を形成する（図示省略）。
【００２９】 この絶縁基板１１の上面全体に、スパ
ッタリング技術によりＩＴＯ、タンタル、チタン、モリ
ブデン、アルミニウム、銅あるいはインジウム酸化錫あ
るいは不純物イオンがドーピングされたポリシリコンな
どの導電膜を１５０ｎｍの膜厚で形成し、この導電膜を
パターニングすることにより、ソース電極１６、ドレイ
ン電極１７ならびに、ソースバスライン２を形成する
（図示省略）。なお、ソース電極１６、ドレイン電極１
７は、低抵抗化や断線防止のために、２層で形成しても
よい。
ッタリング技術によりＩＴＯ、タンタル、チタン、モリ
ブデン、アルミニウム、銅あるいはインジウム酸化錫あ
るいは不純物イオンがドーピングされたポリシリコンな
どの導電膜を１５０ｎｍの膜厚で形成し、この導電膜を
パターニングすることにより、ソース電極１６、ドレイ
ン電極１７ならびに、ソースバスライン２を形成する
（図示省略）。なお、ソース電極１６、ドレイン電極１
７は、低抵抗化や断線防止のために、２層で形成しても
よい。
【００３０】 この絶縁基板１１の上面全体に、スピ
ンコーティング技術によりアクリル樹脂からなる平坦化
用絶縁膜２１を２μｍの厚さで塗布し、硬化させる。こ
れで、図４（ａ）に示すように、絶縁基板１１の凹凸に
なっていた表面が平らにならされる。なお、平坦化用絶
縁膜２１の形成は、スピンコーティング技術に限らず、
ディッピング、スロットコート、バーコート、キャピラ
リーコートなどとしてもよい。また、膜厚によってはフ
レキソ印刷、真空蒸着重合といった技術も利用できる。
ンコーティング技術によりアクリル樹脂からなる平坦化
用絶縁膜２１を２μｍの厚さで塗布し、硬化させる。こ
れで、図４（ａ）に示すように、絶縁基板１１の凹凸に
なっていた表面が平らにならされる。なお、平坦化用絶
縁膜２１の形成は、スピンコーティング技術に限らず、
ディッピング、スロットコート、バーコート、キャピラ
リーコートなどとしてもよい。また、膜厚によってはフ
レキソ印刷、真空蒸着重合といった技術も利用できる。
【００３１】 平坦化用絶縁膜２１においてコンタク
トホール２２を形成してから、絶縁基板１１の上面全体
にスパッタリング技術によりＩＴＯを１５０ｎｍの膜厚
で形成し、このＩＴＯをフォトリソグラフィー技術によ
りパターニングすることにより、マトリクス状の画素電
極４を得る〔図４（ｂ）、（ｃ）、（ｄ）参照〕。ここ
でのパターニングは、レジスト２４をマスクとしてウェ
ットエッチングするものである。
トホール２２を形成してから、絶縁基板１１の上面全体
にスパッタリング技術によりＩＴＯを１５０ｎｍの膜厚
で形成し、このＩＴＯをフォトリソグラフィー技術によ
りパターニングすることにより、マトリクス状の画素電
極４を得る〔図４（ｂ）、（ｃ）、（ｄ）参照〕。ここ
でのパターニングは、レジスト２４をマスクとしてウェ
ットエッチングするものである。
【００３２】 上記のレジスト２４を除去してか
ら、前記パターニングした画素電極４をマスクとして灰
化処理つまりいわゆるアッシングを行うことにより、画
素電極４それぞれの離間部分から露出する平坦化用絶縁
膜２１に凹溝２３を形成する〔図４（ｅ）参照〕。この
灰化処理は、酸素プラズマ雰囲気中で数分間放置するも
のであり、凹溝２３の深さは、例えば０．１〜１．０μ
ｍに設定される。なお、あまり深すぎると、後のラビン
グ処理において均一な配向膜を形成しにくくなる。この
灰化処理は、ＩＴＯからなる画素電極４に対して無効で
あってダメージなどを一切与えることがない。
ら、前記パターニングした画素電極４をマスクとして灰
化処理つまりいわゆるアッシングを行うことにより、画
素電極４それぞれの離間部分から露出する平坦化用絶縁
膜２１に凹溝２３を形成する〔図４（ｅ）参照〕。この
灰化処理は、酸素プラズマ雰囲気中で数分間放置するも
のであり、凹溝２３の深さは、例えば０．１〜１．０μ
ｍに設定される。なお、あまり深すぎると、後のラビン
グ処理において均一な配向膜を形成しにくくなる。この
灰化処理は、ＩＴＯからなる画素電極４に対して無効で
あってダメージなどを一切与えることがない。
【００３３】この後、必要に応じてラビング処理を施し
て配向膜を形成し、図示しない対向基板と貼り合わせた
後、液晶を封入して液晶表示パネルを完成する。
て配向膜を形成し、図示しない対向基板と貼り合わせた
後、液晶を封入して液晶表示パネルを完成する。
【００３４】このように、画素電極４のパターニング工
程に関連して、いわゆるアッシングと呼ばれる灰化処理
を加えるだけで、従来のように画素電極のパターニング
と、平坦化用絶縁膜に凹溝を形成するためのパターニン
グとを別々のフォトリソグラフィー技術で行う場合に比
べて、はるかに、工程数が少なくなり、マスク合わせ精
度が低下することがなくなる。したがって、構造欠陥の
発生率を低減できて、良品率の向上に貢献できる。
程に関連して、いわゆるアッシングと呼ばれる灰化処理
を加えるだけで、従来のように画素電極のパターニング
と、平坦化用絶縁膜に凹溝を形成するためのパターニン
グとを別々のフォトリソグラフィー技術で行う場合に比
べて、はるかに、工程数が少なくなり、マスク合わせ精
度が低下することがなくなる。したがって、構造欠陥の
発生率を低減できて、良品率の向上に貢献できる。
【００３５】しかも、平坦化用絶縁膜２１に凹溝２３を
形成することにより、各画素電極４の離間部分の凹溝２
３の底と画素電極４との間の段差を大きくしていれば、
製造後にラビング処理を施すときなどに、導電性異物が
画素電極４間の離間部分に付着したとしても、この異物
が凹溝２３に落下するだけで、画素電極４間を短絡する
状態に至らずに済む。この他、上記工程と工程と
は、別々の場所で行うために、その移動中に微小異物が
隣り合う画素電極４間の離間部分に付着したとしても、
上記工程のアッシング処理で異物が除去されることに
なる。さらに、上記工程で画素電極４をパターニング
する過程において、レジストマスク２４の再現が不適当
となってパターニング異常が発生してエッチング残渣が
画素電極４間を短絡する状態になったとしても、上記
工程で平坦化用絶縁膜２１に凹溝２３を形成するときに
前記エッチング残渣がリフトオフと類似した現象によっ
て除去されることになり、画素電極４間が確実に分離さ
れることになる。
形成することにより、各画素電極４の離間部分の凹溝２
３の底と画素電極４との間の段差を大きくしていれば、
製造後にラビング処理を施すときなどに、導電性異物が
画素電極４間の離間部分に付着したとしても、この異物
が凹溝２３に落下するだけで、画素電極４間を短絡する
状態に至らずに済む。この他、上記工程と工程と
は、別々の場所で行うために、その移動中に微小異物が
隣り合う画素電極４間の離間部分に付着したとしても、
上記工程のアッシング処理で異物が除去されることに
なる。さらに、上記工程で画素電極４をパターニング
する過程において、レジストマスク２４の再現が不適当
となってパターニング異常が発生してエッチング残渣が
画素電極４間を短絡する状態になったとしても、上記
工程で平坦化用絶縁膜２１に凹溝２３を形成するときに
前記エッチング残渣がリフトオフと類似した現象によっ
て除去されることになり、画素電極４間が確実に分離さ
れることになる。
【００３６】なお、本発明は上記実施例のみに限定され
るものではなく、種々な応用や変形が考えられる。
るものではなく、種々な応用や変形が考えられる。
【００３７】（１） 上記実施例では、スイッチング素
子５として、アモルファスシリコンを用いた逆スタガ構
造の薄膜トランジスタ（ＴＦＴ）を例にして説明してい
るが、これ以外のポリシリコンや単結晶シリコンを用い
た薄膜トランジスタや、スタガ構造、プレーナ構造の三
端子タイプとすることができる。また、バリスタ、ダイ
オードなどの二端子タイプのスイッチング素子を用いる
ことができる。
子５として、アモルファスシリコンを用いた逆スタガ構
造の薄膜トランジスタ（ＴＦＴ）を例にして説明してい
るが、これ以外のポリシリコンや単結晶シリコンを用い
た薄膜トランジスタや、スタガ構造、プレーナ構造の三
端子タイプとすることができる。また、バリスタ、ダイ
オードなどの二端子タイプのスイッチング素子を用いる
ことができる。
【００３８】（２） 上記アクティブマトリクス基板１
０を用いて液晶表示パネルを構成することができるが、
液晶表示パネルとしては、ツイステッドネマティック
型、電界制御複屈折型、ゲストホスト型、その他各種モ
ードのものなど、任意の形態とすることができる。
０を用いて液晶表示パネルを構成することができるが、
液晶表示パネルとしては、ツイステッドネマティック
型、電界制御複屈折型、ゲストホスト型、その他各種モ
ードのものなど、任意の形態とすることができる。
【００３９】（３） 上記実施例で説明した製造方法も
一般的なものを例示しているが、これは特に限定される
ものではない。例えば、図５に示すように、上記工程
で画素電極４を形成した後、上記工程でレジスト２４
を除去せずに、このレジスト２４をマスクとして、アッ
シングと呼ばれる灰化処理を行うことにより、平坦化用
絶縁膜２１に凹溝２３を形成するようにしてもよい。
一般的なものを例示しているが、これは特に限定される
ものではない。例えば、図５に示すように、上記工程
で画素電極４を形成した後、上記工程でレジスト２４
を除去せずに、このレジスト２４をマスクとして、アッ
シングと呼ばれる灰化処理を行うことにより、平坦化用
絶縁膜２１に凹溝２３を形成するようにしてもよい。
【００４０】（４） 上記実施例では、補助容量６を補
助容量用導電膜２０とドレイン電極ｌ９とを重ねること
により形成する、いわゆるＣｓ−ｏｎ−Ｃｏｍｍｏｎと
呼ばれる構造を例示しているが、補助容量６を隣のゲー
トバスライン１とドレイン電極１９との間で形成する、
いわゆるＣｓ−ｏｎ−Ｇａｔｅと呼ばれる構造にも本発
明を適用できる。
助容量用導電膜２０とドレイン電極ｌ９とを重ねること
により形成する、いわゆるＣｓ−ｏｎ−Ｃｏｍｍｏｎと
呼ばれる構造を例示しているが、補助容量６を隣のゲー
トバスライン１とドレイン電極１９との間で形成する、
いわゆるＣｓ−ｏｎ−Ｇａｔｅと呼ばれる構造にも本発
明を適用できる。
【００４１】
【発明の効果】本発明では、隣り合う画素電極間が短絡
するといった構造欠陥の発生率を従来に比べて大幅に低
減できるとともに、画素電極の形成位置精度を高くでき
るようになるなど、良品率の向上ならびに製造コストの
低減を図ることができる。しかも、従来のように構造欠
陥の修正を行うといった無駄を無くせるなど、トータル
的なコストダウンに貢献できる。したがって、本発明で
は、高品位でかつ安価なアクティブマトリクス基板を提
供できるようになる。
するといった構造欠陥の発生率を従来に比べて大幅に低
減できるとともに、画素電極の形成位置精度を高くでき
るようになるなど、良品率の向上ならびに製造コストの
低減を図ることができる。しかも、従来のように構造欠
陥の修正を行うといった無駄を無くせるなど、トータル
的なコストダウンに貢献できる。したがって、本発明で
は、高品位でかつ安価なアクティブマトリクス基板を提
供できるようになる。
【図１】本発明の一実施例のアクティブマトリクス基板
の一画素を示す平面図
の一画素を示す平面図
【図２】図１の（２）−（２）線断面の矢視図
【図３】図１の（３）−（３）線断面の矢視図
【図４】図１のアクティブマトリクス基板の製造方法の
要部を示す工程図
要部を示す工程図
【図５】図１のアクティブマトリクス基板の他の製造方
法の要部を示す工程図
法の要部を示す工程図
【図６】一般的な液晶表示パネルの構成を示す回路図
１ ゲートバスライン ２ ソースバスライン ３ 画素 ４ 画素電極 ５ スイッチング素子 Ａ アクティブマトリクス基板 １１ 絶縁基板 １２ ゲート電極 １３ ゲート絶縁膜 １８ ソース電極 １９ ドレイン電極 ２１ 平坦化用絶縁膜 ２３ 凹溝
【手続補正書】
【提出日】平成８年１０月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】 この絶縁基板１１の上面全体に、化学
気相成長技術によりゲート絶縁膜１３となる二酸化シリ
コン、窒化シリコンなどの絶縁膜と、半導体層１４とな
るアモルファスシリコン層と、チャネル保護層１５とな
るＳｉＮｘ層との三層を連続して、それぞれ３００ｎ
ｍ、５０ｎｍ、２０ｎｍの膜厚で積層する。この最上の
ＳｉＮｘ層をパターニングすることにより、チャネル保
護層１５を形成し、さらに中間のアモルファスシリコン
層をパターニングすることにより、半導体層１４を形成
する（図示省略）。
気相成長技術によりゲート絶縁膜１３となる二酸化シリ
コン、窒化シリコンなどの絶縁膜と、半導体層１４とな
るアモルファスシリコン層と、チャネル保護層１５とな
るＳｉＮｘ層との三層を連続して、それぞれ３００ｎ
ｍ、５０ｎｍ、２０ｎｍの膜厚で積層する。この最上の
ＳｉＮｘ層をパターニングすることにより、チャネル保
護層１５を形成し、さらに中間のアモルファスシリコン
層をパターニングすることにより、半導体層１４を形成
する（図示省略）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】 この絶縁基板１１の上面全体に、スピ
ンコーティング技術によりアクリル樹脂からなる平坦化
用絶縁膜２１を２μｍの厚さで塗布し、硬化させる。こ
れで、図４（ａ）に示すように、絶縁基板１１の凹凸に
なっていた表面が平らにならされる。なお、平坦化用絶
縁膜２１の形成は、スピンコーティング技術に限らず、
スロットコート法などとしてもよい。
ンコーティング技術によりアクリル樹脂からなる平坦化
用絶縁膜２１を２μｍの厚さで塗布し、硬化させる。こ
れで、図４（ａ）に示すように、絶縁基板１１の凹凸に
なっていた表面が平らにならされる。なお、平坦化用絶
縁膜２１の形成は、スピンコーティング技術に限らず、
スロットコート法などとしてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】（１） 上記実施例では、スイッチング素
子５として、アモルファスシリコンを用いた逆スタガ構
造の薄膜トランジスタ（ＴＦＴ）を例にして説明してい
るが、これ以外のポリシリコンや単結晶シリコンを用い
た薄膜トランジスタとしてもよく、また、構造的にもス
タガ構造、プレーナ構造とすることができる。また、バ
リスタ、ダイオードなどの二端子タイプのスイッチング
素子を用いることができる。
子５として、アモルファスシリコンを用いた逆スタガ構
造の薄膜トランジスタ（ＴＦＴ）を例にして説明してい
るが、これ以外のポリシリコンや単結晶シリコンを用い
た薄膜トランジスタとしてもよく、また、構造的にもス
タガ構造、プレーナ構造とすることができる。また、バ
リスタ、ダイオードなどの二端子タイプのスイッチング
素子を用いることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】（３） 上記実施例で説明した製造方法も
一般的なものを例示しているが、これは特に限定される
ものではない。例えば、図５に示すように、上記工程
で画素電極４を形成した後、上記工程でレジスト２４
を除去せずに、このレジスト２４をマスクとして、アッ
シングと呼ばれる灰化処理を行うことにより、平坦化用
絶縁膜２１に凹溝２３を形成するようにしてもよい。つ
まり、全面に対する灰化処理により、レジスト２４のあ
る部分はレジスト２４が灰化除去されることになる一
方、レジスト２４のない平坦化用絶縁膜２１の露出する
部分は平坦化用絶縁膜２１が所要深さで灰化除去されて
凹溝２３が形成されるのである。この場合、凹溝２３の
形成とレジスト２４の除去とを同時にできるので、上記
実施例に比べて工程数を減少することができる。
一般的なものを例示しているが、これは特に限定される
ものではない。例えば、図５に示すように、上記工程
で画素電極４を形成した後、上記工程でレジスト２４
を除去せずに、このレジスト２４をマスクとして、アッ
シングと呼ばれる灰化処理を行うことにより、平坦化用
絶縁膜２１に凹溝２３を形成するようにしてもよい。つ
まり、全面に対する灰化処理により、レジスト２４のあ
る部分はレジスト２４が灰化除去されることになる一
方、レジスト２４のない平坦化用絶縁膜２１の露出する
部分は平坦化用絶縁膜２１が所要深さで灰化除去されて
凹溝２３が形成されるのである。この場合、凹溝２３の
形成とレジスト２４の除去とを同時にできるので、上記
実施例に比べて工程数を減少することができる。
Claims (6)
- 【請求項１】 絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板であ
って、 前記平坦化用絶縁膜において隣り合う画素電極それぞれ
の離間部分に対応する領域に、製造過程における画素電
極間の短絡を防止する凹溝が形成されている、ことを特
徴とするアクティブマトリクス基板。 - 【請求項２】 絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、 前記マトリクス状の画素電極を形成した後、平坦化用絶
縁膜において隣り合う画素電極それぞれの離間部分から
露出する領域に、画素電極間の短絡防止用の凹溝を灰化
処理により形成する、ことを特徴とするアクティブマト
リクス基板の製造方法。 - 【請求項３】 絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、 前記マトリクス状の画素電極を形成した後、この画素電
極をマスクとして平坦化用絶縁膜を灰化処理することに
より、平坦化用絶縁膜において隣り合う画素電極それぞ
れの離間部分から露出する領域に、画素電極間の短絡防
止用の凹溝を形成する、ことを特徴とするアクティブマ
トリクス基板の製造方法。 - 【請求項４】 絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、 前記マトリクス状の画素電極を形成した後、この画素電
極の形成過程でのレジストマスクをマスクとして平坦化
用絶縁膜を灰化処理することにより、平坦化用絶縁膜に
おいて隣り合う画素電極それぞれの離間部分から露出す
る領域に、画素電極間の短絡防止用の凹溝を形成する、
ことを特徴とするアクティブマトリクス基板の製造方
法。 - 【請求項５】 絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、 前記平坦化用絶縁膜を形成した後、その平坦な表面全体
に画素電極を得るための導電膜を積層する工程と、 この導電膜の表面に所要パターンのレジストを形成し、
このレジストをマスクとして導電膜をエッチングするこ
とによりマトリクス状の画素電極とし、前記レジストマ
スクを除去する工程と、 前記画素電極をマスクとして平坦化用絶縁基板を灰化処
理することにより画素電極間から露出する平坦化絶縁膜
に所要深さの凹溝を形成する工程と、 を含むことを特徴とするアクティブマトリクス基板の製
造方法。 - 【請求項６】 絶縁基板上に格子状に設けられる二種類
の配線と、両配線の交点近傍にそれぞれ設けられるスイ
ッチング素子と、配線やスイッチング素子で凹凸となる
絶縁基板表面を平らにするよう全体を覆う平坦化用絶縁
膜と、平坦化用絶縁膜上にマトリクス状に設けられる画
素電極とを備える構造のアクティブマトリクス基板を製
造する方法であって、 前記平坦化用絶縁膜を形成した後、その平坦な表面全体
に画素電極を得るための導電膜を積層する工程と、 この導電膜の表面に所要パターンのレジストを形成し、
このレジストをマスクとして導電膜をエッチングするこ
とによりマトリクス状の画素電極とする工程と、 前記レジストマスクをマスクとして平坦化絶縁膜を灰化
処理することにより画素電極間から露出する平坦化絶縁
膜に所要深さの凹溝を形成し、前記レジストマスクを除
去する工程と、 を含むことを特徴とするアクティブマトリクス基板の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264201A JPH10111518A (ja) | 1996-10-04 | 1996-10-04 | アクティブマトリクス基板およびその製造方法 |
| US08/926,574 US6091470A (en) | 1996-10-04 | 1997-09-04 | Active matrix substrate with concave portion in region at edge of pixel electrode and method for fabricating the same using ashing treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264201A JPH10111518A (ja) | 1996-10-04 | 1996-10-04 | アクティブマトリクス基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111518A true JPH10111518A (ja) | 1998-04-28 |
Family
ID=17399899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8264201A Pending JPH10111518A (ja) | 1996-10-04 | 1996-10-04 | アクティブマトリクス基板およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091470A (ja) |
| JP (1) | JPH10111518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008129593A (ja) * | 2006-11-16 | 2008-06-05 | Au Optronics Corp | ディスプレイパネルの導電体間での正常な電気的導通の確立手段、その確立手段を用いたディスプレイパネル及び液晶ディスプレイ装置 |
| WO2012011217A1 (ja) * | 2010-07-21 | 2012-01-26 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法、並びに液晶表示パネル |
| CN105629613A (zh) * | 2016-03-17 | 2016-06-01 | 深圳市华星光电技术有限公司 | 显示面板的信号线制作方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433841B1 (en) * | 1997-12-19 | 2002-08-13 | Seiko Epson Corporation | Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same |
| JP3634138B2 (ja) * | 1998-02-23 | 2005-03-30 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP2000010119A (ja) * | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 液晶表示装置および該装置に用いるアレイ基板の製法 |
| JP2000122095A (ja) | 1998-10-20 | 2000-04-28 | Sanyo Electric Co Ltd | 反射型液晶表示装置 |
| KR100498630B1 (ko) | 1999-09-01 | 2005-07-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 |
| US6563559B2 (en) * | 2000-02-02 | 2003-05-13 | Sanyo Electric Co., Ltd. | Reflective liquid crystal display having increase luminance for each display pixel |
| JP2003332041A (ja) * | 2002-05-15 | 2003-11-21 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP4194362B2 (ja) * | 2002-12-19 | 2008-12-10 | 奇美電子股▲ふん▼有限公司 | 液晶表示セルおよび液晶ディスプレイ |
| US7269292B2 (en) * | 2003-06-26 | 2007-09-11 | Fotonation Vision Limited | Digital image adjustable compression and resolution using face detection information |
| CN100406971C (zh) * | 2004-02-03 | 2008-07-30 | 友达光电股份有限公司 | 主动元件阵列基板及其具有此种基板的液晶显示面板 |
| JP4491375B2 (ja) * | 2005-04-26 | 2010-06-30 | 日本電気株式会社 | 液晶表示装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0603866B1 (en) * | 1992-12-25 | 2002-07-24 | Sony Corporation | Active matrix substrate |
| JPH0720497A (ja) * | 1993-07-05 | 1995-01-24 | Sony Corp | アクティブマトリクス液晶表示装置 |
| US6372534B1 (en) * | 1995-06-06 | 2002-04-16 | Lg. Philips Lcd Co., Ltd | Method of making a TFT array with photo-imageable insulating layer over address lines |
| US5847410A (en) * | 1995-11-24 | 1998-12-08 | Semiconductor Energy Laboratory Co. | Semiconductor electro-optical device |
| KR100234892B1 (ko) * | 1996-08-26 | 1999-12-15 | 구본준 | 액정표시장치의 구조 및 그 제조방법 |
-
1996
- 1996-10-04 JP JP8264201A patent/JPH10111518A/ja active Pending
-
1997
- 1997-09-04 US US08/926,574 patent/US6091470A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008129593A (ja) * | 2006-11-16 | 2008-06-05 | Au Optronics Corp | ディスプレイパネルの導電体間での正常な電気的導通の確立手段、その確立手段を用いたディスプレイパネル及び液晶ディスプレイ装置 |
| WO2012011217A1 (ja) * | 2010-07-21 | 2012-01-26 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法、並びに液晶表示パネル |
| JP5232937B2 (ja) * | 2010-07-21 | 2013-07-10 | シャープ株式会社 | アクティブマトリクス基板及びその製造方法、並びに液晶表示パネル |
| KR101311651B1 (ko) * | 2010-07-21 | 2013-09-25 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그 제조방법, 그리고 액정표시패널 |
| CN105629613A (zh) * | 2016-03-17 | 2016-06-01 | 深圳市华星光电技术有限公司 | 显示面板的信号线制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6091470A (en) | 2000-07-18 |
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