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JP2826924B2 - Ｍｏｓｆｅｔの製造方法 - Google Patents

Ｍｏｓｆｅｔの製造方法

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JP2826924B2
JP2826924B2 JP4081426A JP8142692A JP2826924B2 JP 2826924 B2 JP2826924 B2 JP 2826924B2 JP 4081426 A JP4081426 A JP 4081426A JP 8142692 A JP8142692 A JP 8142692A JP 2826924 B2 JP2826924 B2 JP 2826924B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴの製造方法
に関するもので、詳しくはリセス形ゲートを有するＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の
ＭＯＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】一般のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｔｒ
ａｎｓｉｒｔｏｒ）の構成及び動作を図１ａ、ｂに基づ
いて説明すると次のようである。図１ａに示すように、
所定の導電形シリコン基板１の所定の表面上にゲート酸
化膜２とゲート３を順次に形成し、次いでゲート２の両
側縁部の下方に該当するシリコン基板にドレイン領域４
とソース領域５を形成させた構造となっている。ゲート
３に所定の駆動電圧を印加すると、ゲート酸化膜２を境
界としてゲート３の正孔とシリコン基板１の電子が互い
に帯電されてソース領域５とドレイン領域４との間に所
定幅のチャンネルが形成される。そのチャンネルに沿っ
て電子はソース領域５からドレイン領域４に流れる。こ
の時、ゲート３とドレイン４が互いに接するゲート３の
縁部は電界の強さが最高点になる。つまり、図１ｂに示
すように、ゲート３とドレイン４が互いに接する地点で
はキャリヤー濃度が急に低くなってから高濃度のｎ形ド
レイン領域４で再び回復される。ゲート３とドレイン４
とを互いに電気的に隔離する薄いゲート酸化膜２がホッ
ト電子により破損され，その電子はゲート酸化膜２を通
してゲート２の方にトラップされる。次いで、そのトラ
ップされた電子はゲート３の正孔と再結合される。この
ような現状をホットキャリヤー効果（Ｈｏｔ Ｃａｒｒ
ｉｅｒ Ｅｆｆｅｃｔ）と言い、ホソトキャリヤー効果
のためにトランジスターを駆動するために必要な値より
高いゲートバイアス電圧が必要となる。
【０００３】このようなホットキャリヤー効果を減らす
ための色々な技術が提案されてきたが、その技術中一技
術を添付された図２ａ、ｂに基づいて説明する。図２ａ
に示すように、ゲート３と高濃度のｎ形ドレイン領域４
との間に低濃度のｎ形ドレイン領域６を形成してゲート
３の縁部での電流をデグラデーション（ｄｅｇｒａｄａ
ｔｉｏｎ）させる。つまり、これは低濃度のｎ形ドレイ
ン領域６の濃度が低いほどチャンネル内のドレイン領域
が増え、全体チャンネルの長さｄが増える効果を用いた
ものである。従って、この時の電界Ｅは下記の式（１）
のように減少されてホットキャリヤー効果が減少され
る。 Ｅ＝Ｖ／ｄ ・・・・・・・・・・・・（１） しかし、ここで考慮すべきことは低濃度のｎ形ドレイン
領域６の長さが出来るだけ十分に長くなるべきであるこ
とである。何となれば、高濃度のｎ形ドレイン領域４を
通してドレイン・バイアスが大きい面積に掛けられるほ
ど，電界Ｅは小さくなるからである。従って、電界Ｅが
小さくなると低濃度のｎ形ドレイン領域６から低濃度の
ｎ形ソースの方にドレインが広くなってホットキャリヤ
ー効果を減らすことができる。又、考慮すべき点は低濃
度のｎ形ドレイン６領域はゲート３に完全にオーバーラ
ップしなければならないことである。図２ａ、ｂに示す
ように、もしゲート３が完全にオーバーラップされなけ
ればゲート３の電圧制御から免れた低濃度のｎ形ドレイ
ン６でキャリヤー濃度が急に減少されるのでこの地点で
電界が強くなる。即ち、図２ｂの点線Ｄのように、ｐ形
基板１、低濃度のｎ形ドレイン６、高濃度のｎ形ドレイ
ン４のドープされた濃度が順に高くなるが、所定電圧が
ゲート３に印加されると、実線Ｃのように、ｐ形基板で
は所定レベルを維持し低濃度のｎ形ドレイン６で少し高
くなる。そして、ゲート３の電圧制御が終わる点でキャ
リヤー濃度が急に減少されてから高濃度のｎ形ドレイン
４領域で再び回復される。従って、キャリヤー濃度が低
くなる点で電界が強くなってホットキャリヤー効果現状
が起こる。
【０００４】図３ａ〜ｃは低濃度のｎ形ドレイン１６及
びソース１９領域が完全にオーバーラップさせたゲート
１５を有するＭＯＳＦＥＴの製造工程を示すものとし
て、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ Ｖｏｌ．１，１１，５，ｍａｙ １９９０
に提示されたものである。添付された図３ａ〜ｃに基づ
いて製造工程を説明すると次のようである。先ず、図３
ａに示すように、シリコン基板１１上に薄い初期酸化膜
１２を成長させ、この初期酸化膜１２上に薄い第１ポリ
シリコン層１３と薄い酸化膜１４を順に形成し、この酸
化膜１４上に第１ポリシリコン層１３より厚く第２ポリ
シリコン層１５を塗布する。そして、図３ｂに示すよう
に、ゲート１５を限定するために、第２ポリシリコン層
１５上に光エッチング法（ｐｈｏｔｏ ｌｉｔｈｏｇｒ
ａｐｈｙ）工程を遂行した後、第２ポリシリコン層１５
の不必要な部分をエッチングして除去する。第１ポリシ
リコン層１３と初期酸化膜１２を通じて低濃度のｎ形イ
オンを注入して低濃度のｎ形ドレイン１６と低濃度のｎ
形ソース１９を形成し、第２酸化膜１４を緩く中和され
たＨＦで湿式エッチングさせて除去する。次いで、図３
ｃに示すように、全表面に第３ポリシリコン層１５ａを
塗布した後初期酸化膜１２まで第１、第２、第３ポリシ
リコン層１３、１５、１５ａをエッチバックさせると側
壁１５ａを有するゲートが形成される。その後、高濃度
のｎ形イオン注入を実施して高濃度のｎ形ソース２０及
びドレイン１８を形成する。又、図３ｃに示すような低
濃度のｎ形ドレイン１６とソース１９との間のシリコン
基板には突き抜けストップ（ｐｕｎｃｈ ｔｈｒｏｕｇ
ｈ ｓｔｏｐ）のためのイオン注入が実施される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな低濃度とｎ形ソース／ドレイン１６、１９のチャン
ネルの長さがサブミクロン又はディープ−サブミクロン
（ｄｅｅｐ−ｓｕｂｍｉｃｒｏｎ ｄｅｍｅｎｓｉｏ
ｎ）である場合はホットキャリヤー効果を減らすことに
限界があり、ゲートとソース及びゲートとドレインとの
間に接合容量が増加する欠点があった。又、チャンネル
のイオン注入により低濃度のｎ形イオン注入のドーピン
グ補償効果を減らすことが出来ない問題点があった。従
って、本発明は前記従来の問題に鑑みてなされたもの
で、低濃度のｎ形領域を完全にオーバーラップさせると
共にリセスされたゲートを有するようにしたＭＯＳＦＥ
Ｔの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するために、シリコン基板上に窒化膜を塗布し，パタ
ーニングして窒化膜をマスクでシリコン基板に一定深さ
のトレンチを形成する段階と、トレンチ内のシリコン基
板に酸化膜を成長させ、窒化膜の高さまでゲートを形成
する段階と、前記窒化膜を除去した後露出されたゲート
表面に酸化膜を成長させ、ゲート両方のシリコン基板表
面にイオン注入を実施して低濃度のｎ形ソース／ドレイ
ン領域を形成する段階と、前記酸化膜の側面に酸化膜側
壁を形成する段階と、前記低濃度のｎ形ソース／ドレイ
ン領域上に高濃度のｎ形ソース／ドレイン領域を形成す
る段階と、からなる製造方法を提供することにより達成
される。
【０００７】
【実施例】以下、このように構成された本発明を添付図
面に基づいて詳しく説明する。図４，図５は本発明によ
るＭＯＳＦＥＴの製造工程図である。図４に示すよう
に、シリコン基板２１上に窒化膜２２（Ｓｉ3 Ｎ4 ）を
塗布し，光エッチング法工程を遂行してゲートが形成さ
れた領域の窒化膜２２をエッチングする。そして、窒化
膜２２をマスクとしてショートチャンネル効果（ｓｈｏ
ｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）防止用ｐ形イオ
ンを注入し，シリコン基板２１を一定深さまでエッチン
グしてトレンチを形成する。ここで、窒化膜の代わりに
シリコン基板とのエッチング選択比が大きい酸化膜を使
用しても構わない。次いで、同図ｂに示すように、トレ
ンチが形成されたシリコン基板２１上と窒化膜２２上の
全表面にゲート酸化膜２３を成長させ、その上トレンチ
化されたシリコン基板２１を完全に塞ぐように厚くゲー
ト用ポリシリコン２４を塗布した後窒化膜２２の高さま
でエッチバックする。この時、窒化膜２２には酸化反応
が起こらないので窒化膜２２上にはゲート酸化膜が成長
されない。そして、同図ｃに示すように、窒化膜２２を
除去して残っているゲート酸化膜２３の良質化のために
露出された部分のゲート用ポリシリコン２４を一定厚さ
だけ酸化させて酸化膜２５を形成した後、シリコン基板
２１にｎ- 形不純物をイオン注入してｎ- 形ソース／ド
レイン２６ａ、２６ｂを形成する。
【０００８】ここで、ｎ−形ソース／ドレイン２６ａ、
２６ｂは、窒化膜２２の塗布以前に先ずｎ−形不純物を
イオン注入し、トレンチを形成する時ｎ−形不純物をイ
オン注入部分を必要なだけ除去して形成することもでき
る。図５ａに示すように、ｎ−形ソース／ドレイン２６
ａ、２６ｂとゲート用ポリシリコン２４の全表面に酸化
物を蒸着した後等方性エッチングを実施してゲート用ポ
リシリコン２４を中心として酸化物側壁２７を形成させ
る。又、同図ｂに示すように、選択的にｎ−形ソース／
ドレイン２６ａ、２６ｂ上にｎ＋形エピタキシアル層を
成長させてドレイン２８ａ及びソース２８ｂを形成させ
る。ここで、ｎ＋形ドレイン２８ａ及びソース２８ｂは
エピタキシアル成長時ｎ＋形不純物を現場ドーピングし
て形成することもでき、又、不純物が含まれなかったエ
ピタキシアル成長後ｎ＋形不純物をイオン注入して形成
することもできる。
【０００９】
【発明の効果】以上説明したような本発明によれば、次
のような効果がある。 （１）ｎ−形ソース／ドレイン２６ａ、２６ｂ部分だけ
薄いゲート酸化膜を有し、ｎ＋形不純物領域は厚い酸化
膜側壁でゲートから分離されるのでオーバーラップによ
る容量を減らす効果がある。 （２）ゲート領域がｎ−形ソース／ドレインより下に形
成されており、ゲートの側壁が酸化膜であるので半導体
チップの大きさを決定する水平レイアウトが減ってチッ
プの全体大きさを減らすことができる。 （３）ドレイン形成後、ドレインが形成されたシリコン
基板だけに形成されたｐ形イオン不純物が注入されたチ
ャンネルとｎ−形不純物が分離されているのでドーピン
グ補償効果が減少する。（４）低濃度ドレイン及びソース領域を形成させた後ゲ
ート電極を取り囲むように側壁を形成させ、その後に高
濃度ドレイン及びソース領域を形成させるようにしてい
るので、高濃度ドレイン及びソース領域を形成させるイ
オンが拡散され、図５ｂに示されるように、高濃度領域
がゲート電極の回りの薄い酸化膜の部分にまで達し、そ
の酸化膜の周囲の直列抵抗が減少する。
【図面の簡単な説明】
【図１】基本的なＭＯＳＦＥＴの構造断面図（ａ）とそ
の電位図（ｂ）である。
【図２】ゲートとｎ- 層が部分的にオーバーラップされ
たＬＤＤ ＭＯＳＦＥＴの構造断面図（ａ）とその電位
図（ｂ）である。
【図３】ｎ- 層を完全にオーバーラップしたゲートを有
するＬＤＤ ＭＯＳＦＥＴの製造工程断面図である。
【図４】本発明によるＬＤＤ ＭＯＳＦＥＴの製造工程
の一部の断面図である。
【図５】本発明によるＬＤＤ ＭＯＳＦＥＴの製造工程
の一部の断面図である。
【符号の説明】
２１ シリコン基板 ２２ 窒化膜 ２３ ゲート酸化膜 ２４ ポリシリコン ２５ 酸化膜 ２６ａ ｎ- 形ドレイン ２６ｂ ｎ- 形ソース ２７ 酸化膜側壁 ２８ａ ｎ+ 形ドレイン ２８ｂ ｎ+ 形ソース
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−47464（ＪＰ，Ａ) 特開 昭61−263277（ＪＰ，Ａ) 特開 昭61−42958（ＪＰ，Ａ) 特開 平２−156674（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ａ）第１導電形基板上に第１絶縁膜を塗
    布し、前記第１絶縁膜の所定中心部分をエッチングさせ
    た後所定の深さまで前記第１導電形基板をエッチングし
    てトレンチを形成する段階と、 ｂ）前記第１絶縁膜とトレンチが形成された第１導電形
    基板の全表面に第２絶縁膜を成長させ、前記第２絶縁膜
    が成長された前記トレンチにゲート電極を形成する段階
    と、 ｃ）前記第１絶縁膜を除去し、露出された前記第１導電
    形基板と前記ゲート電極上に第３絶縁膜を形成させた
    後，第２導電形の低濃度ドレイン及びソース領域を形成
    する段階と、 ｄ）前記ゲート電極を取り囲む形態の厚い側壁を形成す
    る段階と、 ｅ）前記ゲート電極の両側に該当する低濃度ソース／ド
    レイン領域上に高濃度の第２導電形のソース及びドレイ
    ン領域を形成する段階と、から構成されることを特徴と
    するＭＯＳＦＥＴの製造方法。
  2. 【請求項２】 前記ａ）段階は前記第１導電形基板にト
    レンチを形成させた後，第１絶縁膜をマスクとしてトレ
    ンチに該当する第１導電形基板に前記基板と同形の不純
    物を注入することを特徴とする請求項１記載のＭＯＳＦ
    ＥＴの製造方法。
  3. 【請求項３】 前記ｂ）段階中ゲート電極は，前記トレ
    ンチが形成された第１導電形基板上にポリシリコンを一
    杯に満たした後エッチバックして形成させることを特徴
    とする請求項１記載のＭＯＳＦＥＴの製造方法。
  4. 【請求項４】 前記ｄ）段階でゲート電極を取り囲む側
    壁絶縁膜は前記低濃度ソース／ドレイン領域とゲート電
    極の全表面を酸化物で蒸着した後等方性エッチングを実
    施して形成することを特徴とする請求項１記載のＭＯＳ
    ＦＥＴの製造方法。
  5. 【請求項５】 前記ｅ）段階中高濃度ソース及びドレイ
    ン領域は前記ゲート電極両側に該当する低濃度ソース／
    ドレイン領域上に第２導電形不純物をドーピングした後
    エピタキシアル成長させて形成することを特徴とする請
    求項１記載のＭＯＳＦＥＴの製造方法。
  6. 【請求項６】 前記ｃ）段階中低濃度ソース／ドレイン
    領域は前記ａ）段階の第１絶縁膜の塗布以前に基板に第
    ２導電形の低濃度イオン注入し、不必要な部分を前記
    ｂ）段階のゲート電極形成のための遂行するエッチング
    工程時除去して形成することを特徴とする請求項１記載
    のＭＯＳＦＥＴの製造方法。
  7. 【請求項７】 前記高濃度ソース／ドレイン領域の形成
    は前記ゲート電極両側の低濃度ソース／ドレイン領域に
    不純物が含まれないように、先ずエピタキシアル層を形
    成させた後，高濃度ソース／ドレイン領域を形成するた
    めの第２導電形の不純物のドーピングを実施して形成す
    ることを特徴とする請求項１記載のＭＯＳＦＥＴの製造
    方法。
JP4081426A 1991-05-15 1992-03-04 Ｍｏｓｆｅｔの製造方法 Expired - Fee Related JP2826924B2 (ja)

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