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KR100668856B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100668856B1
KR100668856B1 KR1020050058602A KR20050058602A KR100668856B1 KR 100668856 B1 KR100668856 B1 KR 100668856B1 KR 1020050058602 A KR1020050058602 A KR 1020050058602A KR 20050058602 A KR20050058602 A KR 20050058602A KR 100668856 B1 KR100668856 B1 KR 100668856B1
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계와, 상기 홈의 기판 영역 내에 채널 문턱전압 조절을 위해 불순물을 경사 이온주입하는 단계와, 상기 홈 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서에 인접하는 기판의 소오스 예정영역 내에 할로우 경사 이온주입을 수행함과 아울러, 스페이서에 인접하는 기판의 드레인 예정영역 내에 1차 LDD 형성을 위한 경사 이온주입을 수행하는 단계와, 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계와, 상기 게이트도전막과 게이트절연막을 식각하여 게이트를 형성하는 단계와, 상기 게이트 양측 기판 내에 2차 LDD 형성을 위한 이온주입을 수행하는 단계와, 상기 게이트 양측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 포함한 게이트 양측 기판 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a, 도 1b 및 도 2는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4e 내지 도 4h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
31 : 반도체기판 32 : 버퍼산화막
33 : 패드질화막 34 : 홈
35 : 비도핑된 폴리실리콘막 35a : 폴리실리콘 스페이서
36 : p형 불순물 도핑영역 37a : 1차 LDD 영역
37b : 2차 LDD 영역 39 : 게이트절연막
40 : 게이트도전막 41 : 게이트
42 : 캡핑 절연막 43 : 게이트 스페이서
44 : 소오스/드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 신뢰성을 향상시킬 수 있는 함몰형 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(channel length)도 매우 짧아지고 있고, 채널 길이가 짧아짐에 따라 소오스/드레인 영역간의 간섭(charge sharing)현상이 증가하면서 게이트의 제어능력이 감소되는 이른바 단채널 효과(short channel effect)가 발생한다. 상기 단채널 효과로 인해 문턱전압(threshold voltage : Vt)이 급격히 낮아지고, DIBL(Drain Induced Barrier Lowering) 효과 등이 발생하여 소자 작동에 문제가 유발된다.
또한, 소자의 집적도가 증가함에 따라 소오스/드레인 형성 영역에 과다한 이온이 주입되고, 아울러, 소오스/드레인 영역의 깊이는 얕아지게 되는데, 이로 인해, 스파이킹(spiking) 현상 및 기생직렬저항 증가와 같은 문제가 발생한다. 상기 스파이킹 현상은 소오스/드레인 영역과 금속물질의 콘택시, 접합영역의 실리콘막과 금속물질이 반응하여 소오스/드레인 영역이 그 역할을 제대로 수행하지 못하게 되는 현상이며, 한편, 기생직렬저항 증가 현상은 접합영역의 실리콘막 두께가 얇아 실리콘막 자체의 저항이 증가하는 현상으로, 기생직렬저항이 증가하게 되면 소오스/드레인간 실제적인 전압차가 감소되므로 소자 구동에 필요한 전압이 증가된다.
이러한 단채널 효과, 스파이킹 효과 및 기생직렬저항 증가 등의 문제를 방지 하기 위해 채널의 유효 선폭을 늘려주고, 소오스/드레인 영역의 실리콘막을 두껍게 형성시킬 수 있는 다양한 공정 기술들이 개발되고 있다.
그 예로서, 첫째, 반도체기판에 홈을 형성하고, 그 홈 상에 게이트를 형성시켜 소오스/드레인 영역의 실리콘막을 두껍게 만드는 함몰형 게이트 형성 기술, 둘째, 반도체기판 내부에 게이트를 형성시켜 채널의 유효 길이를 증가시키면서 접합영역의 실리콘막 두께를 두껍게 만드는 매몰 게이트 형성 기술 등을 들 수 있다.
이하에서는 전술한 종래의 리세스 게이트 형성 기술 및 매몰 게이트 형성 기술에 대해 간략하게 설명하도록 한다.
도 1a 내지 도 1d는 종래의 리세스 게이트 형성 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 증착하고, 그 일부를 식각한 후, 공지의 로코스(Local Oxidation : LOCOS) 공정을 통해 상기 기판(1)의 게이트 형성 예정영역에 산화막(4)을 성장시킨다.
다음으로, 도 1b에 도시된 바와 같이, 상기 산화막(4)의 일부를 리세스시키고, 상기 리세스된 영역 상에 게이트 도전막(5) 및 하드마스크막(6)의 적층막으로 이루어진 게이트(10)를 형성한다. 그런다음, 상기 패드질화막(3)을 제거하고, 상기 게이트(10) 양측벽에 스페이서(7)를 형성한다.
그런다음, 상기 게이트(10) 양측의 소오스/드레인 예정영역 상에 불순물을 이온주입하여 소오스/드레인 영역(11)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
도 2는 종래의 매몰 게이트 형성 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 반도체기판(21)의 게이트 형성 예정영역을 리세스 하고, 상기 리세스 영역상에 게이트 절연막(22)과 게이트 도전막(23)의 적층막으로 이루어진 게이트(30)를 형성한다.
그런다음, 상기 게이트(30) 양측의 소오스/드레인 예정영역 상에 불순물을 이온주입하여 소오스/드레인 영역(31)을 형성한다.
다음으로, 상기 게이트(30) 상부의 일부영역과 게이트(30) 양측 기판(21)의 일부영역을 식각하고, 식각된 영역에 캡핑 절연막(24)을 형성한다. 여기서 상기 캡핑 절연막(24)은 게이트(30)를 보호할 뿐 아니라 소오스와 드레인의 접합영역을 분리시켜주는 역할을 한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 두 가지 종래 기술 중 전자의 방법은, 채널영역과 소오스/드레인 영역의 단차가, 로코스 공정에 의한 산화막(4) 성장시 손실되는 반도체기판(1)의 양에만 의존하므로, 채널영역과 소오스/드레인 영역의 단차를 충분히 크게 할 수 없고, 그러므로, 기생직렬저항 및 스파이킹(spiking) 현상을 감소하는데 한 계가 있다. 그리고, 상기 로코스 공정에 의해 산화막(4)을 성장시킬 때, 산화막(4) 양끝이 새부리(bird's beak) 모양으로 형성되므로, 게이트 선폭을 감소시키는데 한계가 있다.
또한, 전술한 두 가지 종래 기술 중 후자의 방법은, 게이트의 유효 선폭을 늘려줄 수 있는 효과적인 방법이기는 하지만, 게이트 양측면에서 게이트/절연막/실리콘막의 오버랩(overlap) 면적이 증가하기 때문에 기생정전용량이 일반적인 플래너(planar) 채널 구조를 갖는 트랜지스터 보다 최소 50% 이상 증가한다는 문제가 발생한다. 이에 따라, 신호 전달 지연(RC delay) 효과가 나타나고 고속동작 소자 구현에 불리하다. 특히, 게이트 모서리의 절연막(22) 두께가 얇아 GIDL(Gate Induced Drain Leakage) 특성이 취약하고, 채널 모서리 부분에서 전계가 분산되어 그 지점에서 채널 형성이 어려워지고, 그에 따라, 기생 저항이 증가하여 전류 특성이 열화된다는 문제가 있다.
게다가, 상기 종래 기술들은 소오스/드레인간 원치 않는 전류 흐름이 발생하는 이른바 펀치-쓰루(punch-through) 현상을 억제하는데 한계가 있고, 그에 따라, 소자의 동작 특성을 포함한 신뢰성이 저하된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점들을 해결하기 위해 안출된 것으로, 단채널효과를 효과적으로 억제하면서 동시에 기생직렬저항 및 스파이킹 현상을 감소시키고, 특히, 채널 모서리 부분의 전계 분산 효과를 방지하여 전류 특성을 향상시키고, 아울러, 소오스/드레인 영역간 펀치-쓰루(punch-through) 현상을 억제하여 소자의 신뢰성을 향상시킬 수 있는 함몰형 게이트를 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계; 상기 홈의 기판 영역 내에 채널 문턱전압 조절을 위해 불순물을 경사 이온주입하는 단계; 상기 홈 양측벽에 스페이서를 형성하는 단계; 상기 스페이서에 인접하는 기판의 소오스 예정영역 내에 할로우 경사 이온주입을 수행함과 아울러, 스페이서에 인접하는 기판의 드레인 예정영역 내에 1차 LDD 형성을 위한 경사 이온주입을 수행하는 단계; 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 상기 게이트도전막과 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 게이트 양측 기판 내에 2차 LDD 형성을 위한 이온주입을 수행하는 단계; 상기 게이트 양측벽에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 스페이서를 포함한 게이트 양측 기판 내에 소오스/드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 홈은 500∼1000Å 깊이로 형성한다.
삭제
상기 스페이서는 폴리실리콘으로 형성하되, 500∼1500Å 두께로 형성한다.
상기 할로우 경사 이온주입은 p형 불순물을 1E18∼5E18 이온/㎤ 도우즈로 경사 이온주입하여 수행한다.
상기 1차 LDD 형성을 위한 경사 이온주입은 n형 불순물을 1E18∼1E20 이온/ ㎤ 도우즈로 경사 이온주입하여 수행한다.
상기 홈 양측벽에 스페이서를 형성하는 단계 후 그리고 상기 1차 LDD 형성 및 할로우 경사 이온주입을 수행하는 단계 전, 또는, 상기 1차 LDD 형성 및 할로우 경사 이온주입을 수행하는 단계 후 그리고 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계 전, 상기 홈 저면의 노출된 기판 부분을 리세스하는 단계를 더 포함할 수 있다.
이때, 상기 홈 저면의 노출된 기판 부분을 리세스하는 단계는 기판을 300∼500Å 두께 만큼 리세스한다.
상기 홈 저면의 노출된 기판 부분을 리세스하는 단계 후, 그리고, 상기 게이트절연막과 게이트도전막을 형성하는 단계 전, 상기 리세스된 기판 내에 채널 문턱전압 조절을 위해 불순물을 이온주입하는 단계를 더 포함한다.
상기 2차 LDD 형성을 위한 이온주입은 경사 이온주입으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체기판(31) 상에 버퍼산화막(32)과 패드질화막(33)을 차례로 증착한 후, 상기 패드질화막(33) 상에 게이트 형성 영역을 한정하는 감광막패턴(미도시)을 형성한다. 여기서, 상기 버퍼산화막(32)은 50∼100Å 두께로 형성 하고, 상기 패드질화막은 1500Å 이상의 두께로 형성한다.
그런다음, 상기 감광막패턴을 식각장벽으로 이용해서 상기 패드질화막(33)과 버퍼산화막(32)을 순차로 식각하여 기판(31)의 게이트 형성 영역을 노출시킨다. 이어서, 상기 패드질화막(33)을 식각장벽으로 이용해서 노출된 기판(31) 부분을 500∼1000Å 식각하여 홈(34)을 형성한다.
다음으로, 상기 홈(34)의 기판 영역 내에 채널 문턱전압 조절을 위해 불순물을 경사 이온주입한다. 이때, 상기 경사 이온주입은 10∼20°각도로 수행하되, 기판(31)을 180°회전시키면서 2회 수행한다.
도 3b를 참조하면, 상기 홈(34)을 포함한 기판 결과물 전면 상에 비도핑된 폴리실리콘막(35)을 500∼1500Å 두께로 컨포멀(conformal) 하게 증착한다.
그런다음, 도 3c에 도시된 바와 같이, 상기 비도핑된 폴리실리콘막(35)을 이방성 식각하여 홈(34) 양측벽에 500∼1500Å 두께의 비도핑된 폴리실리콘 스페이서(35a)를 형성한다.
그런 후, 상기 폴리실리콘 스페이서(35a)에 인접한 기판의 소오스 예정 영역 내에 할로우(HALO) 이온주입을 수행하여 p형 불순물 도핑영역(36)을 형성한다.
여기서, 상기 할로우 이온주입 단계는 경사 이온주입으로 수행하되, p형 불순물을 1E18∼5E18 이온/㎤ 도우즈로 이온주입하여 수행한다. 이때, 폴리실리콘 스페이서(35a) 사이에 노출된 기판(31) 영역에는 p형 불순물이 주입되지 않도록 한다.
아울러, 도 3d에 도시된 바와 같이, 상기 폴리실리콘 스페이서(35a)에 인접 한 기판의 드레인 예정 영역 내에 n형 불순물을 이온주입하여 1차 LDD(Lightly Doped Drain) 영역(37a)을 형성한다.
여기서, 상기 1차 LDD 영역(37a)을 형성하는 단계는 n형 불순물을 1E18∼1E20 이온/㎤ 도우즈로 경사 이온주입하여 수행하며, 이때, 폴리실리콘 스페이서(35a) 사이에 노출된 기판(31) 영역에 n형 불순물이 주입되지 않도록 한다.
본 발명에서는, 상기한 바와 같이 소오스 예정 영역 내에 할로우 경사 이온주입을 수행하여 p형 불순물 도핑영역(36)을 형성하고, 아울러, 드레인 예정 영역 내에 n형 불순물을 이온주입하여 1차 LDD 영역(37a)을 형성하는데, 이때, 상기 p형 불순물 도핑영역(36)과 1차 LDD 영역(37a)은 채널 형성 영역과 인접하도록 형성된다.
여기서, 상기 소오스 예정 영역 내에 형성된 p형 불순물 도핑영역(36)은 소오스/드레인간 펀치-쓰루(punch-through) 현상을 억제하는 역할을 수행할 뿐 아니라, 아울러, 소오스 영역의 전계를 감소시켜 오프(off) 누설전류 발생을 억제하는 역할을 한다.
한편, 상기 드레인 예정 영역 내에 형성된 1차 LDD 영역(37a)은 채널의 모서리 부분의 전계 분산 효과를 보상하는 역할을 하여 그 지점에서 채널 형성이 용이하도록 만들고, 이에 따라, 채널의 저항이 낮아져 전류 흐름 특성이 향상된다.
결과적으로, 본 발명은 채널 예정 영역과 인접하는 소오스 예정 영역 내에 할로우 이온주입된 영역을 형성시키고, 아울러, 채널 예정 영역과 인접하는 드레인 예정 영역 내에 LDD 영역을 형성시킨 함몰형 게이트를 갖는 트랜지스터를 구현한 다.
이에 따라, 본 발명에서는 접합영역의 실리콘층 두께를 두껍게 만들수 있고 채널의 길이를 증가시킬 수 있어 소오스/드레인 영역의 기생직렬저항을 효과적으로 감소시킬 수 있고, 콘택 형성시 스파이킹 현상을 방지할 수 있으며, 고집적화에 따른 문턱전압 증가현상 및 DIBL과 같은 단채널효과를 억제할 수 있다.
그 뿐 아니라, 본 발명에서는 소오스/드레인간 펀치-쓰루(punch-through) 현상을 억제할 수 있고 오프(off) 누설전류 및 채널 저항을 감소시킬 수 있어 소자의 전류 흐름 특성이 개선된다.
도 3e를 참조하면, 상기 홈(34)을 포함한 기판 결과물 전면 상에 게이트절연막(39)과 게이트도전막(40)을 차례로 증착한다.
다음으로, 도 3f를 참조하면, 상기 패드질화막(33)이 노출되도록 게이트도전막(40)을 CMP하고, 노출된 패드질화막(33)을 제거한다. 여기서, 상기 패드질화막(33) 제거시 패드질화막(33) 측벽의 게이트절연막(39)도 함께 제거되고, 게이트절연막(39)과 게이트도전막(40)의 적층막으로 이루어진 게이트(41)가 형성된다.
그런다음, 상기 게이트(41)를 이온주입 장벽으로 이용해서 n형 불순물을 15°이상의 각도로 경사 이온주입하여 게이트(41) 양측의 기판 내에 2차 LDD 영역(37b)을 형성한다.
도 3g를 참조하면, 상기 게이트(41)를 포함한 기판 결과물 전면 상에 게이트(41)를 보호할 목적으로 캡핑(caping) 절연막(42)을 증착하고, 이어서, 상기 캡핑 절연막(42)으로 둘러싸인 게이트(41) 양측벽에 산화막과 질화막으로 이루어진 게이 트 스페이서(43)를 형성한다.
그런다음, 상기 게이트 스페이서(43)와 게이트(42)를 이온주입 장벽으로 이용해서 n형 불순물을 이온주입하여, 고농도의 소오스/드레인 영역(44)을 형성한다. 이때, 상기 소오스/드레인 영역(44)은, 도 3g에 도시된 바와 같이, 드레인 접합영역이 소오스 접합영역보다 깊게 형성된 비대칭 구조를 갖는다.
본 발명에서는, 전술한 바와 같이, 기판의 게이트 형성 영역을 리세스하여 홈을 형성하고 소오스 예정 영역에 할로우 이온주입된 영역을 형성함과 아울러 드레인 예정 영역에 1차 LDD 영역을 형성하여, 결과적으로, 비대칭 구조의 접합영역을 갖는 함몰형 게이트를 형성함으로써, 접합영역의 실리콘층 두께를 두껍게 만들수 있고 아울러 채널의 길이를 증가시킬 수 있어 기생직렬저항을 효과적으로 감소시킬 수 있고, 스파이킹 현상 및 DIBL과 같은 단채널효과를 억제할 수 있으며, 아울러, 소오스/드레인간 펀치-쓰루(punch-through) 현상을 억제할 수 있고 오프(off) 누설전류 및 채널 저항을 감소시킬 수 있어 소자의 전류 특성을 개선시킬 수 있다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
한편, 도 4e 내지 도 4h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 앞서 설명한 실시예에서 도 3a로 부터 도 3d에 이르는 동일한 공정을 진행하여 측벽에 폴리실리콘 스페이서(35a)를 갖는 홈(34)이 형성되고, 상기 폴리 실리콘 스페이서(35a)와 인접한 접합영역에 할로우 이온주입된 영역 및 1차 LDD 영역이 형성된 반도체기판을 제공한다. 이하에서는, 설명의 편의성을 위해 상기 홈(34)을 제1홈(34)이라 한다.
그런다음, 본 발명의 다른 실시예에서는, 도 4e에 도시된 바와 같이, 상기 제1홈(34) 저면의 노출된 기판 부분을 리세스하여 상기 제1홈(34) 보다 폭이 좁은 제2홈(38)을 형성한다. 여기서, 상기 제2홈(38)은 300∼500Å 깊이로 형성한다.
그런 후, 상기 제2홈(38)의 기판 영역 내에 채널 문턱전압 조절을 위해 불순물을 이온주입하는데, 이것은 도 3a에 해당하는 공정 중에서 제1홈(34) 형성 후 수행한 문턱전압 조절 이온주입에 이은 2차 불순물 이온주입공정이다.
도 4f를 참조하면, 상기 제2홈(38)을 포함한 기판 결과물 전면 상에 게이트절연막(39)과 게이트도전막(40)을 차례로 증착한다.
그런다음, 도 4g에 도시된 바와 같이, 상기 패드질화막(33)이 노출되도록 게이트도전막(40)을 CMP하고, 노출된 패드질화막(33)을 제거한다. 여기서, 상기 패드질화막(33) 제거시 패드질화막(33) 측벽의 게이트절연막(39)도 함께 제거되고, 게이트절연막(39)과 게이트도전막(40)의 적층막으로 이루어진 게이트(41)가 형성된다.
그런다음, 상기 게이트(41)를 이온주입 장벽으로 이용해서 n형 불순물을 15°이상의 각도로 경사 이온주입하여 게이트(41) 양측의 기판 내에 2차 LDD 영역(37b)을 형성한다.
도 4h를 참조하면, 상기 게이트(41)를 포함한 기판 결과물 전면 상에 게이트 (41)를 보호할 목적으로 캡핑(caping) 절연막(42)을 증착하고, 이어서, 상기 캡핑 절연막(42)으로 둘러싸인 게이트(41) 양측벽에 산화막과 질화막으로 이루어진 게이트 스페이서(43)를 형성한다.
그런다음, 상기 게이트 스페이서(43)와 게이트(42)를 이온주입 장벽으로 이용해서 n형 불순물을 이온주입하여, 고농도의 소오스/드레인 영역(44)을 형성한다. 이때, 상기 소오스/드레인 영역(44)은, 도 4h에 도시된 바와 같이, 드레인 접합영역이 소오스 접합영역보다 깊게 형성된 비대칭 구조를 갖는다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
본 발명의 다른 실시예에서는, 상기한 바와 같이, 제1홈(34) 저면에 제2홈(38)을 형성시킴으로써, 소오스/드레인간 간섭이 제2홈(38)에 의해 억제되어 펀치-쓰루(punch-through) 억제 효과를 더욱 증대시킬 수 있고, 아울러, 채널의 유효길이를 더욱 증가시킬 수 있다. 또한, 제1홈(34) 저면에 제2홈(38)을 형성하는 경우, 제1홈(34) 양측벽에 형성하는 폴리실리콘 스페이서(35a)의 두께와 제2홈(38)의 깊이를 조절하여 채널의 최종 길이를 더욱 용이하게 조절할 수 있으므로, 소자 특성 제어에 유리하다.
부가해서, 본 발명의 다른 실시예의 경우, 채널 문턱전압조절을 위한 불순물 이온주입을 경사 이온주입을 포함한 2단계 방식으로 진행하게 되는데, 이 경우, 채널영역과 접합영역이 접하는 지점에서 불순물 농도 조절이 용이하여 단채널효과를 더욱 개선시킬 수 있다는 잇점이 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판의 게이트 형성 영역을 리세스하여 홈을 형성하고 소오스 예정 영역에 할로우 이온주입된 영역을 형성함과 아울러 드레인 예정 영역에 LDD 영역을 형성하여, 결과적으로, 비대칭 구조의 접합영역을 갖는 함몰형 게이트를 형성함으로써, 접합영역의 실리콘층 두께를 종래에 비해 두껍게 만들수 있고 아울러 채널의 길이를 증가시킬 수 있어 기생직렬저항을 효과적으로 감소시킬 수 있고, 스파이킹 현상 및 DIBL과 같은 단채널효과를 억제할 수 있으며, 아울러, 소오스/드레인간 펀치-쓰루(punch-through) 현상을 효과적으로 억제할 수 있고 오프(off) 누설전류 및 채널 저항을 감소시킬 수 있어 소자의 전류 특성을 개선시킬 수 있다.
또한, 본 발명은 리세스하는 기판의 깊이와 리세스된 기판 측벽에 형성하는 폴리실리콘 스페이서의 두께를 조절하여 채널의 최종 길이를 용이하게 조절할 수 있으므로, 소자 특성 제어에 유리하다는 장점이 있다.
게다가, 본 발명의 방법을, 논리(LOGIC) 회로 소자 또는 디램 주변영역의 트랜지스터와 같이 하나의 액티브영역에 하나의 게이트 라인이 형성되는 반도체 소자의 제조시 적용하면, 소오스 예정 영역으로의 할로우 이온주입공정 및 드레인 예정 영역으로의 LDD 형성을 위한 이온주입공정시 추가적인 마스크 공정이 요구되지 않는다는 공정상 잇점이 있다.
부가해서, 본 발명에서 기판의 게이트 형성 영역을 2단계로 리세스하여 2중 홈을 형성하는 경우에 있어서, 펀치-쓰루(punch-through) 억제 효과를 더욱 증대시킬 수 있고, 아울러, 채널의 유효길이를 더욱 증가시킬 수 있다. 또한, 채널 문턱전압조절을 위한 불순물 이온주입을 경사 이온주입을 포함한 2단계 방식으로 진행함으로써, 채널영역과 접합영역이 접하는 지점에서 불순물 농도 조절이 용이하여 단채널효과를 더욱 개선시킬 수 있다.

Claims (11)

  1. 반도체기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계;
    상기 홈의 기판 영역 내에 채널 문턱전압 조절을 위해 불순물을 경사 이온주입하는 단계;
    상기 홈 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서에 인접하는 기판의 소오스 예정영역 내에 할로우 경사 이온주입을 수행함과 아울러, 스페이서에 인접하는 기판의 드레인 예정영역 내에 1차 LDD 형성을 위한 경사 이온주입을 수행하는 단계;
    상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계;
    상기 게이트도전막과 게이트절연막을 식각하여 게이트를 형성하는 단계;
    상기 게이트 양측 기판 내에 2차 LDD 형성을 위한 이온주입을 수행하는 단계;
    상기 게이트 양측벽에 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 스페이서를 포함한 게이트 양측 기판 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 홈은 500∼1000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 스페이서는 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 스페이서는 500∼1500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 할로우 경사 이온주입은 p형 불순물을 1E18∼5E18 이온/㎤ 도우즈로 경사 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 1차 LDD 형성을 위한 경사 이온주입은 n형 불순물을 1E18∼1E20 이온/㎤ 도우즈로 경사 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 홈 양측벽에 스페이서를 형성하는 단계 후 그리고 상기 1차 LDD 형성 및 할로우 경사 이온주입을 수행하는 단계 전, 또는, 상기 1차 LDD 형성 및 할로우 경사 이온주입을 수행하는 단계 후 그리고 상기 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계 전, 상기 홈 저면의 노출된 기판 부분을 리세스하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 홈 저면의 노출된 기판 부분을 리세스하는 단계는 기판을 300∼500Å 두께 만큼 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 홈 저면의 노출된 기판 부분을 리세스하는 단계 후, 그리고, 상기 게이트절연막과 게이트도전막을 형성하는 단계 전, 상기 리세스된 기판 내에 채널 문턱전압 조절을 위해 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서, 상기 2차 LDD 형성을 위한 이온주입은 경사 이온주입으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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