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KR970009054B1 - 평면구조 모스 트랜지스터 및 그 제조방법 - Google Patents

평면구조 모스 트랜지스터 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

평면구조 모스 트랜지스터 및 그 제조방법
제1도는 종래의 평면구조 트랜지스터의 단면도.
제2도는 본 발명의 평면구조 트랜지스터의 단면도.
제3도는 제2도와 같은 구조의 트랜지스터를 구현하는 공정 예시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : LDD(Lightly Doped Drain)영역
3 : 소스/드레인영역
4 : 저온공정(Low Temperature Oxidation) 실리콘산화막
5 : 게이트산화막 6 : 다결정실리콘막
본 발명은 평면구조 모스 트랜지스터(Fully Planarized Concave Transistor)에 관한 것으로, 특히 게이트와 소스, 게이트와 드레인 사이의 기생축전 용량(Parasitic Capacitance)을 감소시키는 평면구조 모스 트랜지스터 및 그 제조방법에 관한 것이다.
제1도는 종래의 평면구조 트랜지스터의 단면도로, 도면부호 1은 실리콘기관, 2는 LDD(Lightly Doped Drain)영역, 3은 소스/드레인영역, 5는 게이트산화막, 6은 게이트 전극으로 사용되는 다결정실리콘막을 각각 나타낸다.
도면에 도시된 바와 같이 실리콘기판(1)상에 소스/드레인(3) 및 게이트(6)가 평탄화된 구조를 이룸으로써 추가적인 평탄화공정을 수반하지 않고, 또한 접합깊이를 사실상 증대시킬 수 있으므로 쇼트 채널효과(short channel effect)를 감소시킬 수 있는 등의 장점이 있다.
그러나, 상기 종래의 트랜지스터는 게이트와 소스, 게이트와 드레인 사이의 기생 축전용량이 상당한 크기로 존재함으로써 소자의 동작속도를 감소시키는 등의 문제점이 따랐다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 게이트와 소스, 게이트와 드레인 사이의 기생축전 용량(Parasitic Capacitance)을 감소시키는 평면구조 모스 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 게이트, 소스/드레인이 평탄화된 평면구조 모스 트랜지스터에 있어서, 반도체기판 상에 LDD 영역, 소스/드레인영역이 소정 패턴으로 적층되어 형성되고 ; 상기 소스/드레인영역 측면 및 상부에 절연막이 두텁게 형성되고 ; 상기 소스/드레인 사이에 게이트가 형성되되, 게이트절연막에 의헤 소스와 게이트, 드레인과 게이트가 상호 절연된 구조를 포함하여 이루는 것을 특징으로 한다.
또한, 본 발명은 반도체기판 상에 LDD 영역, 소스/드레인영역이 소정 패턴으로 적층되어 형성되고, 상기 LDD 영역, 및 소스/드레인영역 상부에 절연막이 두텁게 형성되고, 상기소스/드레인 사이에 게이트가 형성되되, 게이트절연막에 의해 소스와 게이트, 드레인과 게이트가 상호 절연된 구조를 포함하는 평면구조 모스트랜지스터 제조방법에 있어서, 반도체기판 상에 저농도로 도핑된 막을 형성하는 단계 ; 상기 저농도로 도핑된 막 상부에 고농도로 도핑된 막을 형성하는 단계 ; 상기 고농도로 도핑된 막, 저농도로 도핑된 막을 선택식각하여 상기 실리콘기판을 소정정도 노출시키는 단계 ; 상기 노출된 실리콘기판 상에 절연막을 두껍게 형성하는 단계 ; 및 전체구조 상부에 게이트절연막을 형성한 후, 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
제2도는 본 발명에 따른 평면구조 트랜지스터의 단면도, 제3도는 상기 제2도와 같은 구조의 트랜지스터를 형성하는 공정 예시도로서, 도면부호 4는 저온공정에 의한 실리콘산화막을 나타내며, 상기 제1도와 동일 부분은 동일 부호로써 표기한다.
본 트랜지스터는 실리콘기판(1)상에 LDD 영역(2) 소스/드레인(3)이 소정 패턴으로 적층되어 형성되고, 상기 LDD 영역(2), 및 소스/드레인(3) 상부에 절연막(4)이 두텁게 형성되고, 상기 소스/드레인(3) 사이에 게이트(6)가 형성되되, 게이트절연막(4)에 의해 소스와 게이트, 드레인과 게이트가 상호 절연된 구조를 이룬다. 이때, 상기 LDD 영역(2), 및 소스/드레인(3) 상부 소정부위에 두텁게 형성된 절연막(4)이 얇게 형성되는 게이트절연막(5)을 보완하여 절연도를 높임으로써, 게이트와 소스, 게이트와 드레인 사이의 기생 축전용량 값을 감소시키게 된다.
그러면, 상기 트랜지스터의 제조방법을 살펴보자.
먼저, 제2a도에 도시된 바와 같이 실리콘기판(1)상에 LDD 영역 형성을 위해 저농도(대개 1018㎝-3)로 도핑된 막(2′)을 형성하고, 상부에 소스/드레인을 형성하기 위해 고농도(대개 1020㎝-3)로 도핑된 막(3′)을 형성한다. 이때, LDD 영역 형성은 핫캐리어의 재현성(hot carrier reliability)를 보장하기 위함이다.
이어서, 제2b도는 상기 소스/드레인 형성을 위한 고농도로 도핑된 막(3′) 및 LDD 형성을 위한 저농도로 도핑된 막(2′)을 선택식각하여 LDD 영역(2) 및 소스/드레인(3) 패턴을 형성함으로써 게이트 전극 형성 부위의 상기 실리콘기판(1)을 노출시킨 상태의 단면도이다.
상기 노출된 실리콘기판(1) 상에 800 내지 900℃의 낮은 온도로 습식산화(wet oxidation)하는 저온산화공정(low temperature oxidation)을 진행하여, 상기 고농도로 도핑된 소스/드레인(3)의 산화막이 LDD 영역(2)과 실리콘기판(1)에 비해 2 내지 10배 가량 두껍게 성장된다. 이후에 LDD 영역(2)과 실리콘기판(1)의 산화막만이 식각되도록 선택식각하면 제2C도에서와 같은 산화막(4)이 두껍게 형성된다.
끝으로, 제2D도는 전체구조 상부에 게이트산화막(5)을 형성한 후, 게이트 전극으로 사용될 다결정실리콘막(6)을 증착하여 에치백한 후의 단면도이다. 이로써 게이트와 소스/드레인영역이 평탄화된 모스 트랜지스터를 형성할 수 있다.
상기와 같이 이루어지는 본 발명은 두껍게 형성된 산화막이 게이트와 소스, 게이트와 드레인 사이에 존재하게 되어 게이트와 소스, 게이트와 드레인 사이의 기생 축전 용량 값을 감소시킬 수 있어 소자의 동작속도를 개선할 수 있는 효과가 있다.

Claims (3)

  1. 게이트(6), 소스/드레인(3)이 평탄화된 평면구조 모스 트랜지스터에 있어서, 반도체기판(1) 상에 LDD 영역(2), 소스/드레인영역(3)이 소정 패턴으로 적층되어 형성되고 ; 상기 소스/드레인영역(3) 측면 및 상부에 절연막(4)이 두텁게 형성되고 ; 상기 소스/드레인(3) 사이에 게이트(6)가 형성되되, 게이트절연막(5)에 의해 소스와 게이트, 드레인과 게이트가 상호 절연된 구조를 포함하여 이루어지는 것을 특징으로 하는 평면구조 모스 트랜지스터.
  2. 반도체기판(1) 상에 LDD 영역(2), 소스/드레인영역(3)이 소정 패턴으로 적층되어 형성되고, 상기 소스/드레인영역(3) 측면 및 상부에 절연막(4)이 두텁게 형성되고, 상기 소스/드레인(3) 사이에 게이트(6)가 형성되되, 게이트절연막(5)에 의해 소스와 게이트 드레인과 게이트가 상호 절연된 구조를 포함하는 평면구조 모스트랜지스터 제조방법에 있어서, 반도체기판(1)상에 저농도로 도핑된 막(2′)을 형성하는 단계 ; 상기 저농도로 도핑된 막(2′) 상부에 고농도로 도핑된 막(3′)을 형성하는 단계 ; 상기 고농도로 도핑된 막(3′), 저농도로 도핑된 막(2′)을 선택식각하여 상기 실리콘기판(1)을 소정정도 노출시키는 단계 ; 상기 노출된 실리콘기판(1) 상에 절연막(4)을 두껍게 형성하는 단계 ; 및 전체구조 상부에 게이트절연막(5)을 형성한 후, 게이트 전극(6)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 평면구조 모스 트랜지스터 제조방법.
  3. 제2항에 있어서, 상기 절연막(4)은 800 내지 900℃의 낮은 온도로 습식산화(wet oxidation)하는 저온산화공정(low temperature oxidation)을 통해 형성된 산화막인 것을 특징으로 하는 평면구조 모스 트랜지스터 제조방법.
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