JP3057439B2 - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス及
びその製造方法に関し、特にゲート絶縁膜の側壁での電
子トラップ及びゲート絶縁膜とシリコン基板の間の界面
で生じる悪影響を防止することができるＭＯＳ電界効果
トランジスタ（ＭＯＳＦＥＴ）及びその製造方法に関す
る。
びその製造方法に関し、特にゲート絶縁膜の側壁での電
子トラップ及びゲート絶縁膜とシリコン基板の間の界面
で生じる悪影響を防止することができるＭＯＳ電界効果
トランジスタ（ＭＯＳＦＥＴ）及びその製造方法に関す
る。
【０００２】
【従来の技術】一般に、ＭＯＳデバイスは、半導体Ｓｉ
の表面に酸化膜ＳｉＯ2を形成し、その上に金属を形成
した構造である。そのうち電界効果トランジスタは、第
１導電型シリコン基板に酸化膜からなるゲート絶縁膜及
びゲート電極が順次に形成され、シリコン基板のゲート
電極の両側にソース／ドレイン不純物領域が形成されて
いる。このＭＯＳＦＥＴはゲート電極の電位に基づいて
ソース−ドレイン間に流れる電流（チャネル電流）を制
御することができる。
の表面に酸化膜ＳｉＯ2を形成し、その上に金属を形成
した構造である。そのうち電界効果トランジスタは、第
１導電型シリコン基板に酸化膜からなるゲート絶縁膜及
びゲート電極が順次に形成され、シリコン基板のゲート
電極の両側にソース／ドレイン不純物領域が形成されて
いる。このＭＯＳＦＥＴはゲート電極の電位に基づいて
ソース−ドレイン間に流れる電流（チャネル電流）を制
御することができる。
【０００３】以下、従来のＭＯＳＦＥＴを図面に基づき
説明する。図１は従来のＭＯＳＦＥＴの構造平面図であ
り、図２は図１のＩ−Ｉ’線上の構造断面図であり、図
３は図１のII−II’線上の構造断面図であり、図４ａ〜
図４ｄは図１のＩ−Ｉ’線上の従来のＭＯＳＦＥＴの工
程断面図である。従来のｎチャネルＭＯＳＦＥＴの構造
は、ｐ型半導体基板１のフィールド領域にフィールド酸
化膜２が形成され、アクティブ領域の所定部位にゲート
絶縁膜３、ゲート電極４、及びキャップゲート絶縁膜５
が形成される。そして、ゲート絶縁膜３、ゲート電極
４、及びキャップゲート絶縁膜５の側面には絶縁膜側壁
７が形成され、半導体基板１の絶縁膜側壁７の下には低
濃度ｎ型不純物領域６が、かつ絶縁膜側壁７の両側には
ソース／ドレイン領域である高濃度ｎ型不純物領域８が
形成される。
説明する。図１は従来のＭＯＳＦＥＴの構造平面図であ
り、図２は図１のＩ−Ｉ’線上の構造断面図であり、図
３は図１のII−II’線上の構造断面図であり、図４ａ〜
図４ｄは図１のＩ−Ｉ’線上の従来のＭＯＳＦＥＴの工
程断面図である。従来のｎチャネルＭＯＳＦＥＴの構造
は、ｐ型半導体基板１のフィールド領域にフィールド酸
化膜２が形成され、アクティブ領域の所定部位にゲート
絶縁膜３、ゲート電極４、及びキャップゲート絶縁膜５
が形成される。そして、ゲート絶縁膜３、ゲート電極
４、及びキャップゲート絶縁膜５の側面には絶縁膜側壁
７が形成され、半導体基板１の絶縁膜側壁７の下には低
濃度ｎ型不純物領域６が、かつ絶縁膜側壁７の両側には
ソース／ドレイン領域である高濃度ｎ型不純物領域８が
形成される。
【０００４】かかる構造を有する従来のｎチャネルＭＯ
ＳＦＥＴの製造方法を図４ａ〜図４ｄに基づき説明す
る。図４ａに示すように、ｐ型半導体基板１のフィール
ド酸化膜２で区画したアクティブ領域に酸化膜でゲート
絶縁膜３を形成する。図４ｂに示すように、ゲート絶縁
膜３の所定部位にゲート電極４及びキャップゲート絶縁
膜５を順次に形成し、これらのゲート電極４及びキャッ
プゲート絶縁膜５をマスクに用いて低濃度ｎ型不純物イ
オンを注入する。
ＳＦＥＴの製造方法を図４ａ〜図４ｄに基づき説明す
る。図４ａに示すように、ｐ型半導体基板１のフィール
ド酸化膜２で区画したアクティブ領域に酸化膜でゲート
絶縁膜３を形成する。図４ｂに示すように、ゲート絶縁
膜３の所定部位にゲート電極４及びキャップゲート絶縁
膜５を順次に形成し、これらのゲート電極４及びキャッ
プゲート絶縁膜５をマスクに用いて低濃度ｎ型不純物イ
オンを注入する。
【０００５】図４ｃに示すように、全面に絶縁膜を堆積
し異方性エッチングしてゲート電極４及びキャップゲー
ト絶縁膜５の側面に絶縁膜側壁７を形成する。そして、
図４ｄに示すように、キャップゲート絶縁膜５及び絶縁
膜側壁７をマスクに用いた高濃度ｎ型不純物イオン注入
で半導体基板１の絶縁膜側壁７の両側にソース／ドレイ
ン領域である高濃度ｎ型不純物領域８を形成する。
し異方性エッチングしてゲート電極４及びキャップゲー
ト絶縁膜５の側面に絶縁膜側壁７を形成する。そして、
図４ｄに示すように、キャップゲート絶縁膜５及び絶縁
膜側壁７をマスクに用いた高濃度ｎ型不純物イオン注入
で半導体基板１の絶縁膜側壁７の両側にソース／ドレイ
ン領域である高濃度ｎ型不純物領域８を形成する。
【０００６】従来のＭＯＳＦＥＴは、ゲート電極４及び
絶縁膜側壁７と半導体基板１との間に酸化膜からなるゲ
ート絶縁膜３が形成され、ソース／ドレイン領域が低濃
度不純物領域６と高濃度不純物領域８とからなるＬＤＤ
ＭＯＳＦＥＴである。これにより、ゲート電極４にし
きい値電圧以上の電圧を印加すると、ゲート電極４の下
側の半導体基板にチャネルが形成されてソース及びドレ
イン領域間に電流が流れる。このとき、従来のＬＤＤ構
造のＭＯＳＦＥＴは、既存のドレイン・ソースが単一に
形成されたＭＯＳＦＥＴより、低濃度不純物領域の抵抗
によりゲート電極のエッジでのドレイン電界を減少させ
得る。従って、デバイス動作時のホットキャリヤによる
特性の低下を改善することができるという利点を備えて
いる。
絶縁膜側壁７と半導体基板１との間に酸化膜からなるゲ
ート絶縁膜３が形成され、ソース／ドレイン領域が低濃
度不純物領域６と高濃度不純物領域８とからなるＬＤＤ
ＭＯＳＦＥＴである。これにより、ゲート電極４にし
きい値電圧以上の電圧を印加すると、ゲート電極４の下
側の半導体基板にチャネルが形成されてソース及びドレ
イン領域間に電流が流れる。このとき、従来のＬＤＤ構
造のＭＯＳＦＥＴは、既存のドレイン・ソースが単一に
形成されたＭＯＳＦＥＴより、低濃度不純物領域の抵抗
によりゲート電極のエッジでのドレイン電界を減少させ
得る。従って、デバイス動作時のホットキャリヤによる
特性の低下を改善することができるという利点を備えて
いる。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
のＭＯＳＦＥＴは、絶縁膜側壁と半導体基板との間に酸
化膜が形成されているので、ＭＯＳＦＥＴの動作時に絶
縁膜側壁の下側の酸化膜とシリコン基板との間の界面及
び酸化膜内に電荷トラップが発生するため、デバイスの
特性が低下する問題点があった。本発明は上記の問題点
を解決するためになされたものであり、その目的はゲー
ト側面のゲート絶縁膜で発生する電子トラップを防止し
てデバイスの特性を向上させることができるＭＯＳＦＥ
Ｔ及びその製造方法を提供することにある。
のＭＯＳＦＥＴは、絶縁膜側壁と半導体基板との間に酸
化膜が形成されているので、ＭＯＳＦＥＴの動作時に絶
縁膜側壁の下側の酸化膜とシリコン基板との間の界面及
び酸化膜内に電荷トラップが発生するため、デバイスの
特性が低下する問題点があった。本発明は上記の問題点
を解決するためになされたものであり、その目的はゲー
ト側面のゲート絶縁膜で発生する電子トラップを防止し
てデバイスの特性を向上させることができるＭＯＳＦＥ
Ｔ及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体デバイスは、第１導電型半導体基板上
に順次に形成されるゲート絶縁膜及びゲート電極と、ゲ
ート電極の側面に形成される絶縁膜側壁とを備えたデバ
イスであって、ゲート絶縁膜をゲート電極の幅にのみ形
成させ、その両側の半導体基板と絶縁膜側壁との間に空
隙を形成させたことを特徴とするものである。
の本発明の半導体デバイスは、第１導電型半導体基板上
に順次に形成されるゲート絶縁膜及びゲート電極と、ゲ
ート電極の側面に形成される絶縁膜側壁とを備えたデバ
イスであって、ゲート絶縁膜をゲート電極の幅にのみ形
成させ、その両側の半導体基板と絶縁膜側壁との間に空
隙を形成させたことを特徴とするものである。
【０００９】上記目的を達成するための本発明の半導体
デバイスの製造方法は、第１導電型半導体基板上にゲー
ト絶縁膜を形成する段階と、ゲート絶縁膜上にゲート電
極を所定の大きさに形成する段階と、ゲート電極の側面
に絶縁膜側壁を形成する段階と、絶縁膜側壁の形成のと
きに露出したゲート絶縁膜と絶縁膜側壁の下側のゲート
絶縁膜を選択的に除去する段階と、絶縁膜側壁の下側の
ゲート絶縁膜が除去された部分が完全に埋め込まれない
ようにゲート電極を含む半導体基板の全面に絶縁膜を形
成する段階とを備えることを特徴とする。
デバイスの製造方法は、第１導電型半導体基板上にゲー
ト絶縁膜を形成する段階と、ゲート絶縁膜上にゲート電
極を所定の大きさに形成する段階と、ゲート電極の側面
に絶縁膜側壁を形成する段階と、絶縁膜側壁の形成のと
きに露出したゲート絶縁膜と絶縁膜側壁の下側のゲート
絶縁膜を選択的に除去する段階と、絶縁膜側壁の下側の
ゲート絶縁膜が除去された部分が完全に埋め込まれない
ようにゲート電極を含む半導体基板の全面に絶縁膜を形
成する段階とを備えることを特徴とする。
【００１０】
【発明の実施形態】以下、本発明の半導体デバイス及び
その製造方法を添付図面に基づき詳細に説明する。図５
は本発明の第１実施形態のＭＯＳＦＥＴの構造平面図で
あり、図６は図５のＩ−Ｉ’線上のＭＯＳＦＥＴの構造
断面図であり、図７は図５のII−II’線上のＭＯＳＦＥ
Ｔの構造断面図であり、図８ａ〜図８ｄは図５のＩ−
Ｉ’線上の本発明の第１実施形態のＭＯＳＦＥＴの工程
断面図である。本第１実施形態のＭＯＳＦＥＴの構造
は、ｐ型半導体基板１に形成させたフィールド酸化膜２
で区画したアクティブ領域の所定部位にゲート絶縁膜
３、ゲート電極４、及びキャップゲート絶縁膜５が形成
される。本実施形態においては、ゲート絶縁膜はアクテ
ィブ領域前面に形成させずに、ゲート電極４の下側にの
み形成させる。そして、ゲート電極４及びキャップゲー
ト絶縁膜５の側面には絶縁膜側壁７が形成されるが、こ
の絶縁膜側壁７と半導体基板１との間の少なくとも一
部、ゲート絶縁膜３の両側に空隙１２を形成させてい
る。ゲート絶縁膜３は酸化膜で形成され、絶縁膜側壁７
はゲート絶縁膜３とエッチング選択比が異なる窒化膜で
形成される。従来同様、絶縁膜側壁７の下側の半導体基
板１には低濃度ｎ型不純物領域６が形成され、絶縁膜側
壁７の両側の半導体基板１にはソース／ドレイン領域で
ある高濃度ｎ型不純物領域８が形成される。キャップゲ
ート絶縁膜５、絶縁膜側壁７、高濃度ｎ型不純物領域
８、及びフィールド酸化膜２の表面に絶縁膜１０が形成
される。この絶縁膜１０の形成にあたっては、絶縁膜１
０がゲート電極４の下側にのみ形成させたゲート絶縁膜
３にまで達しないようにし、絶縁膜側壁の下側に半導体
基板１との間に空隙１２を形成する。
その製造方法を添付図面に基づき詳細に説明する。図５
は本発明の第１実施形態のＭＯＳＦＥＴの構造平面図で
あり、図６は図５のＩ−Ｉ’線上のＭＯＳＦＥＴの構造
断面図であり、図７は図５のII−II’線上のＭＯＳＦＥ
Ｔの構造断面図であり、図８ａ〜図８ｄは図５のＩ−
Ｉ’線上の本発明の第１実施形態のＭＯＳＦＥＴの工程
断面図である。本第１実施形態のＭＯＳＦＥＴの構造
は、ｐ型半導体基板１に形成させたフィールド酸化膜２
で区画したアクティブ領域の所定部位にゲート絶縁膜
３、ゲート電極４、及びキャップゲート絶縁膜５が形成
される。本実施形態においては、ゲート絶縁膜はアクテ
ィブ領域前面に形成させずに、ゲート電極４の下側にの
み形成させる。そして、ゲート電極４及びキャップゲー
ト絶縁膜５の側面には絶縁膜側壁７が形成されるが、こ
の絶縁膜側壁７と半導体基板１との間の少なくとも一
部、ゲート絶縁膜３の両側に空隙１２を形成させてい
る。ゲート絶縁膜３は酸化膜で形成され、絶縁膜側壁７
はゲート絶縁膜３とエッチング選択比が異なる窒化膜で
形成される。従来同様、絶縁膜側壁７の下側の半導体基
板１には低濃度ｎ型不純物領域６が形成され、絶縁膜側
壁７の両側の半導体基板１にはソース／ドレイン領域で
ある高濃度ｎ型不純物領域８が形成される。キャップゲ
ート絶縁膜５、絶縁膜側壁７、高濃度ｎ型不純物領域
８、及びフィールド酸化膜２の表面に絶縁膜１０が形成
される。この絶縁膜１０の形成にあたっては、絶縁膜１
０がゲート電極４の下側にのみ形成させたゲート絶縁膜
３にまで達しないようにし、絶縁膜側壁の下側に半導体
基板１との間に空隙１２を形成する。
【００１１】次ぎに上記構造を有する本第１実施形態の
ＭＯＳＦＥＴの製造方法を図８に基づいて説明する。図
８ａに示すように、ｐ型半導体基板１のフィールド領域
にフィールド酸化膜２を形成し、アクティブ領域に酸化
膜でゲート絶縁膜３を形成し、ゲート絶縁膜３の上に所
定の幅でゲート電極４とキャップゲート絶縁膜５を順次
に形成する。ゲート絶縁膜とキャップゲート絶縁膜５は
酸化膜で形成する。ゲート電極４及びキャップゲート絶
縁膜５をマスクに用いて半導体基板１に低濃度ｎ型不純
物イオンを注入して低濃度ｎ型不純物領域６を形成す
る。
ＭＯＳＦＥＴの製造方法を図８に基づいて説明する。図
８ａに示すように、ｐ型半導体基板１のフィールド領域
にフィールド酸化膜２を形成し、アクティブ領域に酸化
膜でゲート絶縁膜３を形成し、ゲート絶縁膜３の上に所
定の幅でゲート電極４とキャップゲート絶縁膜５を順次
に形成する。ゲート絶縁膜とキャップゲート絶縁膜５は
酸化膜で形成する。ゲート電極４及びキャップゲート絶
縁膜５をマスクに用いて半導体基板１に低濃度ｎ型不純
物イオンを注入して低濃度ｎ型不純物領域６を形成す
る。
【００１２】図８ｂに示すように、ゲート絶縁膜３とは
エッチング選択比の異なる、例えば窒化膜等の絶縁膜を
全面に堆積し、異方性エッチングでゲート電極４及びキ
ャップゲート絶縁膜５の側面に絶縁膜側壁７を形成す
る。その後、絶縁膜側壁７をマスクに用いて露出された
ゲート絶縁膜３をも除去する。絶縁膜側壁７及びキャッ
プゲート絶縁膜５をマスクに用いた高濃度ｎ型不純物イ
オン注入で前記絶縁膜側壁７の両側の前記半導体基板１
にソース／ドレイン領域の高濃度ｎ型不純物領域８を形
成する。
エッチング選択比の異なる、例えば窒化膜等の絶縁膜を
全面に堆積し、異方性エッチングでゲート電極４及びキ
ャップゲート絶縁膜５の側面に絶縁膜側壁７を形成す
る。その後、絶縁膜側壁７をマスクに用いて露出された
ゲート絶縁膜３をも除去する。絶縁膜側壁７及びキャッ
プゲート絶縁膜５をマスクに用いた高濃度ｎ型不純物イ
オン注入で前記絶縁膜側壁７の両側の前記半導体基板１
にソース／ドレイン領域の高濃度ｎ型不純物領域８を形
成する。
【００１３】図８ｃに示すように、全面に感光膜９を堆
積し、アクティブ領域上のキャップゲート絶縁膜５、ゲ
ート電極４、絶縁膜側壁７、及び絶縁膜側壁７に隣接す
る高濃度ｎ型不純物領域８の所定部分が露出されるよう
にパターニングし、絶縁膜側壁７の下側のゲート絶縁膜
３を選択的に除去する。ゲート絶縁膜３は湿式エッチン
グにより除去される。上記のように、この実施形態では
ゲート絶縁膜を２度にわたって除去しているが、１度の
エッチングで側壁７の下側のものが除去されるまで行っ
ても良い。なお、キャップゲート絶縁膜５はゲート絶縁
膜の除去によっても除去されない程度に予め堆積してお
く。また、キャップゲート絶縁膜と側壁とを同じ窒化膜
で形成させてもよい。図８ｄに示すように、感光膜９を
全部除去し、キャップゲート絶縁膜５、絶縁膜側壁７を
含む基板の全表面に絶縁膜１０を形成する。このとき、
絶縁膜１０は絶縁膜側壁７と半導体基板１との間に完全
には入り込まず、ゲート絶縁膜３と絶縁膜１０の間であ
って、絶縁膜側壁７と基板１との間に空隙１２が形成さ
れる。すなわち、ゲート電極の両側に空隙１２が形成さ
れる。
積し、アクティブ領域上のキャップゲート絶縁膜５、ゲ
ート電極４、絶縁膜側壁７、及び絶縁膜側壁７に隣接す
る高濃度ｎ型不純物領域８の所定部分が露出されるよう
にパターニングし、絶縁膜側壁７の下側のゲート絶縁膜
３を選択的に除去する。ゲート絶縁膜３は湿式エッチン
グにより除去される。上記のように、この実施形態では
ゲート絶縁膜を２度にわたって除去しているが、１度の
エッチングで側壁７の下側のものが除去されるまで行っ
ても良い。なお、キャップゲート絶縁膜５はゲート絶縁
膜の除去によっても除去されない程度に予め堆積してお
く。また、キャップゲート絶縁膜と側壁とを同じ窒化膜
で形成させてもよい。図８ｄに示すように、感光膜９を
全部除去し、キャップゲート絶縁膜５、絶縁膜側壁７を
含む基板の全表面に絶縁膜１０を形成する。このとき、
絶縁膜１０は絶縁膜側壁７と半導体基板１との間に完全
には入り込まず、ゲート絶縁膜３と絶縁膜１０の間であ
って、絶縁膜側壁７と基板１との間に空隙１２が形成さ
れる。すなわち、ゲート電極の両側に空隙１２が形成さ
れる。
【００１４】さらに、本発明の第２実施形態の半導体デ
バイス及びその製造方法は次の通りである。図９は本第
２実施形態のＭＯＳＦＥＴの構造平面図であり、図１０
は図９のＩ−Ｉ’線上のＭＯＳＦＥＴの構造断面図であ
り、図１１は図９のII−II’線上のＭＯＳＦＥＴの構造
断面図であり、図１２ａ〜図１２ｄは図９のＩ−Ｉ’線
上の本発明の第２実施形態のＭＯＳＦＥＴの工程断面図
である。本発明の第２実施形態のＭＯＳＦＥＴの構造
は、先に説明した第１実施形態の構造においてゲート電
極と絶縁膜側壁との間に他の絶縁膜側壁を形成したので
ある。すなわち、第２実施形態のＭＯＳＦＥＴの構造
は、絶縁膜側壁を第１実施形態と同じ絶縁材からなる第
１絶縁膜側壁７とその側壁とゲート電極４の両側面との
間に他の材質からなる第２絶縁膜側壁１１ａを形成させ
たことが第１実施形態と異なるだけで他は同じである。
バイス及びその製造方法は次の通りである。図９は本第
２実施形態のＭＯＳＦＥＴの構造平面図であり、図１０
は図９のＩ−Ｉ’線上のＭＯＳＦＥＴの構造断面図であ
り、図１１は図９のII−II’線上のＭＯＳＦＥＴの構造
断面図であり、図１２ａ〜図１２ｄは図９のＩ−Ｉ’線
上の本発明の第２実施形態のＭＯＳＦＥＴの工程断面図
である。本発明の第２実施形態のＭＯＳＦＥＴの構造
は、先に説明した第１実施形態の構造においてゲート電
極と絶縁膜側壁との間に他の絶縁膜側壁を形成したので
ある。すなわち、第２実施形態のＭＯＳＦＥＴの構造
は、絶縁膜側壁を第１実施形態と同じ絶縁材からなる第
１絶縁膜側壁７とその側壁とゲート電極４の両側面との
間に他の材質からなる第２絶縁膜側壁１１ａを形成させ
たことが第１実施形態と異なるだけで他は同じである。
【００１５】かかる構造を有する本発明の第２実施形態
のＭＯＳＦＥＴの製造方法は以下の通りである。図１２
ａに示すように、ｐ型半導体基板１のフィールド領域に
フィールド酸化膜２を形成する。アクティブ領域の半導
体基板１の所定部位にゲート絶縁膜３、ゲート電極４、
及びキャップゲート絶縁膜５を順次に形成する。その後
ゲート絶縁膜３をゲート電極４の下側の部分を除去して
基板表面を露出させる。ゲート電極４の側面及び露出さ
れた半導体基板１の表面に薄い酸化膜等の第１絶縁膜１
１を形成する。この第１絶縁膜１１は熱酸化方法により
酸化膜で形成する。ゲート電極４及びキャップゲート絶
縁膜５をマスクに用いて半導体基板１のゲート電極４の
両側に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不
純物領域６を形成する。
のＭＯＳＦＥＴの製造方法は以下の通りである。図１２
ａに示すように、ｐ型半導体基板１のフィールド領域に
フィールド酸化膜２を形成する。アクティブ領域の半導
体基板１の所定部位にゲート絶縁膜３、ゲート電極４、
及びキャップゲート絶縁膜５を順次に形成する。その後
ゲート絶縁膜３をゲート電極４の下側の部分を除去して
基板表面を露出させる。ゲート電極４の側面及び露出さ
れた半導体基板１の表面に薄い酸化膜等の第１絶縁膜１
１を形成する。この第１絶縁膜１１は熱酸化方法により
酸化膜で形成する。ゲート電極４及びキャップゲート絶
縁膜５をマスクに用いて半導体基板１のゲート電極４の
両側に低濃度ｎ型不純物イオンを注入して低濃度ｎ型不
純物領域６を形成する。
【００１６】図１２ｂに示すように、全面に絶縁膜を堆
積し異方性エッチングして第１絶縁膜１１及びキャップ
ゲート絶縁膜５の側面に第１絶縁膜側壁７を形成する。
この第１絶縁膜側壁７はキャップゲート絶縁膜５及び第
１絶縁膜１１をエッチストッパとして利用するために窒
化膜で形成する。そして、絶縁膜側壁７をマスクに用い
て露出された第１絶縁膜１１を選択的に除去して基板表
面を露出させる。第１絶縁膜側壁７及びキャップゲート
絶縁膜５をマスクに用いた高濃度ｎ型不純物イオン注入
で前記絶縁膜側壁７の両側の前記半導体基板１にソース
／ドレイン領域の高濃度ｎ型不純物領域８を形成する。
積し異方性エッチングして第１絶縁膜１１及びキャップ
ゲート絶縁膜５の側面に第１絶縁膜側壁７を形成する。
この第１絶縁膜側壁７はキャップゲート絶縁膜５及び第
１絶縁膜１１をエッチストッパとして利用するために窒
化膜で形成する。そして、絶縁膜側壁７をマスクに用い
て露出された第１絶縁膜１１を選択的に除去して基板表
面を露出させる。第１絶縁膜側壁７及びキャップゲート
絶縁膜５をマスクに用いた高濃度ｎ型不純物イオン注入
で前記絶縁膜側壁７の両側の前記半導体基板１にソース
／ドレイン領域の高濃度ｎ型不純物領域８を形成する。
【００１７】図１２ｃに示すように、全面に感光膜９を
堆積し、アクティブ領域上のキャップゲート絶縁膜５、
ゲート電極４、第１絶縁膜側壁７、及び第１絶縁膜側壁
７に隣接する高濃度ｎ型不純物領域８の所定部分が露出
されるように感光膜９をパターニングし、第１絶縁膜側
壁７の下側の第１絶縁膜１１を選択的に除去して第１絶
縁膜側壁７とゲート電極４との間に第２絶縁膜側壁１１
ａを形成する。
堆積し、アクティブ領域上のキャップゲート絶縁膜５、
ゲート電極４、第１絶縁膜側壁７、及び第１絶縁膜側壁
７に隣接する高濃度ｎ型不純物領域８の所定部分が露出
されるように感光膜９をパターニングし、第１絶縁膜側
壁７の下側の第１絶縁膜１１を選択的に除去して第１絶
縁膜側壁７とゲート電極４との間に第２絶縁膜側壁１１
ａを形成する。
【００１８】図１２ｄに示すように、感光膜９を全部除
去し、キャップゲート絶縁膜５、第１絶縁膜側壁７を含
む基板の全表面に第２絶縁膜１０を形成する。このと
き、第１絶縁膜１１が除去された部分の第１絶縁膜側壁
７と半導体基板１との間は空隙１２が形成される。この
ように、第１絶縁膜１１を形成させてからその側壁７の
下側を除去するようにすると、ゲート絶縁膜３を直接エ
ッチングして空隙を形成させる場合に比べて、そのエッ
チングによる除去を制御することが容易となり、歩留ま
りが向上する。
去し、キャップゲート絶縁膜５、第１絶縁膜側壁７を含
む基板の全表面に第２絶縁膜１０を形成する。このと
き、第１絶縁膜１１が除去された部分の第１絶縁膜側壁
７と半導体基板１との間は空隙１２が形成される。この
ように、第１絶縁膜１１を形成させてからその側壁７の
下側を除去するようにすると、ゲート絶縁膜３を直接エ
ッチングして空隙を形成させる場合に比べて、そのエッ
チングによる除去を制御することが容易となり、歩留ま
りが向上する。
【００１９】
【発明の効果】上述したように、本発明においては、絶
縁膜側壁と半導体基板との間のゲート電極よりの部分の
絶縁膜を除去して、そこに空隙を形成させたため、ドレ
イン電界によりホットキャリヤが発生しても絶縁膜側壁
と半導体基板との間のトラップ発生が防止される。この
ため、デバイスの特性が向上する。すなわち、ゲート電
極と半導体基板との間の漏洩電流を減少させることがで
きるとともに、高いゲート電圧を使用することができ
る。
縁膜側壁と半導体基板との間のゲート電極よりの部分の
絶縁膜を除去して、そこに空隙を形成させたため、ドレ
イン電界によりホットキャリヤが発生しても絶縁膜側壁
と半導体基板との間のトラップ発生が防止される。この
ため、デバイスの特性が向上する。すなわち、ゲート電
極と半導体基板との間の漏洩電流を減少させることがで
きるとともに、高いゲート電圧を使用することができ
る。
【００２０】また、空隙を形成させる際に、半導体基板
の表面に絶縁膜を形成し、絶縁膜側壁の下側のその絶縁
膜を除去するようにすると、簡単に除去することができ
歩留まりが向上する。さらに、ゲート絶縁膜と絶縁膜側
壁とを互いにエッチング選択比の異なる物質で形成する
と、ゲート絶縁膜を選択的にエッチングすることができ
る。したがって、工程が容易になる。
の表面に絶縁膜を形成し、絶縁膜側壁の下側のその絶縁
膜を除去するようにすると、簡単に除去することができ
歩留まりが向上する。さらに、ゲート絶縁膜と絶縁膜側
壁とを互いにエッチング選択比の異なる物質で形成する
と、ゲート絶縁膜を選択的にエッチングすることができ
る。したがって、工程が容易になる。
【図１】 従来のＭＯＳＦＥＴの構造平面図。
【図２】 図１のＩ−Ｉ’線上の構造断面図。
【図３】 図１のII−II’線上の構造断面図。
【図４】 図１のＩ−Ｉ’線上の従来のＭＯＳＦＥＴの
工程断面図。
工程断面図。
【図５】 本発明の第１実施形態のＭＯＳＦＥＴの構造
平面図。
平面図。
【図６】 図５のＩ−Ｉ’線上のＭＯＳＦＥＴの構造断
面図。
面図。
【図７】 図５のII−II’線上のＭＯＳＦＥＴの構造断
面図。
面図。
【図８】 図５のＩ−Ｉ’線上の本発明の第１実施形態
のＭＯＳＦＥＴの工程断面図。
のＭＯＳＦＥＴの工程断面図。
【図９】 本発明の第２実施形態のＭＯＳＦＥＴの構造
平面図。
平面図。
【図１０】 図９のＩ−Ｉ’線上のＭＯＳＦＥＴの構造
断面図。
断面図。
【図１１】 図９のII−II’線上のＭＯＳＦＥＴの構造
断面図。
断面図。
【図１２】 図９のＩ−Ｉ’線上の本発明の第２実施形
態のＭＯＳＦＥＴの工程断面図。
態のＭＯＳＦＥＴの工程断面図。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ キャップゲート絶縁膜 ６ 低濃度不純物領域 ７、１１ａ 絶縁膜側壁 ８ 不純物領域 ９ 感光膜 １０、１１ 絶縁膜 １２ 空隙
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウン・ソック・ヤン 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンドク−ク・ガギョン−ド ン・（番地なし）・シンラ アパートメ ント １−1508 (56)参考文献 特開 平４−124834（ＪＰ，Ａ) 特開 平９−246544（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】 第１導電型半導体基板上にゲート絶縁膜
を形成する段階と、 ゲート絶縁膜上にゲート電極及びキャップゲート絶縁膜
を積層形成する段階と、 ゲート電極及びキャップゲート絶縁膜の側面に絶縁膜側
壁を形成する段階と、全面に感光膜を塗布し、ゲート電極を中心に半導体基板
の表面の一部が露出されるようにパターニングする段階
と、 前記キャップゲート絶縁膜によってゲート電極がマスキ
ングされた状態で 絶縁膜側壁の下側のゲート絶縁膜を選
択的に除去する段階と、 絶縁膜側壁の下側のゲート絶縁膜が除去された部分が完
全に埋め込まれないようにゲート電極を含む半導体基板
の全面に絶縁膜を形成する段階とを備えることを特徴と
する半導体デバイスの製造方法。 - 【請求項２】 前記ゲート絶縁膜と絶縁膜側壁とは互い
に異なるエッチング選択比を有する絶縁物質により形成
されることを特徴とする請求項１記載の半導体デバイス
の製造方法。 - 【請求項３】 第１導電型半導体基板上の所定部位に順
次にゲート絶縁膜、ゲート電極、及びキャップゲート絶
縁膜を形成する段階と、 ゲート絶縁膜のゲート電極の下側以外の部分を除去して
ゲート電極の両側表面及び半導体基板の表面に第１絶縁
膜を形成する段階と、 前記半導体基板のゲート電極の両側に低濃度第１導電型
不純物領域を形成する段階と、 前記キャップゲート絶縁膜及び第１絶縁膜の側面に絶縁
膜側壁を形成する段階と、全面に感光膜を塗布し、ゲート電極を中心に半導体基板
の表面の一部が露出されるようにパターニングする段階
と、 前記キャップゲート絶縁膜によってゲート電極がマスキ
ングされた状態で第１絶縁膜を除去し、かつ絶縁膜側壁
の下側の第１絶縁膜を選択的に除去する段階と、 前記第１絶縁膜を選択的に除去した後、キャップゲート
絶縁膜及び絶縁膜側壁を含む半導体基板の全面に第２絶
縁膜を絶縁膜側壁の下側の第１絶縁膜の除去された部分
に空隙ができるように形成する段階と、 を備えることを特徴とする半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970055653A KR100239422B1 (ko) | 1997-10-28 | 1997-10-28 | 반도체 소자 및 제조 방법 |
| KR55653/1997 | 1997-10-28 |
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| Publication Number | Publication Date |
|---|---|
| JPH11191622A JPH11191622A (ja) | 1999-07-13 |
| JP3057439B2 true JP3057439B2 (ja) | 2000-06-26 |
Family
ID=19523616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10291811A Expired - Fee Related JP3057439B2 (ja) | 1997-10-28 | 1998-10-14 | 半導体デバイスの製造方法 |
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| KR (1) | KR100239422B1 (ja) |
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| JP2000021983A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| KR100623328B1 (ko) * | 2002-07-05 | 2006-09-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법 |
| JP2004095888A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8420491B2 (en) | 2010-11-09 | 2013-04-16 | International Business Machines Corporation | Structure and method for replacement metal gate field effect transistors |
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|---|---|---|---|---|
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| JPS63177469A (ja) * | 1987-01-16 | 1988-07-21 | Mitsubishi Electric Corp | 半導体装置 |
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| JP3105229B2 (ja) * | 1990-09-14 | 2000-10-30 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5324683A (en) * | 1993-06-02 | 1994-06-28 | Motorola, Inc. | Method of forming a semiconductor structure having an air region |
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| TW346652B (en) * | 1996-11-09 | 1998-12-01 | Winbond Electronics Corp | Semiconductor production process |
| US5736446A (en) * | 1997-05-21 | 1998-04-07 | Powerchip Semiconductor Corp. | Method of fabricating a MOS device having a gate-side air-gap structure |
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-
1998
- 1998-04-10 US US09/058,281 patent/US5874765A/en not_active Expired - Lifetime
- 1998-07-08 DE DE19830543A patent/DE19830543B4/de not_active Expired - Fee Related
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