[go: up one dir, main page]

KR0180310B1 - 상보형 모스 트랜지스터 및 그 제조방법 - Google Patents

상보형 모스 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR0180310B1
KR0180310B1 KR1019950061309A KR19950061309A KR0180310B1 KR 0180310 B1 KR0180310 B1 KR 0180310B1 KR 1019950061309 A KR1019950061309 A KR 1019950061309A KR 19950061309 A KR19950061309 A KR 19950061309A KR 0180310 B1 KR0180310 B1 KR 0180310B1
Authority
KR
South Korea
Prior art keywords
conductive layer
source
conductivity type
drain region
gate electrode
Prior art date
Application number
KR1019950061309A
Other languages
English (en)
Other versions
KR970054083A (ko
Inventor
유지형
임광현
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950061309A priority Critical patent/KR0180310B1/ko
Priority to JP31509896A priority patent/JP3954140B2/ja
Priority to US08/764,314 priority patent/US5840604A/en
Publication of KR970054083A publication Critical patent/KR970054083A/ko
Application granted granted Critical
Publication of KR0180310B1 publication Critical patent/KR0180310B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0277—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming conductor-insulator-semiconductor or Schottky barrier source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0217—Manufacture or treatment of FETs having insulated gates [IGFET] forming self-aligned punch-through stoppers or threshold implants under gate regions

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

신규한 상보형 모스(CMOS) 트랜지스터 및 그 제조방법이 개시되어 있다. 주표면 및 그 위에 형성된 채널영역을 갖는 제1도전형의 반도체기판의 상기 채널영역 위로 게이트산화막을 개재하여 게이트전극이 형성된다. 게이트전극 양 측단의 기판 주표면에 제2 도전형의 제1 소오스/드레인 영역이 형성된다. 제1 소오스/드레인 영역의 일부와 오버랩되면서 게이트산화막 상에 제2 도전형의 제1 도전층이 형성된다. 제1 도전층의 측벽에는, 게이트전극과 제1도전층을 격리하는 산화막이 형성된다. 핫-캐리어 효과를 약화시키면서 낮은 게이크-드레인 오버랩 커패시턴스(Cgd)를 구현할 수 있다.

Description

상보형 모스(CMOS) 트랜지스터 및 그 제조방법
제1도는 본 발명에 의한 CMOS 트랜지스터의 수직 단면도.
제2도 내지 제11도는 본 발명에 의한 CMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
12 : p웰 14 : n 웰
16 : 소자분리막 18 : 제1 도전층
19 : 제2 절연막 22 : 게이트산화막
24 : 게이트전극 26 : 살리사이드층
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 핫-캐리어 효과를 감소시키면서 게이트-드레인 오버랩 커패시턴스(Cgd)를 증가시키지 않는 상보형 모스(Complementary Metal Oxide Semiconductor; 이하 CMOS라 한다) 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 CMOS 소자의 크기도 축소되어 현재는 CMOS 시장에서 서브-마이크론 채널길이는 통용되어 있으며, 서브-하프 마이크론, 서브-쿼터 마이크론급의 CMOS 소자가 등장하고 있다. 그러나, 실제적으로 소자가 이상적인 전계일정 비례축소법칙에 따라 축소되지 못하기 때문에, 소자의 채널길이가 줄어들면서 채널에 걸리는 전기장의 크기가 오히려 증가하게 되었다. 이에 따라, 높은 전계에 의해 뜨거워진 전자 또는 정공이 다량 발생하여 소자의 신뢰성을 저하시키는 소위, 핫-캐리어(hot carrier) 효과가 심해지고 있다. 이러한 핫-캐리어 효과에 의해 특히 N-채널 모스 트랜지스터에서는 시간이 지남에 따라 문턱전압(threshold voltage: Vth)이 증가하고 드레인 포화전류(Ids)가 감소하는등 소자특성이 크게 저하된다.
이러한 핫-캐리어 효과를 완화시키기 위해 소오스/드레인 영역을 형성하는층이 채널방향을 향해층보다 확장된 구조의 LDD(lightly Doped Drain)구조가 가장 많이 사용되고 있다. 이러한 Ldd 구조에서는 핫-캐리어에 의한 전하의 트랩(charge trap)이나 계면준위(interface state)가드레인 위의 산화막에 생기게 된다. 이곳에 생기는 전하 트랩이나 계면준위는드레인이 미약하나마 영향을 주어 문턱전압(Vth) 변동 등의 소자특성의 열화를 야기한다.
이에 따라, LDD 구조를 개량한 다양한 소자 구조가 제시되었고, 그 중 대표적인 구조가 역-T형 LDD(Inverse-T Lightly Doped Drain; 이하 ITLDD라 한다) 구조, GOLD(Gate Overlapped LDD) 구조와 같이 드레인의층 부위를 게이트전극이 뒤덮도록 한 것이다. 상기한 구조들에 의하면, 게이트의 포지티브 바이어스가 산화막에 트랩된 전하의 영향을 상쇄시킬 수 있다. 그러나, ITLDD 구조와 GOLD 구조는 게이트전극이드레인과 완전히 오버랩되기 때문에, 게이트-드레인 오버랩 커패시턴스(gate-drain overlap capacitance: Cgd)가 증가되어 회로의 속도를 저하시키는 치명적인 단점을 갖고 있다.
따라서, 본 발명의 목적은 상술한 중래방법의 문제점을 해결하기 위한 것으로, 단채녈 CMOS 소자에 있어서 핫-캐리어 효과를 억제시키면서 게이트-드레인 오버랩 커패시턴스의 값을 증가시키지 않는 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 CMOS 트랜지스터를 제조하는데 특히 적합한 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 주표면 및 그 위에 형성된 채널영역을 갖는 제1 도전형의 반도체기판; 상기 채널영역위로 상기 반도체기판의 주표면 상에 게이트산화막을 개재하여 형성된 게이트 전극; 상기 게이트전극 양 측단의 상기 반도체기판의 주표면에 형성된 상기 제1 도전형과 반대인 제2 도전형의 제1 소오스/드레인 영역; 상기 제1 소오스/드레인 영역의 일부와 오버랩되면서 상기 게이트산화막 상에 형성된 제2 도전형의 제1 도전층; 및 상기 제1 도전층의 측벽에 형성되며 상기 게이트전극과 제1도전층을 격리하는 산화막을 구비하는 것을 특징으로 하는 반도체장치를 제공한다.
상기 제1 도전층을 폴리실리콘으로 형성된 것이 바람직하다.
상기 게이트전극의 양 측벽에 형성되어 상기 제1 도전층의 일부를 덮는 절연성 스페이서; 상기 절연성 스페이서 양 측단의 상기 반도체기판 주표면에 형성되며 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역; 및 상기 제2 소오스/드레인 영역 상에 형성되며, 상기 제1 도전층의 측면과 연결된 소오스/드레인 전극을 더 구비할 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 소자분리막에 의해 정의된 주표면을 갖는 반도체기판; 상기 소자분리막을 사이에 두고 상기 반도체기판에 형성된 제1 도전형의 제1 웰 및 상기 제1 도전형과 반대인 제2 도전형의 제2 웰; 상기 제1웰 내의 상기 반도체기판의 주표면 상에 제1 게이트산화막을 개재하여 형성된 제1 게이트전극과, 상기 제1 게이트전극 양 측단의 상기 반도체기판 주표면에 형성된 제2 도전형의 제1 소오스.드레인 영역과, 상기 제1 소오스/드레인 영역의 일부와 오버랩되면서 상기 제1 게렌산화막 상에 형성된 제2 도전형의 제1 도전층과, 상기 제1 도전층의 측벽에 형성되며 상기 제1 게이트전극과 제1 도전층을 격리하는 산화막을 갖는 제2 도전형의 모스 트랜지스터; 및 상기 제2 웰 내의 상기 반도체기판의 주표면 상에 제2 게이트산화막을 개재하여 형성된 제2 게이트전극고, 상기 제2 게이트전극 양 측단의 상기 반도체기판 주표면에 형성된 제1 도전형의 제3 소오스/드레인 영역과, 상기 제3 소오스/드레인 영역의 일부와 오버랩되면서 상기 제2 게이트산화막 상에 형성된 제1 도전형의 제3 도전층과, 상기 제3 도전층의 측벽에 형성되며 상기 제2 게이트전극과 제3 도전층을 격리하는 산화막을 갖는 제 1도전형의 모스 트랜지스터를 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터를 제공한다.
상기 제1 및 제3 도전층은 폴리실리콘으로 형성된 것이 바람직하다.
상기 제2 도전형의 제1 도전층과 상기 제1 도전형의 제3 도전층은 상기 소자분리막 상에서 서로 격리되어 있다.
상기 제2 도전형의 모스 트랜지스터는, 상기 제1 게이트전극의 양 측벽에 형성되어 상기 제1 도전층의 일부를 덮는 제1 절연성 스페이서; 상기 제1절연성 스페이서 양 측단의 상기 반도체기판 주표면에 형성되며 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역; 및 상기 제2 소오스/드레인 영역 상에 형성되며, 상기 제1 도전층의 측면과 연결된 제1 소오스/드레인 전극을 더 구비할 수 있다.
상기 제1 도전형의 모스 트랜지스터는, 상기 제2 게이트전극의 양 측벽에 형성되어 상기 제3 도전층의 일부를 엎는 제2 절연성 스페이서; 상기 제2 절연성 스페이서 양 측단의 상기 반도체기판 주표면에 형성되며 상기 제3 소오스/드레인 영역보다 높은 농도를 갖는 제1 도전형의 제4 소오스/드레인 영역; 및 상기 제4 소오스/드레인 영역상에 형성되며, 상기 제3 도전층의 측면과 연결된 제2 소오스/드레인 전극을 더 구비할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체기판 상에 제1 절연막, 제1 도전층 및 제2 절연막을 차례로 형성하는 단계; 게이트전극이 형성될 부위의 상기 제2 절연막을 식각하는 단계; 상기 식각된 제2 절연막을 마스크로 하여 상기 제1 도전층을 등방성 식각하는 단계; 노출되어 있는 상기 제1 절연막을 식각하고, 상기 결과물 상에 게이트산화막을 형성하는 단계; 상기 결과물 상에 제2 도전층을 침적하고 상기 제2 절연막 상의 제2 도전층을 식각함으로써, 제2 도전층으로 이루어진 게이트전극을 형성하는 단계; 상기 제2 절연막을 제거하는 단계; 및 상기 결과물 상에 제2 도전형의 제1 불순물을 이온주입하여, 상기 게이트전극 양 측단의 상기 반도체기판의 표면에 제2 도전형의 제1 소오스.드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
상기 제1 도전층을 진성(intrinsic) 폴리실리콘으로 형성하는 것이 바람직하다.
상기 식각된 제2 절연막을 마스크로 하여 상기 제1 도전층을 등방성 식각하는 단계에서, 상기 제2 절연막의 측면 아래에 있는 상기 제1 도전층을 400~500A 정도 식각하는 것이 바람직하다.
상기 게이트산화막을 형성하는 단계에서, 상기 제1 도전측의 측면이 함께 산화된다.
상기 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트전극의 양 측벽에 절연성 스페이서를 형성하는 단계; 상기 결과물 상에 제2 도전형의 제2 불순물을 이온주입하여, 상기 절연성 스페이서 양 측단의 상기 반도체기판의 표면에 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계; 및 상기 제2 소오스/드레인 영역상에, 상기 제1 도전층의 측면과 연결되도록 제1 소오스/드레인 전극을 형성하는 단계를 더 구비할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 소자분리막에 의해 주표면이 정의되고, 상기 소자분리막을 사이에 두고 제1 도전형의 제1 웰과 상기 제1 도전형과 반대인 제2 도전형의 제2 웰이 형성되어 있는 반도체기판 상에, 제1 절연막, 제1 도전층 및 제2 절연막을 차례로 형성하는 단계; 게이트전극이 형성될 부위긔 상기 제2 절연막을 식각하는 단계;
상기 식각된 제2 절연막을 마스크로 하여 상기 제1 도전층을 등방성 식각하는 단계; 노출되어 있는 상기 제1 절연막을 식각하고, 상기 결과물상에 게이트산화막을 형성하는 단계; 상기 결과물 상에 제2 도전층을 침적하고 상기 제2 절연막 상의 제2 도전층을 식각함으로써, 제2 도전층으로 이루어진 게이트전극을 형성하는 단계; 상기 제2 절연막을 제거하는 단계; 상기 제1 웰 부위를 개구시키는 제1 포토마스트를 이용하여 제2 도전형의 제1 불순물을 이온주입함으로써, 상기 제1 웰 내에 상기 게이트전극 양 특단의 상기 반도체기판의 주표면에 제2 도전형의 제1 소오스/드레인영역을 형성하는 단계; 및 상기 제2 웰 부위를 개구시키는 제2 포토마스크를 이용하여 제1 도전형의 제3 불순물을 이온주입함으로써, 상기 제2 웰 내에 상기 게이트전극 양 측단의 상기 반도체기판의 주표면에 제1 도전형의 제3 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법을 제공한다.
상기 제1 도전형의 제3 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트전극의 양 측벽에 절연성 스페이서를 형성하는 단계; 상기 제1 포토마스크를 이용하여 제2 도전형의 제2 불순물을 이온주입하여, 상기 제1 웰 내에 상기 절연성 스페이서 양 측단의 상기 반도체기판의 주표면에 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계; 상기 제2 포토마스크를 이용하여 제1 도전형의 제4 불순물을 이온주입하여, 상기 제2 웰 내에 상기 절연성 스페이서 양 측단의 상기 반도체기판의 주표면에 상기 제3 소오스/드레인 영역보다 높은 농도를 갖는 제1 도전형의 제4소오스/드레인 영역을 형성하는 단계; 및 상기 소자분리막 상에 있는 상기 제1 도전층을 제거하는 단계를 더 구비할 수 있다.
본 발명은 저농도의 드레인영역 상에 도전층을 형성하여 전하트랩이나 계면준위가 발생하는 게이트산화막 부위를 상기 도전층으로 덮음으로써, 핫-캐리어 효과를 약화시키면서 낮은 게이트-드레인 오버랩 커패시턴스(Cgd)를 구현할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제1도는 본 발명에 의한 CMOS 트랜지스터의 수직 단면도이다.
제1도를 참조하면, 소자분리막(16)에 의해 정의된 주표면을 갖는 반도체기판(도시되지 않음)에, 상기 소자분리막(16)을 사이에 두고 제1 도전형의 제1 웰, 예컨데 p웰(12) 및 제2 도전형의 제2 웰, 예컨데 n 웰(14)이 형성되어 있다.
상기 p웰(12)내의 기판 주표면 상에는 NMOS 트랜지스터가 다음과 같이 구성되어 형성된다. 즉, 상기 주표면 상에 제1 게이트산화막(22a)을 개재하여 그 위에 살리사이드층(26a)을 갖고 제1 게이트전극(24a)이 형성된다. 상기 제1 게이트전극(24a) 양 측단의 기판 주표면에는소오스/드레인 영역이 형성된다. 상기소오스/드레인 영역의 일부와 오버랩되면서 제1 게이트산화막(22a) 상에형의 제1 도전층(18a)이 형성된다. 상기도전층의 측벽에는, 제1 게이트전극(24a)과도전층(18a)을 격리하는 산화막(23a)이 형성된다. 제1 게이트전극(24a)의 양 측벽에는도전층(18a)의 일부를 덮는 제1 절연성 스페이서(31a)가 형성된다. 제1 절연성 스페이서(31a) 양 측단의 기판 주표면에는소오스/드레인 영역이 형성된다.소오스/드레인영역 상에는 상기도전층(18a)의 측면과 연결되도록 제1 소오스/드레인 전극(36a)이 형성된다.
상기 n웰(14) 내의 기판 주표면 상에는 PMOS 트랜지스터가 다음과 같이 구성되어 형성된다. 즉, 상기 주표면 상에 제2 게이트산화막(22b)을 개재하여 그 위에 살리사이드층(26b)을 갖느 제2 게이트전극(24b)이 형성된다. 상기 제2 게이트전극(24b) 양 측단의 기판 주표면에는소오스/드레인 영역이 형성된다. 상기소오스/드레인 영역의 일부와 오버랩되면서 제2 게이트산화막(22b) 상에형의 제3 도전층(18b)이 형성된다. 상기도전층(18b)의 측벽에는 제2 게이트산화막(22b)과도전층(18b)을 격리하는 산화막(23b)이 형성된다. 제2 게이트전극(24b)의 양 측벽에는도전층(18b)의 일부를 덮는 제2 절연성 스페이서(31b)이 형성된다. 제2 절연성 스페이서(31b) 양 측단의 기판 주표면에는소오스/드레인 영역이 형성된다.소오스/드레인 영역상에는 상기도전층(18b)의 측면과 연결되도록 제2 소오스/드레인 전극(36b)이 형성된다.
상기 NMOS 트랜지스터의도전층(18a)과 PMOS 트랜지스터의도전층(18b)은 상기 소자분리막(16)상에서 서로 격리되어 있다.
제2도 내지 제 11도는 본 발명에 의한 CMOS 트랜지스터의 제조방법을 설명하기 위한 단면도 들이다.
제2도를 참조하면, p형 또는 n형의 반도체기판(도시되지 않음)에 통상의 확산웰 공정을 실시하여 NMOS 트랜지스터가 형성될 p웰(12) 및 PMOS 트랜지스터가 형성될 n웰(14)을 형성한다. 이어서, 통상의 실리콘부분산화(LOCal Oxidation of Silicon; 이하 LOCOS라 한다) 공정을 이용하여 소자가 형성될 주표면 (활성영역)을 정의하는 소자분리막(16)을 형성한다. 여기서, 상기 소자분리막(16)은 상술한 LOCOS 공정 이외에 다른 소자분리공정을 사용하여 형성할 수 있음은 물론이다. 다음에, 상기 LOCOS 공정에 사용되었던 물질층들 (질화막 및 패드산화막)을 제거한 후, 결과물 전면에 150~200Å 두께의 제1 절연막(17), 예컨데 산화막을 연산화 방법으로 성장시킨다. 이어서, 상기 제1 절연막(17)이 형성된 결과물 전면에 400~500Å 두께로 도전물질, 예컨데 진성 폴리실리콘을 증착하여 제1 도전층(18)을 형성한 후, 그 위에 4000~5000ÅA 두께의 제2 절연막(19), 예컨데 질화막을 증착한다. 다음에, 상기 제1 도전층(18)을 식각저지층으로 이용하여, 트랜지스터의 게이트전극이 형성될 부위에 해당하는 제2 절연막(19)을 사진식각 공정으로 식각한다. 이어서, 상기 식각된 제2 절연막(19)을 이온주입방지 마스크로 사용하여 채널 이온주입(20)을 실시한다. 이때, 질화막으로 이루어진 제2 절연막(19)에 의해 채널이 형성될 영역에만 채널 이온이 주입됨으로써, 종래의 n-소오스/드레인 영역에 침투된 채널 이온으로 인해 NMOS 트랜지스터의 전자 이동도(mobility)가 감소하는 문제가 발생하지 않는다.
제3도를 참조하면, 상기 식각된 제2 절연막(19)을 마스크로 하여 노출된 제1 도전층(18)을 식각한다.L 이때, 등방성 식각방법을 사용하여 노출된 제1 도전층(18)뿐만 아니라 상기 제2 절연막(19) 측벽 아래의 제1 도전층(18)도 400-500A 정도 식각되도록 한다.
제4도를 참조하면, 상기 식각된 제1 도전층(18)을 마스크로 하여 노출된 제1 절연막(17)을 식각한다.
제5도를 참조하면, 상기 결과물 전면에 게이트산화막(22)을 열산화방법으로 150~200Å 정도의 두께로 성장시킨다. 이때, 상기 제2 절연막(19) 측벽 아래에 있는 제1 도전층(18)의 측면에서는, 폴리실리콘에서의 빠른 산화 성장률로 인해 노출된 기판 부위보다 상대적으로 두꺼운 산화막이 자라게 된다. 이 두꺼운 산화막은 후속공정에서 형성될 게이트전극과 상기 제1 도전층(18)을 전기적으로 격리하는 역할을 한다.
제6도를 참조하면, 상기 게이트산화막(22)이 형성된 결과물 전면에 제2 도전층, 예컨데형으로 도핑된 폴리실리콘을 7000~10000Å 정도의 두께로 증착하여 상기 제2 절연막(19)의 식각된 부위를 완전히 채워넣은 후, 에치백(etch-back) 방법으로 상기 제2 절연막(19) 상부의 제2 도전층을 제거함으로써,형으로 도핑된 게이트전극(24)을 형성한다. 이어서, 통상의 살리사이드 방법으로 상기게이트전극(24)의 상부에만 살리사이드층(26)을 형성한다.
제7도를 참조하면, 상기 제2 절연막(19)을 제거한 후, p웰(12) 부위를 개구하는 제1 포토마스크(27)을 형성한다. 이어서, 사익 제1 포토마스크(27)를 이온주입방지 마스크로 하여형 불순물(28)을 이온주입함으로써, NMOS 트랜지스터 영역에소오스/드레인 영역을 형성한다.
제8도를 참조하면, 상기 제1 포토마스크(27)를 제거한 후, n웰(14) 부위를 개구하는 제2 포토마스크(29)를 형성한다. 이어서, 상기 제2 포토마스크(29)를 이온주입방지 마스크로 하여형 불순물(30)을 이온주입함으로써, PMOS 트랜지스터 영역에소오스/드레인 영역을 형성한다.
제9도를 참조하면, 상기 제2 포토마스크(29)를 제거한 후, 결과물 전면에 절연물질, 예컨데 저온산화물(low temperature oxide; LTO)을 증착한 후, 이를 이방성 식각함으로써 상기 게이트전극(24)의 측벽에 절연성 스페이서(31)를 형성한다. 이어서, 상기 제1 포토마스크(27)를 이용하여형 불순물(32)을 이온주입함으로써, NMOS 트랜지스터 영역에소오스/드레인 영역을 형성한다.
제10도를 참조하면, 상기 제1 포토마스크(27)를 제거한 후, 상기 제2 포토마스크(29)를 이용하여형 불순물(34)을 이온주입함으로써, PMOS 트랜지스터 영역에소오스/드레인 영역을 형성한다. 상술한 제7도 내지 제10도까지의 공정을 거치면서, NMOS 트랜지스터 영역의 제1도전층(18)은형으로 도핑되고, PMOS 트랜지스터 영역의 제1도전층(18)은형으로 도핑된다.
제11도를 참조하면, 제1도에서 소자분리막(16)을 형성하기 위해 사용하였던 마스크를 사용하여 상기 소자분리막(16)상에 있는 제1 도전층(18)을 건식식각 방법으로 제거한다. 이때, 상기 소자분리막(16)상에 있는 게이트전극(24)은 그 위에 있는 살리사이드층(26)이 식각장병 역할을 하기 때문에 식각되지 않는다. 그 결과, NMOS 트랜지스터의형 제1 도전층(18a)과 PMOS 트랜지스터의형 제1도전층(18b)이 서로 격리된다. 이어서, 도시하지는 않았으나, 통상의 금속배선 공정을 실시하여 상기및소오스/드레인 영역상에 소오스/드레인 전극을 형성함으로써, 완성된 CMOS 트랜지스터를 얻는다.
이상 상술한 바와 같이 본 발명에 의하면, 전하 트랩이나 계면 준위가 발생하는 게이트산화막 부위를 종래의 게이트전극이 덮던 것과는 달리 드레인전극에 연결된 제1 도전층이 덮고 있기 때문에, 종래의 ITLDD 및 GOLD 구조에서의 게이트-드레인 오버랩 커패시턴스(Cgd)가 증가하는 문제르 해결할 수 있다.
또한, 제1 도에 도시된 바와 같이,드레인 상에 있는 제1 도전층의 측면이 드레인 전극과 서로 전기적으로 연결되어 있다 . NMOS 트랜지스터의 경우, 드레인전극에 포지티브 바이어스가 걸리기 때문에 이 바이어스가 상기 제1 도전층에 전달되어드레인 상에 있는 게이트산화막에 트랩된 핫-캐리어의 영향을 차단할 수 있다. 따라서, 핫-캐리어 효과르 fdir화시키면서 낮은 게이트-드레인 오버랩 커패시턴스(Cgd)를 구현할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (18)

  1. 주표면 및 그 위에 형성된 채널영역을 갖는 제1 도전형의 반도체기판; 상기채널영역 위로 상기 반도체기판의 주표면상에 게이트산화막을 개재하여 형성된 게이트전극; 상기 게이트전극 양 측단의 상기 반도체기판의 주표면에 형성된 상기 제1 도전형과 반대인 제2 도전형의 제1 소오스/드레인 영역; 상기 제1 소오스/드레인 영역의 일부와 오버랩되면서 상기 게이트산화막 상에 형성된 제2 도전형의 제1 도전층; 및 상기 제1 도전층의 측벽에 형성되며, 상기 게이트전극과 제1 도전층을 격리하는 산화막을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘으로 형성된 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 게이트전극의 양 측벽에 형성되어 상기 제1 도전층의 일부를 덮는 절연성 스페이서; 상기 절연성 스페이서 양 측단의 상기 반도체기판 주표면에 형성되며 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역; 및 상기 제2 소오스/드레인 영역상에 형성되며, 상기 제1 도전층의 측면과 연결된 제1 소오스/드레인 전극을 더 구비하는 것을 특징으로 하는 반도체장치.
  4. 소자분리막에 의해 정의된 주표면을 갖는 반도체기판; 상기 소자분리막을 사이에 두고 상기 반도체기판에 형성된 제1 도전형의 제1 웰 및 상기 제1 도전형과 반대인 제2 도전형의 제2 웰; 상기 제1 웰 내의 상기 반도체기판의 주표면 상에 제1 게이트산화막을 개재하여 형성된 제1 게이트전극과, 상기 제1 게이트전극 양 측단의 상기 반도체기판 주표면에 형성된 제2 도전형의 제1 소오스/드레인 영역과, 상기 제1 소오스/드레인 영역의 일부와 오버랩되면서 상기 제1 게이트산화막 상에 형성된 제2 도전형의 제1 도전층과, 상기 제1 도전층의 측벽에 형성되어 상기 제1 게이트전극과 제1 도전층을 격리하는 산화막을 갖는 제2 도전형의 모스 트랜지스터; 및 상기 제2 웰 내의 상기 반도체기판의 주표면 상에 제2 게이트산화막을 개재하여 형성된 제2 게이트전극과, 상기 제2 게이트전극 양 측단의 상기 반도체기판 주표면에 형성된 제1 도전형의 제3 소오스/드레인 영역과, 상기 제3 소오스/드레인 영역의 일부와 오버랩되면서 상기 제2 게이트산화막 상에 형성된 제1 도전형의 제3 도전층과, 상기 제3 도전층의 측벽에 형성되어 상기 제2 게이트전극과 제3 도전층을 격리하는 산화막을 갖는 제1도전형의 모스 트랜지스터를 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터.
  5. 제4항에 있어서, 상기 제2 도전형의 제1 도전층과 상기 제1 도전형의 제3 도전층은 상기 소자분리막 상에서 서로 격리되어 있는 것을 특징으로 하는 상보형 모스 트랜지스터.
  6. 제4항에 있어서, 상기 제1 및 제3 도전층은 폴리실리콘으로 형성된 것을 특징으로 하는 상보형 모스 트랜지스터.
  7. 제4항에 있어서, 상기 제2 도전형의 모스 트랜지스터는, 상기 제1 게이트전극의 양 측벽에 형성되어 상기 제1 도전층의 일부를 덮는 제1 절연성 스페이서; 상기 제1 절연성 스페이서 양 측단의 상기 반도체기판 주표면에 형성되며 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역; 및 상기 제2 소오스/드레인 영역상에 형성되며, 상기 제1 도전층의 측면과 연결된 제1 소오스/드레인 전극을 더 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터.
  8. 제4항에 있어서, 상기 제1도전형의 모스 트랜지스터는, 상기 제2 게이트전극의 양 측벽에 형성되어 상기 제3 도전층의 일부를 덮는 제2 절연성 스페이서; 상기 제2 절연성 스페이서 양 측단의 상기 반도체기판 주표면에 형셩되며 상기 제3 소오스/드레인 영역보다 높은 농도를 갖는 제1 도전형의 제4 소오스/드레인 영역; 및 상기 제4 소오스/드레인 영역상에 형성되며, 상기 제3 도전층의 측면과 연결된 제2 소오스/드레인 전극을 더 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터.
  9. 제1 도전형의 반도체기판 상에 제1 절연막, 제1 도전층 및 제2 절연막을 차례로 형성하는 단계; 게이트전극이 형성될 부위의 상기 제2 절연막을 식각하는 단계; 상기 삭각된 제2 절연막을 마스크로 하여 상기 제1 도전층을 등방성 식각하는 단계; 노출되어 있는 상기 제1 절연막을 식각하고, 상기 결과물 상에 게이트산화막을 형성하는 단계; 상기 결과물 상에 제2 도전층을 침적하고 상기 제2 절연막 상의 제2 도전층을 식각함으로써, 제2 도전층으로 이루어진 게이트 전극을 형성하는단계; 상기 제2 절연막을 제거하는 단계; 및 상기 결과물 상에 제2 도전형의 제1 불순물을 이온주입하여, 상기 게이트전극 양 측단의 상기 반도체기판의 표면에 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제1 도전층은 진성 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 식각된 제2 절연막을 마스크로 하여 상기 제1 도전층을 등방성 식각하는 단계에서, 상기 제2 절연막의 측면 아래에 잇는 상기 제1 도전층을 400~500A 정도 식각하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기 게이트산화막을 형성하는 단계에서, 상기 제1 도전층의 측면이 함께 산화되는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계 후, 상기 게이트전극의 양 측벽에 절연성 스페이서를 형성하는 단계; 상기 결과물 상에 제2 도전형의 제2 불순물을 이온주입하여, 상기 절연성 스페이서 양 측단의 상기 반도체기판의 표면에 사익 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계; 및 상기 제2 소오스/드레인 영역상에, 상기 제1 도전층의 측면과 연결되도록 제1 소오소/드레인 전극을 형성하는 단계를 더 구비하는 것을 특징으로하는 반도체장치의 제조방법.
  14. 소자분리막에 의해 주표면이 정의되고, 상기 소자분리막을 사이에 두고 제1 도전형의 제1 웰과 상기 제1 도전형과 반대인 제2 도전형의 제2 웰이 형성되어 있는 반도체기판 상에, 제1 절연막, 제1 도전층 및 제2 절연막을 차례로 형성하는 단계;게이트전극이 형성될 부위의 상기 제2 절연막을 식각하는 단계; 상기 식각된 제2 절연막을 마스크로 하여 상기 제1 도전층을 등방성 식각하는 단계; 노출되어 있는 상기 제1 절연막을 식각하고, 상기 결과물 상에 게이트산화막을 형성하는 단계; 상기 결과물 상에 제2 도전층을 침적하고 상기 제2 절연막 상의 제2 도전층을 식각함으로써, 제2 도전층으로 이루어진 게이트전극을 형성하는 단계; 상기 제2 절연막을 제거하는 단계; 상기 제1 웰 부위를 개구시키는 제1 포토마스크를 이용하여 제2 도전형의 제1 불순물을 이온주입함으로써, 상기 제1 웰 내에 상기 게이트전극 양 측단의 상기 반도체기판의 주표면에 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계; 및 상기 제2 웰 부위를 개구시키는 제2 포토마스크를 이용하여 제1 도전형의 제3 불순물을 이온주입함으로써, 상기 제2 웰 내에 상기 게이트전극 양 측단의 상기 반도체기판의 주표면에 제1 도전형의 제3 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
  15. 제14항에 있어서, 상기 제1 도전층은 진성 폴리실리콘으로 형성하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
  16. 제14항에 있어서, 상기 식각된 제2 절연막을 미스크로 하여 상기 제1 도전층을 등방성 식각하는 단계에서, 상기 제2 절연막의 측면 아래에 있는 상기 제1 도전층을 400~500A 정도 식각하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
  17. 제14항에 있어서, 상기 게이트산화막을 형성하는 단계에서, 상기 제1 도전층의 측면이 함께 산화되는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
  18. 제14항에 있어서, 상기 제1 도전형의 제3 소오스/드레인 영역을 형성하는 단계후, 상기 게이트전극의 양 측벽에 절연성 스페이서를 형성하는 단계; 상기 제1 포토마스크를 이용하여 제2 도전형의 제2 불순물을 이온주입함으로써, 상기 제1 웰 내에 상기 절연성 스페이서 양 측단의 상기 반도체기판의 주표면에 상기 제1 소오스/드레인 영역보다 높은 농도를 갖는 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계; 상기 제2 포토마스크를 이용하여 제1 도전형의 제4 불순물을 이온주입함으로써, 상기 제2 웰 내에 상기 절연성 스페이서 양 측단의 상기 반도체기판의 주표면에 상기 제3 소오스/드레인 영역보다 높은 농도를 갖는 제1 도전형의 제4 소오스/드레인 영역을 형성하는 단계; 및 상기 소자분리막 상에 있는 상기 제1 도전층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 상보형 모스 트랜지스터의 제조방법.
KR1019950061309A 1995-12-28 1995-12-28 상보형 모스 트랜지스터 및 그 제조방법 KR0180310B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950061309A KR0180310B1 (ko) 1995-12-28 1995-12-28 상보형 모스 트랜지스터 및 그 제조방법
JP31509896A JP3954140B2 (ja) 1995-12-28 1996-11-26 半導体装置及びその製造方法
US08/764,314 US5840604A (en) 1995-12-28 1996-12-12 Methods of forming MOS transistors having hot-carrier suppression electrodes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950061309A KR0180310B1 (ko) 1995-12-28 1995-12-28 상보형 모스 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR970054083A KR970054083A (ko) 1997-07-31
KR0180310B1 true KR0180310B1 (ko) 1999-03-20

Family

ID=19445859

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950061309A KR0180310B1 (ko) 1995-12-28 1995-12-28 상보형 모스 트랜지스터 및 그 제조방법

Country Status (3)

Country Link
US (1) US5840604A (ko)
JP (1) JP3954140B2 (ko)
KR (1) KR0180310B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0847081A1 (en) * 1996-12-09 1998-06-10 Texas Instruments Incorporated Improvements in or relating to semiconductor devices
DE19812212A1 (de) 1998-03-19 1999-09-23 Siemens Ag MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren
US6265256B1 (en) * 1998-09-17 2001-07-24 Advanced Micro Devices, Inc. MOS transistor with minimal overlap between gate and source/drain extensions
US6124627A (en) * 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
KR100347544B1 (ko) * 1999-02-13 2002-08-07 주식회사 하이닉스반도체 반도체 소자의 접합 제조 방법
US6277698B1 (en) * 1999-08-25 2001-08-21 Advanced Micro Devices, Inc. Method of manufacturing semiconductor devices having uniform, fully doped gate electrodes
US6090691A (en) * 1999-11-15 2000-07-18 Chartered Semiconductor Manufacturing Ltd. Method for forming a raised source and drain without using selective epitaxial growth
KR100701680B1 (ko) * 2000-12-27 2007-03-29 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조방법
US6710424B2 (en) 2001-09-21 2004-03-23 Airip RF chipset architecture
KR100485910B1 (ko) * 2003-06-20 2005-04-29 삼성전자주식회사 고내압 모스 트랜지스터 및 그 제조 방법
KR100657142B1 (ko) * 2005-06-03 2006-12-13 매그나칩 반도체 유한회사 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법
JP4703324B2 (ja) * 2005-08-30 2011-06-15 株式会社東芝 半導体装置
US20100038705A1 (en) * 2008-08-12 2010-02-18 International Business Machines Corporation Field effect device with gate electrode edge enhanced gate dielectric and method for fabrication
DE102010024309A1 (de) * 2010-06-18 2011-12-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer photovoltaischen Solarzelle

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380863A (en) * 1979-12-10 1983-04-26 Texas Instruments Incorporated Method of making double level polysilicon series transistor devices
DE3032632A1 (de) * 1980-08-29 1982-04-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung integrierter dynamischer ram-eintransistor-speicherzellen
DE3304588A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene
EP0164605B1 (en) * 1984-05-17 1990-02-28 Kabushiki Kaisha Toshiba Method of manufacturing nonvolatile semiconductor eeprom device
US4679302A (en) * 1986-05-12 1987-07-14 Northern Telecom Limited Double polysilicon integrated circuit process
US5324960A (en) * 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation

Also Published As

Publication number Publication date
JPH09186250A (ja) 1997-07-15
KR970054083A (ko) 1997-07-31
JP3954140B2 (ja) 2007-08-08
US5840604A (en) 1998-11-24

Similar Documents

Publication Publication Date Title
JP2826924B2 (ja) Ｍｏｓｆｅｔの製造方法
EP0490535B1 (en) Transistor with inverse silicide T-gate structure
US5970351A (en) Production method for a MISFET, complementary MISFET
US5674760A (en) Method of forming isolation regions in a MOS transistor device
US5714393A (en) Diode-connected semiconductor device and method of manufacture
JPH06333942A (ja) トランジスタの製造方法
US5654215A (en) Method for fabrication of a non-symmetrical transistor
US5401994A (en) Semiconductor device with a non-uniformly doped channel
KR0180310B1 (ko) 상보형 모스 트랜지스터 및 그 제조방법
US5705439A (en) Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS
EP0422129A1 (en) INCLUDED TRANSISTOR WITH DURED CHANNEL.
US6238985B1 (en) Semiconductor device and method for fabricating the same
US6495406B1 (en) Method of forming lightly doped drain MOS transistor including forming spacers on gate electrode pattern before exposing gate insulator
US5824588A (en) Double spacer salicide MOS process and device
US6077736A (en) Method of fabricating a semiconductor device
JP3448546B2 (ja) 半導体装置とその製造方法
US5567965A (en) High-voltage transistor with LDD regions
JP3283614B2 (ja) 不揮発性半導体メモリ装置及びその製造方法
JP2836515B2 (ja) 半導体装置の製造方法
JPH1187704A (ja) 半導体装置およびその製造方法
US6025239A (en) Method for fabricating an electrostatic discharge device
JP3057439B2 (ja) 半導体デバイスの製造方法
KR0154306B1 (ko) 모스 트랜지스터의 제조방법
US7202538B1 (en) Ultra low leakage MOSFET transistor
JP2917301B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951228

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951228

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981118

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981201

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981201

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011107

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021108

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20031107

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051109

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20061128

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20071203

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20071203

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20091110