[go: up one dir, main page]

JP4703324B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4703324B2
JP4703324B2 JP2005249752A JP2005249752A JP4703324B2 JP 4703324 B2 JP4703324 B2 JP 4703324B2 JP 2005249752 A JP2005249752 A JP 2005249752A JP 2005249752 A JP2005249752 A JP 2005249752A JP 4703324 B2 JP4703324 B2 JP 4703324B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
semiconductor device
expansion coefficient
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005249752A
Other languages
English (en)
Other versions
JP2007067086A (ja
Inventor
政武 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005249752A priority Critical patent/JP4703324B2/ja
Priority to US11/481,251 priority patent/US7420840B2/en
Publication of JP2007067086A publication Critical patent/JP2007067086A/ja
Priority to US12/191,060 priority patent/US8045379B2/en
Application granted granted Critical
Publication of JP4703324B2 publication Critical patent/JP4703324B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

この発明は、半導体装置に関し、例えば、半導体基板に応力を加えることにより、電子又はホールの移動度を変化させたＭＯＳ型トランジスタ等に適用されるものである。
従来より、大規模集積回路（ＬＳＩ：large-scale integration）を構成する能動素子の一つとして、ＭＯＳ（metal oxide semiconductor）型、ＭＩＳ（metal insulator semiconductor）型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。そして、このトランジスタのますますの微細化により、ＬＳＩ中のトランジスタの数が膨大となっている。そのため、そのトランジスタの数に比例して、ＬＳＩから発生する熱量も膨大なものとなってきている。結果、トランジスタを構成するシリコン等の結晶格子の格子振動が激しくなってその熱擾乱が原因の一つになって、電子又はホール（キャリア）の移動度が低減するという問題がある。
そこで、例えば、トランジスタが設けられた半導体基板に、応力を与える絶縁材を埋め込み、トランジスタのチャネル領域に所望の応力を加えて、電子又はホールの移動度を向上させる半導体装置が提案されている（例えば、特許文献１参照）。
しかし、かかる構成では、上記絶縁材が与えることができる応力は、半導体基板等の温度上昇に対して一定である。そのため、ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇した場合には、より激しくなったシリコン等の熱擾乱により応力による効果が不十分となって、電子又はホールの移動度が低減するという問題があった。
上記のように従来の半導体装置では、温度が上昇すると電子又はホールの移動度が低減するという事情があった。
特開２００４−６３５９１号公報 明細書
この発明は、温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
この発明の一態様によれば、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層を備えたＮ型の絶縁ゲート型電界効果トランジスタと、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層を備えたＰ型の絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
この発明の一態様によれば、ゲート電極の側壁上に沿って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層を備えたＮ型の絶縁ゲート型電界効果トランジスタと、ゲート電極の側壁上に沿って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層を備えたＰ型の絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
この発明の一態様によれば、半導体基板上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられチャネル領域に第１引っ張り応力を加える第１絶縁層と、前記第１絶縁層上であって前記第１絶縁層と交差する方向に設けられ、チャネル領域に前記第１引っ張り応力と同時かつ交差する方向に沿って第２引っ張り応力を加える第２絶縁層とを備えた絶縁ゲート型電界効果トランジスタを具備する半導体装置を提供できる。
この発明の一態様によれば、負の膨張係数を有しチャネル領域に引っ張り応力を加える絶縁層を備えたＮ型の絶縁ゲート型電界効果トランジスタを具備し、前記絶縁層は、負の膨張係数を持つパイロセラミックス，ＨｆＷ２Ｏ８，ＺｒＷ２Ｏ８，Ｎｂ２Ｏ５，ＳｉＯ２（faujasite）のうちの少なくとも１つを含む半導体装置を提供できる。
この発明の一態様によれば、正の膨張係数を有しチャネル領域に圧縮応力を加える絶縁層を備えたＰ型の絶縁ゲート型電界効果トランジスタを具備し、前記絶縁層は、正の膨張係数を持つパイロセラミックス，正の膨張係数を持つガラス，Ｓｉ３Ｎ４，Ａｌ２Ｏ３，ＡｌＮのうちの少なくとも１つを含む半導体装置を提供できる。
この発明によれば、温度が上昇するほど電子又はホールの移動度を向上できる半導体装置が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、第１の実施形態に係る半導体装置を模式的に示す断面図である。
図示するように、素子分離膜１２により分離されたＰ型の半導体（シリコン等）基板（P-sub）１１中のＰウェル（P-well）１３の上にＮ型であるＮＭＯＳトランジスタＮ１が設けられ、同一基板１１中のＮウェル（N-well）１３上にＰ型のＰＭＯＳトランジスタＰ１が設けられている。このトランジスタＮ１上、Ｐ１上を覆うように、層間絶縁膜３５が設けられている。
ＮＭＯＳトランジスタＮ１は、ゲート絶縁膜１４、ゲート電極１５、ソース／ドレイン１６、シリサイド層１５Ｓ、１６Ｓ、スペーサ１７、絶縁層２０、ソース／ドレインコンタクトプラグ３１を備えている。
ゲート絶縁膜１４は、半導体基板１１中のＰウェル１３上に設けられている。ゲート電極１５は、ゲート絶縁膜１４上に設けられている。ソース／ドレイン１６は、ゲート電極１５を挟むようにＰウェル１３中に隔離して設けられている。シリサイド層１５Ｓはゲート電極１５上に設けられ、シリサイド層１６Ｓはソース／ドレイン１６上に設けられている。絶縁層２０は、シリサイド層１６Ｓ上、スペーサ１７上、およびシリサイド層１５Ｓ上に亙って連続して設けられている。ソース／ドレインコンタクトプラグ３１は、層間絶縁膜３５および絶縁層２０を貫通し、ソース／ドレイン１６表面上に設けられている。
絶縁層２０は、この実施形態では、アモルファスマトリックス層２２と上記アモルファスマトリックス層２２中に散在された結晶体２１とを備えたいわゆるパイロセラミックス（pyroceramics）により形成された絶縁層である。上記結晶体２１は、例えば、ＬｉＡｌＳｉＯ４等により形成されている。そして、絶縁層２０は、全体として負の膨張係数（負の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有している。ここで、負の膨張係数とは、その体積が温度の上昇に伴って低減する割合をいう。この実施形態に係る絶縁層２０の膨張係数は、例えば、−８×１０−６／Ｋ程度である。上記結晶体２１が負の膨張係数を有し、アモルファスマトリックス層２２が正の膨張係数を有している。そのため、絶縁層２０全体中に占める割合は、アモルファスマトリックス層２２よりも結晶体２１の方が大きいことが望ましい。
ＰＭＯＳトランジスタＰ１は、ゲート絶縁膜２４、ゲート電極２５、ソース／ドレイン２６、シリサイド層２５Ｓ、２６Ｓ、スペーサ２７、絶縁層３０、ソース／ドレインコンタクトプラグ３２を備えている。
ゲート絶縁膜２４は、Ｎウェル２３上に設けられている。ゲート電極２５は、ゲート絶縁膜２４上に設けられている。ソース／ドレイン２６は、ゲート電極２５を挟むようにＮウェル２３中に隔離して設けられている。シリサイド層２５Ｓはゲート電極２５上に設けられ、シリサイド層２６Ｓはソース／ドレイン２６上に設けられている。絶縁層３０は、シリサイド層２６Ｓ上、スペーサ２７上、およびシリサイド層２５Ｓ上に亙って連続して設けられている。ソース／ドレインコンタクトプラグ３２は、層間絶縁膜３５および絶縁層３０を貫通し、ソース／ドレイン２６表面上に設けられている。
絶縁層３０は、例えば、Ｓｉ３Ｎ４等により形成されたライナー絶縁層である。さらに、絶縁層３０は、正の膨張係数（正の膨張率）［△Ｖ／Ｖ／△Ｔ］（Ｖ：体積、Ｔ：温度、△Ｖ：体積変化）を有している。ここで、正の膨張係数とは、その体積が温度の上昇に伴って増大する割合をいう。
＜動作＞
次に、この実施形態に係る半導体装置の動作について説明する。
ＮＭＯＳトランジスタＮ１の場合、例えば、このトランジスタＮ１を動作させるために、ゲート電極１５及びソース／ドレイン１６に所望の電圧が印加される。すると、トランジスタＮ１は、チャネルを流れる電流によって発熱する。
そして、この熱が絶縁層２０に伝導すると、絶縁層２０は、自身の負の膨張係数に従って圧縮する。そのため、絶縁層２０には、ソース／ドレイン１６からシリサイド層１５Ｓに沿って応力１８が発生する。結果、チャネル領域１９にチャネル長方向に沿って引っ張り応力が加えられる。ここで、上記応力１８は、例えば、８０〜１００［ＧＰａ］程度である。
ＰＭＯＳトランジスタＰ１の場合、例えば、このトランジスタＰ１を動作させるために、ゲート電極２５及びソース／ドレイン２６に所望の電圧が印加される。すると、トランジスタＰ１は、チャネルを流れる電流によって発熱する。
そして、この熱が絶縁層３０に伝導すると、絶縁層３０は、自身の正の膨張係数に従って膨張する。そのため、絶縁層３０には、シリサイド層２５Ｓからソース／ドレイン２６に沿って応力２８が発生する。結果、チャネル領域２９にチャネル長方向に沿って圧縮応力が加えられる。ここで、上記応力２８は、例えば、数〜数十［ＧＰａ］程度である。
尚、上記のようなトランジスタＮ１、Ｐ１の動作電圧に伴う発熱の場合に限らず、広くこのトランジスタＮ１、Ｐ１を備えたＬＳＩが動作する際の発熱等によっても同様の動作が得られることは勿論である。
上記のように、この実施形態に係る半導体装置によれば、下記（１）及び（２）に示す効果が得られる。
（１）ＬＳＩの温度が室温から高温（例えば、２００℃程度）に上昇するほど、電子又はホール（キャリア）の移動度を向上できる。
上記のように、ＮＭＯＳトランジスタＮ１の場合には、このトランジスタＮ１が動作する際等に発生する熱が絶縁層２０に伝導することにより、絶縁層２０は自身の負の膨張係数に従って圧縮する。そのため、絶縁層２０には、ソース／ドレイン１６からシリサイド層１５Ｓに沿って応力１８が発生する。結果、チャネル領域１９にチャネル長方向に沿って引っ張り応力を加えることができる。
ここで、ＮＭＯＳトランジスタの場合には、チャネル領域にチャネル長方向に沿った引っ張り応力が加えられると電子の移動度が向上することが知られている。そのため、基板１１等の温度が上昇して高温となった場合であっても、トランジスタＮ１の電子の移動度を向上することができる。
ＰＭＯＳトランジスタＰ１の場合には、このトランジスタＰ１が動作する際等に発生する熱が絶縁層３０に伝導することにより、絶縁層３０は自身の正の膨張係数に従って膨張する。そのため、絶縁層３０には、シリサイド層２５Ｓからソース／ドレイン２６に沿って応力２８が発生する。結果、チャネル領域２９にチャネル長方向に沿った圧縮応力を加えることができる。
そのため、基板１１等の温度が上昇して高温となった場合であっても、Ｐ１のホールの移動度を向上することができる。
しかも、高温になるほど上記応力１８、２８が大きくなるので、電子又はホールの移動度向上の効果は高温になるほど顕著である。
また、絶縁層２０は、温度上昇に比例してその体積が圧縮するため、チャネル領域１９に温度上昇に比例した引っ張り応力を加えることができる。同様に、絶縁層３０は、温度上昇に比例してその体積が膨張するため、チャネル領域２９に温度上昇に比例した圧縮応力を加えることができる。
そのため、トランジスタＮ１、Ｐ１を含むＬＳＩ等が高温となり、より激しくなったシリコン等の熱擾乱が発生した場合であっても、電子又はホールの移動度が低減することを防止できる。結果、近年のトランジスタの微細化に伴うＬＳＩ等の高温状況下において、トランジスタの特性劣化を防止できる点で非常に有利である。
（２）トランジスタＮ１、Ｐ１の電子又はホールの移動度を同時に向上できる。
上記のように、トランジスタＮ１、Ｐ１は同一基板１１上に設けられ、温度上昇に伴い、そのチャネル領域１９、２９に、同時に所望の引っ張り応力および圧縮応力を加えることができる。
そのため、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の双方に対して、同時に電子又はホールの移動度を向上できる点で有利である。結果、例えば、トランジスタＮ１、Ｐ１をいわゆるＣＭＯＳ回路に適用した場合であっても、移動度を向上できるＣＭＯＳ回路を得られる点で有利である。
また、絶縁層２０、絶縁層３０の一方の端部は、互いに結合するように連続して設けられることも可能である。その場合には、絶縁層２０、３０のいずれか一方が縮む／伸びることによって、他方の絶縁層２０、３０も伸び／縮みやすくなる。そのため、応力１８、２８を同時に増大し、チャネル領域１９、２９に加える引っ張り応力及び圧縮応力を同時に増大でき、電子又はホールの移動度を同時に向上できる点で有利である。
＜製造方法＞
次に、この実施形態に係る半導体装置の製造方法について、図１に示した半導体装置を例に挙げ、図２乃至図１０を用いて説明する。
図２は、この実施形態に係る半導体装置の製造方法を説明するためのタイムチャート図である。図３乃至図７、図９、図１０は、この実施形態に係る半導体装置の一製造工程を示す断面図である。図８は、この実施形態に係る半導体装置の温度−結晶核形成速度および温度−結晶核成長速度の関係を示す図である。この説明においては、図２に示すタイミングチャート図に則して説明する。
まず、周知の工程を用いて半導体基板１１中に素子分離膜１２を形成し、ＮＭＯＳ、ＰＭＯＳ形成領域に、例えば、ボロン（B）やリン（Ｐ）等の不純物を注入しＰウェル１３とＮウェル２３を形成する（図示せず）。さらに、周知の工程を用いて、ゲート絶縁膜１４、２４、ゲート電極１５、２５、ソース／ドレイン１６、２６、スペーサ１７、２７、及びシリサイド層１５Ｓ、１６Ｓ、２５Ｓ、２６Ｓを形成する（図示せず）。
続いて、図３に示すように、ＰＭＯＳ形成領域４２上に、例えば、ＣＶＤ（chemical vapor deposition）法を用いてシリコン窒化（Ｓｉ３Ｎ４）膜等を堆積して、保護膜４３を形成する。その後、ＮＭＯＳ形成領域４１上及び保護膜４３上に、例えば、ＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ２）４５を形成する。
続いて、図４に示すように、保護膜４３をマスクとして、ＮＭＯＳ形成領域４１に、例えば、イオン注入法によりリチウム（Ｌｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等のイオン（結晶種）４６を注入する。
続いて、図２、図５に示すように、時刻ｔ１〜ｔ２の間、例えば、酸素雰囲気中において、温度Ｔ１（例えば、１０００℃程度）で時間Δｔ１（例えば、１０分程度）の間熱処理することによって、アモルファス層４７を形成し、アモスファス状態にする。
続いて、時刻ｔ２の際に、降温速度α１において温度Ｔ２（例えば、６００℃程度）まで冷却する。ここで、上記速度α１はできるだけ大きい（速い）ほうが望ましい。
続いて、図６に示すように、時刻ｔ３〜ｔ４の間、上記アモルファス層４７を、例えば、温度Ｔ２（例えば、６００℃程度）において時間Δｔ２（例えば、５分間程度）のアニ−ルする。そして、上記アモルファス層４７中に高密度に結晶核４８を析出させる。ここで、上記結晶核４８の大きさは、例えば、数ｎｍ（ナノメータ）程度である。
さらに、上記工程（時刻ｔ３〜ｔ４）において、熱処理を行う温度は、結晶核４８が最も速く析出される温度Ｔ２（この実施形態では６００℃）であることが望ましい。即ち、図８中の実線５１に示すように、温度Ｔ２の時に結晶核４８が析出する速度が、最も速い速度Ｖ１であるため、短時間で高密度の結晶核４８が形成される。
続いて、時刻ｔ４の際に、上記結晶核４８を備えたアモルファス層４７を、昇温速度α２において温度Ｔ３（例えば、６５０℃程度）まで上昇させる。ここで、昇温速度α２は、上記結晶核４８の不均一な成長を防止するために、大きい（速い）方が望ましい。
続いて、図７に示すように、時刻ｔ５〜ｔ６の間、上記結晶核４８を備えたアモルファス層４８を、例えば、温度Ｔ３（例えば、６５０℃程度）において時間Δｔ３（例えば、１０分間程度）の間アニ−ルすることによって、上記結晶核４８を成長させ結晶体２１を形成する。同時に、上記結晶核４８を成長させて結晶体２１を形成することによって、アモルファス層４７中に上記イオン注入工程により注入されたイオン（結晶種）４６を十分に析出させて、アモルファスマトリックス層２２を形成する。結果、アモルファスマトリックス層２２と結晶体２１とを備えたパイロセラミックスを形成し、絶縁層２０を形成する。ここで、上記結晶体２１の大きさは、例えば、数ｎｍ〜数十ｎｍ程度である。
さらに、上記工程（時刻ｔ５〜ｔ６）において、アニ−ルを行う温度は、結晶核４８が最も速く成長する温度Ｔ３であることが望ましい。即ち、図８中の実線５２に示すように、温度Ｔ３の時に結晶核４８が成長する速度が、最も早く成長する速度Ｖ２となり、短時間で結晶核４８が成長する。
ここで、図８中の実線５１、５２との囲まれた領域５５でアニ−ルをすることは望ましくない。領域５５では、結晶核４８の密度も低くなり、成長も十分にできないためである。
続いて、時刻ｔ６の際に、絶縁層２０を、降温速度α３で室温程度にまで冷却する。ここで、速度α３は結晶成長で生じた内部応力を緩和するために、できるだけ小さい（遅い）方が望ましい。
以上の工程により、パイロセラミックス（pyroceramics）により形成された絶縁層２０を製造する。尚、この実施形態に示したパイロセラミックスの組成は、一例であり、例えば、Ｌｉ２Ｏ−Ａｌ２Ｏ３−ＳｉＯ２−ＴｉＯ２等の組み合わせでアモルファス状態になれる組成であればどれでも良い。
続いて、図９に示すように、ＮＭＯＳ領域４１の絶縁層２０上に、例えば、ＣＶＤ法によってシリコン窒化膜等を堆積し、保護膜５６を形成する。その後、ＰＭＯＳ領域４２の保護膜４３を除去する。その後、ＰＭＯＳ形成領域４２上及び保護膜５６上に、例えば、ＣＶＤ法を用いて正の膨張係数を有するＳｉ４Ｎ４等を堆積し、絶縁層３０を形成する。
続いて、図１０に示すように、ＮＭＯＳ形成領域４１中の保護膜５６を除去する。その後、絶縁層２０上及び絶縁層３０上に、例えば、ＣＶＤ法を用いてシリコン酸化膜（ＳｉＯ２）を堆積し、層間絶縁膜３５を形成する。
続いて、ソース／ドレイン１６、２６上の層間絶縁膜３５、絶縁層２０、３０を、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを用いて除去し、トレンチを形成する（図示せず）。その後、上記トレンチ内に、例えば、Ｃｕ等を埋め込み、ソース／ドレインコンタクトプラグ３１、３２を形成する（図示せず）。
以上の製造工程により、図１に示す半導体装置を製造する。
上記のように、この実施形態に係る半導体装置の製造方法では、結晶種４６が注入されたアモルファス層４７をアニ−ルすることにより、アモルファス層４７中に結晶核４８を形成する（図６）。続いて、上記アモルファス層４７をさらにアニ−ルすることにより結晶核48を成長させて結晶体２１を形成すると共に、アモルファスマトリックス層２２を形成し、パイロセラミックス材料からなる絶縁層２０を形成する（図７）。
その結果、結晶核４８の形成温度領域（時刻ｔ３〜ｔ４）と結晶体２１の成長温度領域（時刻ｔ５〜ｔ６）という二段階に分けてアニ−ル（熱処理）工程を設計・実施することにより、全体として負の膨張係数を有する絶縁層２０を形成する。
上記のような製造方法によれば、以下（１）乃至（４）に示す効果が得られる。
（１）トランジスタＰ１、Ｎ１の電子又はホール（キャリア）の最適な移動度を選択できる。
チャネル領域１９、２９に加えられる引っ張り応力及び圧縮応力の大きさは、絶縁層２０、３０の膜圧及びその長さに比例して増大する。
そのため、シリコン酸化膜４５（図３）やＳｉ４Ｎ４層３０（図９）を形成する際に、反応時間等の条件を制御し、最適な膜厚及び長さを選択することによって、トランジスタＮ１、Ｐ１の電子又はホールの最適な移動度を選択できる点で有利である。
さらに、必要に応じて、例えば、絶縁層２０の膜厚を絶縁層３０の膜厚の２倍程度に選択する等によって、トランジスタＮ１、Ｐ１のチャネル領域１９、２９に加えられる引っ張り応力又は圧縮応力の大きさを変化させ、移動度のバランスを必要に応じて調整することもできる。
（２）熱工程を適切に選択することにより、幅広い範囲で絶縁層２０の膨張係数の制御が可能であるため、実際のデバイス動作に最適な絶縁層２０の膨張係数を選択できる。
図８に示すように、絶縁層２０は、結晶核４８が形成される実線５１で示す温度領域および結晶核４８が成長する実線５２で示す温度領域の二つの温度領域を備えている。そのため、例えば、実線５１で示す温度領域では低い温度で熱処理をし、実線５２で示す温度領域では結晶核の成長速度が最も速い温度Ｔ３で熱処理をすると、膨張係数の比較的低い絶縁層２０を形成できる。
このように、上記熱処理工程（図６、図７）の際に、上記実線５１、５２で示す温度領域の温度（例えば、Ｔ２、Ｔ３）、時間（例えば、Δｔ２、Δｔ３）を多様に組み合わせて選択できることにより、密度および大きさが多様な結晶体２１及びアモルファスマトリックス層２２を形成できる。そのため、膨張係数のマージンを拡大でき、容易に目的の膨張係数を有した絶縁層２０を形成できる点で有利である。
また、上記イオン注入工程（図４）の際に、結晶種４６の種類・組成・注入量等を選択することによって、必要な膨張係数を制御することも可能である。
上記のように、組成等が同様であっても、イオン注入工程（図４）、熱処理工程（図６、図７）の際に最適なものを多様に選択することができるため、目的に応じて幅広い範囲での膨張係数の制御が可能である。
（３）より具体的には、例えば、温度Ｔ２、Ｔ３、時間Δｔ２＞時間Δｔ３を選択することにより、負の膨張係数が大きく、大きな引っ張り応力を加えることができる絶縁層２０を形成することができる。
チャネル領域１９により大きな引っ張り応力を加える絶縁層として働く一観点としては、負の膨張係数がより大きいことがある。そのためには、結晶体２１がより高密度で緻密に形成されていることが望ましい。ここで、時間Δｔ２を大きく取ると結晶核４８が形成する密度を高くでき、時間Δｔ３を大きくとると１つの結晶核４８を大きく成長させて大きな結晶体２１を形成できる。
よって、この実施形態のように温度Ｔ２、Ｔ３を選択した場合は、温度Ｔ２、Ｔ３のいずれも結晶核の形成速度・成長速度が最も早い温度であるから（図８）、時間Δｔ２が時間Δｔ３よりも大きく（時間Δｔ２＞時間Δｔ３）することにより、結晶体２１が高密度で緻密に形成されたパイロセラミクスの絶縁層２０を形成することができる。時間Δｔ２が小さすぎると結晶核４８の密度が低下して、結晶体２１を緻密に形成できない。一方、時間Δｔ３が大き過ぎると、１つの結晶核４８が大きく成長しすぎてストレスによるクラックが生じる可能性がある。
そのため、絶縁層２０中に占める割合を、アモルファスマトリックス層２２よりも結晶体２１方がより大きくなるように形成できる。結果、絶縁層２０の全体の膨張係数を負とさせ、負の膨張係数をより大きくできる点で有利である。
（４）結晶核４８の成長を均一にして、絶縁層２０が加える応力を均一化できる。
速度α２をできるだけ大きく（速く）することによって、アモルファス層４７の温度を結晶核４８が最も速く成長する温度Ｔ３に速く到達して温度の不均一を防止し、結晶核４８それぞれが成長する時刻を均一にできる。そのため、結晶核４８を均一に成長させて結晶体２１の粒径を均一にでき、絶縁層２０が加える応力を均一化できる点で有利である。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体装置について、図１１を用いて説明する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
図示するように、半導体基板１１上のＰウェル１３上にＮＭＯＳトランジスタＮ２が設けられ、Ｎウェル２３上にＰＭＯＳトランジスタＰ１が設けられている。
この実施形態に係る半導体装置は、シリサイド層１６Ｓ上、スペーサ１７上、及びシリサイド層１５Ｓ上に亙って負の膨張係数を有する絶縁層として、ＨｆＷ２Ｏ２層６１が設けられている点で上記第１の実施形態と相違している。このＨｆＷ２Ｏ８層６１は、室温から約８００Ｋ程度の範囲において、−１０×１０−６／Ｋ程度の膨張係数を有している。
そのため、トランジスタＮ２が動作する際等において温度が上昇した場合には、ＨｆＷ２Ｏ８層６１は圧縮し、ソース／ドレイン１６からシリサイド層１５Ｓに沿って応力１８が発生する。結果、チャネル領域１９には、チャネル長方向に沿った引っ張り応力を加えることができ、電子の移動度を向上できる。
その他の構成・動作等は、上記第１の実施形態と同様である。
上記のように、この実施形態に係る半導体装置によれば、上記第１の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置は、シリサイド層１６Ｓ上、スペーサ１７上、及びシリサイド層１５Ｓに亙って、負の膨張係数を有する絶縁層として、ＨｆＷ２Ｏ８層６１が設けられている。
さらに、このＨｆＷ２Ｏ８層６１の膨張係数は、室温程度から変化し、かつ８００Ｋ程度までにわたる広い範囲において変化する。そのため、デバイスが動作する温度環境に広く対応できる点で有利である。
このように、必要に応じて、ＨｆＷ２Ｏ８層６１を適用した構成とすることも可能である。
次に、この実施形態に係る半導体装置の製造方法について、図１１に示した半導体装置を例に挙げて、図１２及び図１３を用いて説明する。
まず、ＨｆＯＣｌ２・６Ｈ２Ｏの水溶液をＨ２ＷＯ４のアンモニウム溶液に入れて化学反応を起こさせ、その反応物のＨｆＷ２Ｏ８を形成する（図示せず）。こうして得られたＨｆＷ２Ｏ８を乾燥し、６００℃／ｈで１２００℃程度まで加熱して、この温度で２時間程度保持し、ＨｆＷ２Ｏ８粉末を形成する（図示せず）。
続いて、図１２に示すように、上記ＨｆＷ２Ｏ８粉末をシンターリング（sintering）することによってペレット（pellet）状態にしたセラミックスターゲット６３を作製する。
続いて、レーザーアブレーション（laser ablation）法を用いて、光源６４から照射されたレーザービーム６５を上記ターゲット６３に照射してターゲット６３を熱することによって、ターゲット６３中のＨｆＷ２Ｏ８粉末を羽毛状（plume）６６にして飛ばす。
続いて、図１３に示すように、上記羽毛状６６に飛ばされたＨｆＷ２Ｏ８粉末を半導体基板１１のＮＭＯＳ形成領域４１に蒸着及び堆積し、ＨｆＷ２Ｏ２層６１を形成する。
その後、上記第１の実施形態と同様の工程を用いて、絶縁層３０及び層間絶縁膜３５を形成し、図１１に示す半導体装置を製造する。
上記のような製造方法によれば、上記第１の実施形態と同様な効果が得られる。さらに、この実施形態に係る半導体装置の製造方法では、ＨｆＷ２Ｏ８粉末を半導体基板１１のＮＭＯＳ形成領域４１に蒸着させる際に、半導体基板１１の温度を、例えば、４００℃程度と低減することができる。
そのため、インプラプロファイルなどに対する影響が少なく、高性能デバイスを作製できる点で非常に有効である。
さらに、ターゲット６３から羽毛状６６に飛ばされたＨｆＷ２Ｏ８分子・原子等は、単に蒸発するだけでなく、非常に高い動的エネルギー（例えば、温度に換算すれば１億℃程度）を有している。そのため、例え同じ組成であっても、基板１１に蒸着されたＨｆＷ２Ｏ８層６１は、より高い負の膨張係数等のその他の方法では得られない物性を得ることができる。
さらに、この方法によれば、原子を一層ずつ積層することができ、制御性を向上できる点で有利である。
尚、上記レーザーアブレーション法に限らず、上記セラミックスターゲット６３をターゲットにしたスパッタリング法等によっても、基板１１上のＮＭＯＳ形成領域４１上にＨｆＷ２Ｏ８層６１等を形成することが可能である。
さらに、この実施形態においては、絶縁層２０の例として、ＨｆＷ２Ｏ８層６１を挙げて説明したが、このＨｆＷ２Ｏ８層６１の代わりに、例えば、ＺｒＷ２Ｏ８層、Ｎｂ２Ｏ５層等を適用することも可能である。上記ＺｒＷ２Ｏ８層が適用された場合には、例えば、室温から約１２００℃までの範囲において、−１０×１０−６／Ｋ程度の負の膨張係数を有する。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体装置について、図１４を用いて説明する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
図示するように、Ｎウェル２３上に、ＰＭＯＳトランジスタＰ２が設けられている。そして、シリサイド層２６Ｓ上、スペーサ２７上、及びシリサイド層２５Ｓ上に亙って、絶縁層としてＡｌ２Ｏ３層７１が設けられている点で上記第１の実施形態と相違している。このＡｌ２Ｏ３層７１は、正の膨張係数を有している。
製造方法は、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係る半導体装置及びその製造方法によれば、第１の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置では、ＰＭＯＳトランジスタＰ２の絶縁層としてＡｌ２Ｏ３層７１が設けられている。ここで、膨張係数の大きさは、熱膨張率と弾性係数との積により決定されるところ、このＡｌ２Ｏ３層７１の弾性係数は、上記第１の実施形態に説明した絶縁層（Ｓｉ３Ｎ４層）３０とほぼ同じであるが、熱膨張率が大きい。
そのため、上記第１の実施形態に係る半導体装置よりも応力２８を増大でき、チャネル領域２９に加えるチャネル長方向に沿った圧縮応力を増大して、よりホールの移動度を向上できる点で有利である。
尚、Ａｌ２Ｏ３層７１の代わりに、例えば、ＡｌＮ層等を適用した場合であっても、上記と同様の効果が得られる。
尚、Ａｌ２Ｏ３層７１の代わりに、例えば、正の膨張係数を有するパイロセラミックス、正の膨張係数を有するガラス層等を適用した場合であっても、上記と同様の効果が得られる。
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体装置について、図１５を用いて説明する。図１５は、この実施形態に係る半導体装置を示す断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
図示するように、半導体基板１１中のＰウェル１３上にＮＭＯＳトランジスタＮ３が設けられ、Ｎウェル２３上にＰＭＯＳトランジスタＰ３が設けられている。そして、この実施形態に係る半導体装置は、以下の点で上記第１の実施形態に係る半導体装置と相違している。
まず、トランジスタＮ３、Ｐ３には、上記第１の実施形態に係る半導体装置に示したスペーサ１７、２７をそれぞれ絶縁層２０、３０と一体化させている。つまり、スペーサを、応力を加える目的で使った上記絶縁層２０、３０と同じ膜としている。
さらに、素子分離膜１２上、トランジスタＮ３のシリサイド層１６Ｓ上、ゲート電極１５側壁上、及びシリサイド層１５Ｓ上に亙って絶縁層７３が設けられている。この絶縁層７３は、例えば、シリコン酸化（ＳｉＯ２（faujasite））膜により形成されている。絶縁層７３は、例えば、−４×１０−６／Ｋ程度の負の膨張係数を有している。また、当然ながら、絶縁層７３は前記負の膨張係数を有するパイロセラミックス２０でも良い。
トランジスタＰ３のシリサイド層２６Ｓ上、ゲート電極２５側壁上、及びシリサイド層２５Ｓ上に亙って絶縁層３０が設けられている。この絶縁層３０は、例えば、Ｓｉ３Ｎ４等により形成されている。
製造方法については、上記第１の実施形態と実質的に同様であるので、詳細な説明を省略する。
上記のように、この実施形態に係る半導体装置及びその製造方法によれば、上記第１の実施形態と同様の効果が得られる。さらに、この実施形態に半導体装置は、トランジスタＮ３、Ｐ３には、スペーサ１７、２７が設けられておらず、トランジスタＮ３、Ｐ３のシリサイ層上、ゲート電極側壁上に亙って、直接に絶縁層７３及び絶縁層３０が設けられている。
そのため、トランジスタＮ３にあたっては、温度上昇に伴う応力１８についてスペーサを介さずに加えることができるため、チャネル領域１９に加える引っ張り応力を増大でき、電子の移動度を向上できる点で有利である。
トランジスタＰ３にあたっては、温度上昇に伴う応力２８についてスペーサを介さずに加えることができるため、チャネル領域２９に加える圧縮応力を増大でき、ホールの移動度を向上できる点で有利である。
また、スペーサを設けないために、その部分の専有面積を削除でき、微細化できる点で非常に有利である。
［第５の実施形態］
次に、この発明の５の実施形態に係る半導体装置について、図１６及び図１７を用いて説明する。図１６は、この実施形態に係る半導体装置を示す平面図である。図１７は、図１６中のＡ−Ａ´線に沿った断面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
図示するように、半導体基板１１中のＰウェル１３上にＮＭＯＳトランジスタＮ４が設けられ、Ｎウェル２３上にＰＭＯＳトランジスタＰ４が設けられている。そして、この実施形態に係る半導体装置は、以下の点で上記第１の実施形態に係る半導体装置と相違している。
まず、ＮＭＯＳトランジスタＮ４は、シリサイド層１６Ｓ上、スペーサ１７上、およびシリサイド層１５Ｓ上に亙って連続して設けられた絶縁層２０−１と、絶縁層２０−１上に絶縁層２０−２を更に備えている。この絶縁層２０−２は、絶縁層２０−１と交差するようにチャネル幅方向に沿って設けられ、上記絶縁層２０−１と同様の構成を備えている。製造方法は、上記第１の実施形態に示した絶縁層２０の製造方法と実質的に同様であるので、詳細な説明を省略する。
ＰＭＯＳトランジスタＰ４も、絶縁層２０−１上に絶縁層２０−２を更に備えている。この絶縁層２０−２は、絶縁層２０−１と交差するようにチャネル幅方向に沿って設けられ、上記絶縁層２０−１と同様の構成を備えている。製造方法は、上記第１の実施形態と実質的に同様であるので、詳細な説明を省略する。
上記のように、この実施形態に係る半導体装置及びその製造方法によれば、上記第１の実施形態と同様の効果が得られる。さらに、この実施形態に係る半導体装置では、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４は、絶縁層２０−１上にチャネル幅方向に設けられ絶縁層２０−１と同様な構成の絶縁層２０−２を更に備えている。
そのため、ＮＭＯＳトランジスタＮ４には、温度上昇に伴い、チャネル長方向にシリサイド層１５Ｓからソース／ドレイン１６に沿った引っ張り応力１８−１だけでなく、チャネル幅方向にシリサイド層１５Ｓから基板１１に沿った引っ張り応力１８−２を更に発生させることができる。結果、チャネル領域１９において、垂直二軸方向に沿って同時に引っ張り応力を加えることができ、電子の移動度を更に向上できる点で有利である。
ＰＭＯＳトランジスタＰ４も、絶縁層２０−１上にチャネル幅方向に設けられ絶縁層２０−１と同様の構成の絶縁層２０−２を更に備えている。
そのため、温度上昇に伴い、チャネル長方向にシリサイド層２５Ｓからソース／ドレイン２６に沿った引っ張り応力１８−１だけでなく、チャネル幅方向にシリサイド層２５Ｓから基板１１に沿った引っ張り応力１８−２を更に発生させることができる。結果、チャネル領域２９において、垂直二軸方向に沿って同時に引っ張り応力を加えることができ、ホールの移動度を更に向上できる点で有利である。
また、絶縁層２０−１と絶縁層２０−２は、負の膨張係数を有していればよく、互いに異なる材料により形成することも可能である。
上記のように、垂直二軸方向に沿って同時に引っ張り応力１８−１、１８−２が加えられた場合には、電子及びホール双方の移動度を向上できる。そのため、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの双方に対して、キャリアの移動度を同時に向上できる点で非常に有利である。
さらに、異なる導電型のトランジスタに対してそれぞれ別なライナー絶縁層を設ける必要がない。そのため、構造および製造プロセスをシンプルにできる点で製造コストの低減に対して非常に有利である。
尚、上記絶縁層２０−１、２０−２の製造方法は、上記実施形態に示した方法に限らない。例えば、ＬＰＣＶＤ（liquid phase ＣＶＤ）法、スパッタ（sputtering）法、ゾルゲル（sol-gel）法等の現存の製膜方法を殆ど適用できる。
また、絶縁層２０−１、２０−２は、その必要な膨張係数に応じて、アモルファス状態であっても良いし、ガラスセラミックス状態であっても良いし、多結晶状態であっても良い。そのため、材料構造の選択肢が多い点でも有利である。
さらに、上記各実施形態の説明においては、半導体（シリコン）基板１１を一例として示したが、例えば、ゲルマニウム（Ge）の化合物半導体（SiGe等）の半導体層を適用することも可能である。上記化合物半導体を含む半導体層を用いた場合には、さらに電子又はホールの移動度を向上できる点で有利である。
以上、第１乃至第５の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係る半導体装置を示す断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するためのタイミングチャート図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するためのもので、温度−結晶核形成速度および温度−結晶核成長速度の関係を示す図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第２の実施形態に係る半導体装置を示す断面図。 この発明の第２の実施形態に係る半導体装置の製造方法のレーザーアブレーション法を説明するための図。 この発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図。 この発明の第３の実施形態に係る半導体装置を示す断面図。 この発明の第４の実施形態に係る半導体装置を示す断面図。 この発明の第５の実施形態に係る半導体装置を示す平面図。 図１６中のＡ−Ａ´線に沿った断面図。
符号の説明
１１…半導体基板、１２…素子分離膜、１３…Ｎウェル、Ｎ１…ＮＭＯＳトランジスタ、Ｐ１…ＰＭＯＳトランジスタ、１４、２４…ゲート絶縁膜、１５、２５…ゲート電極、１６、２６…ソース／ドレイン、１５Ｓ、１６Ｓ、２５Ｓ、２６Ｓ…シリサイド層、１７…スペーサ、１９、２９…チャネル領域、１８…応力、２８…応力、２０…負の膨張係数を有する絶縁層、２１…結晶体、２２…アモルファスマトリックス層、３０…正の膨張係数を有する絶縁層。

Claims (2)

  1. 半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層を備えたＮ型の絶縁ゲート型電界効果トランジスタと、
    半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層を備えたＰ型の絶縁ゲート型電界効果トランジスタとを具備すること
    を特徴とする半導体装置。
  2. ゲート電極の側壁上に沿って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層を備えたＮ型の絶縁ゲート型電界効果トランジスタと、
    ゲート電極の側壁上に沿って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層を備えたＰ型の絶縁ゲート型電界効果トランジスタとを具備すること
    を特徴とする半導体装置。
JP2005249752A 2005-08-30 2005-08-30 半導体装置 Expired - Fee Related JP4703324B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005249752A JP4703324B2 (ja) 2005-08-30 2005-08-30 半導体装置
US11/481,251 US7420840B2 (en) 2005-08-30 2006-07-06 Semiconductor device that is advantageous in operational environment at high temperatures
US12/191,060 US8045379B2 (en) 2005-08-30 2008-08-13 Semiconductor device that is advantageous in operational environment at high temperatures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005249752A JP4703324B2 (ja) 2005-08-30 2005-08-30 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010276894A Division JP5166507B2 (ja) 2010-12-13 2010-12-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2007067086A JP2007067086A (ja) 2007-03-15
JP4703324B2 true JP4703324B2 (ja) 2011-06-15

Family

ID=37802803

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005249752A Expired - Fee Related JP4703324B2 (ja) 2005-08-30 2005-08-30 半導体装置

Country Status (2)

Country Link
US (2) US7420840B2 (ja)
JP (1) JP4703324B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4744885B2 (ja) * 2005-01-18 2011-08-10 株式会社東芝 半導体装置の製造方法
JP4703324B2 (ja) * 2005-08-30 2011-06-15 株式会社東芝 半導体装置
US8415749B2 (en) * 2007-04-19 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with dielectric-sealed doped region
US9136329B2 (en) 2007-04-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with dielectric-sealed doped region
DE102007025342B4 (de) * 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
US7892932B2 (en) 2008-03-25 2011-02-22 International Business Machines Corporation Semiconductor devices having tensile and/or compressive strain and methods of manufacturing and design structure
US8803245B2 (en) 2008-06-30 2014-08-12 Mcafee, Inc. Method of forming stacked trench contacts and structures formed thereby
JP2010123633A (ja) * 2008-11-17 2010-06-03 Toshiba Corp 半導体装置
JP2010141263A (ja) * 2008-12-15 2010-06-24 Toshiba Corp 半導体装置
JP2010165787A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体装置
TWI475563B (zh) * 2012-02-01 2015-03-01 Univ Nat Chiao Tung 單端靜態隨機存取記憶體
US20140117559A1 (en) * 2012-03-30 2014-05-01 Paul A. Zimmerman Process and material for preventing deleterious expansion of high aspect ratio copper filled through silicon vias (tsvs)
CN103545241A (zh) * 2012-07-13 2014-01-29 中国科学院微电子研究所 浅沟槽隔离制造方法
WO2014025542A1 (en) * 2012-08-06 2014-02-13 Father Flanagan's Boys' Home Doing Business As Boys Town National Research Hospital Multiband audio compression system and method
CN103474398B (zh) * 2013-09-13 2020-02-14 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135208A (ja) * 1993-11-10 1995-05-23 Sony Corp 絶縁膜の形成方法
JPH08321612A (ja) * 1995-05-26 1996-12-03 Ricoh Co Ltd 半導体装置及びその製造方法
JPH11145464A (ja) * 1997-11-12 1999-05-28 Nec Corp 半導体装置及びその製造方法
JP2001028341A (ja) * 1991-03-27 2001-01-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2002043151A1 (fr) * 2000-11-22 2002-05-30 Hitachi, Ltd Dispositif a semi-conducteur et procede de fabrication correspondant
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
WO2004090992A1 (ja) * 2003-04-09 2004-10-21 Nec Corporation 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置
JP2006202853A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8303834A (nl) * 1983-11-08 1985-06-03 Philips Nv Halfgeleiderinrichting.
KR0180310B1 (ko) * 1995-12-28 1999-03-20 김광호 상보형 모스 트랜지스터 및 그 제조방법
JP2004063591A (ja) 2002-07-25 2004-02-26 Sony Corp 半導体装置とその製造方法
US6903979B1 (en) * 2003-09-17 2005-06-07 National Semiconductor Corporation Efficient method of PMOS stacked-gate memory cell programming utilizing feedback control of substrate current
US6903978B1 (en) * 2003-09-17 2005-06-07 National Semiconductor Corporation Method of PMOS stacked-gate memory cell programming enhancement utilizing stair-like pulses of control gate voltage
JP4703324B2 (ja) * 2005-08-30 2011-06-15 株式会社東芝 半導体装置
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028341A (ja) * 1991-03-27 2001-01-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JPH07135208A (ja) * 1993-11-10 1995-05-23 Sony Corp 絶縁膜の形成方法
JPH08321612A (ja) * 1995-05-26 1996-12-03 Ricoh Co Ltd 半導体装置及びその製造方法
JPH11145464A (ja) * 1997-11-12 1999-05-28 Nec Corp 半導体装置及びその製造方法
WO2002043151A1 (fr) * 2000-11-22 2002-05-30 Hitachi, Ltd Dispositif a semi-conducteur et procede de fabrication correspondant
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
WO2004090992A1 (ja) * 2003-04-09 2004-10-21 Nec Corporation 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置
JP2006202853A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8045379B2 (en) 2011-10-25
JP2007067086A (ja) 2007-03-15
US7420840B2 (en) 2008-09-02
US20080315316A1 (en) 2008-12-25
US20070045623A1 (en) 2007-03-01

Similar Documents

Publication Publication Date Title
US7420840B2 (en) Semiconductor device that is advantageous in operational environment at high temperatures
US7524740B1 (en) Localized strain relaxation for strained Si directly on insulator
US6717213B2 (en) Creation of high mobility channels in thin-body SOI devices
KR100724560B1 (ko) 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
CN101454894A (zh) 厚应变soi衬底中的工程应变
US20100041214A1 (en) Single crystal substrate and method of fabricating the same
JP2007335573A (ja) 半導体装置およびその製造方法
TWI298911B (en) Sige/soi cmos and method of making the same
US8338895B2 (en) Semiconductor device and method of manufacturing the same
JP2010123633A (ja) 半導体装置
JP2010141263A (ja) 半導体装置
CN100459042C (zh) 在MOSFET结构中形成应变Si-沟道的方法
JP2007184562A (ja) 多結晶シリコンフィルムの製造方法及びそれを適用した薄膜トランジスタの製造方法
JP2505736B2 (ja) 半導体装置の製造方法
WO2007116917A1 (ja) ３次元半導体デバイスの製造方法
US8772097B2 (en) Method for fabricating a field effect transistor, and field effect transistor
JP5166507B2 (ja) 半導体装置
JP4744885B2 (ja) 半導体装置の製造方法
JPH0614549B2 (ja) 薄膜トランジスタ
US7569499B2 (en) Semiconductor device made by multiple anneal of stress inducing layer
CN106206257A (zh) 制备低温多晶硅薄膜及晶体管的方法
JP2006140503A (ja) 半導体基板及びその製造方法
KR100695144B1 (ko) 단결정 실리콘 기판 및 그 제조방법
CN207690801U (zh) Pmos器件
JPH0536911A (ja) ３次元回路素子およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110308

LAPS Cancellation because of no payment of annual fees