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JP2905808B2 - 半導体デバイスとその製造方法 - Google Patents

半導体デバイスとその製造方法

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JP2905808B2
JP2905808B2 JP10109258A JP10925898A JP2905808B2 JP 2905808 B2 JP2905808 B2 JP 2905808B2 JP 10109258 A JP10109258 A JP 10109258A JP 10925898 A JP10925898 A JP 10925898A JP 2905808 B2 JP2905808 B2 JP 2905808B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特に短チャネル効果を改善し、電流駆動力を増加
させることができる半導体デバイスの製造方法に関す
る。
【０００２】
【従来の技術】以下、添付図面に基づいて従来の半導体
デバイス並びにその製造方法を説明する。図１は、従来
の半導体デバイスの構造図であり、図２は、その製造方
法を示す工程断面図である。従来の半導体デバイスは、
図１に示すように、半導体基板１の所定領域にゲート酸
化膜３、ゲート電極４、ゲートキャップ絶縁膜５が積層
されている。そして、ゲート酸化膜３、ゲート電極４、
ゲートキャップ絶縁膜５の両側面に側壁絶縁膜９が形成
されてい。半導体基板１のゲート電極４の両側にはＬＤ
Ｄ領域８があり、そのＬＤＤ領域８を囲んでＬＤＤ領域
８と同じ深さに第２ハロー領域７が形成されている。そ
して、半導体基板１の側壁絶縁膜９の両側にソース／ド
レイン領域１０が形成されている。さらに、第１ハロー
領域６が半導体基板１のゲート電極４の両側に形成され
ている。第２ハロー領域７は、第１ハロー領域６よりも
ゲート電極４の両側の下部内側へ入り込んでいる。第１
ハロー領域６は第２ハロー領域７よりも深く形成され、
ＬＤＤ領域８の先端部でそれらがオーバーラップされて
いる。
【０００３】上記のように構成された従来の半導体デバ
イスの製造方法は、図２ａに示すように、ｐ型の半導体
基板１に活性領域とフィールド領域を定め、フィールド
領域にフィールド酸化膜２を形成する。次いで、全面に
第１酸化膜、ポリシリコン、第２酸化膜を順次に堆積す
る。この後に、ゲート形成マスクを用いて記第１酸化
膜、ポリシリコン、第２酸化膜を異方性エッチングして
ゲート酸化膜３、ゲート電極４、ゲートキャップ絶縁膜
５を形成する。その後、半導体基板のゲート電極４の両
側に７〜２０゜でｐ型の不純物イオンをチルトイオン注
入して第１ハロー領域６を形成する。
【０００４】図２ｂに示すように、さらに、同様にｐ型
の不純物イオンを３０〜６０゜でチルトイオン注入して
第２ハロー領域７を形成する。この第２ハロー領域７
は、第１ハロー領域６よりもゲート電極４の下部内側へ
より多く入り込み且つ浅い深さとなるように形成する。
上記のように、ｐ型不純物イオンで２種類のハロー領域
を形成させてから図２ｃに示すように、半導体基板１の
ゲート電極４の両側に低濃度ｎ型不純物イオンを注入し
てＬＤＤ領域８を形成する。
【０００５】気相成長法で全面に酸化膜を堆積した後エ
ッチバックして、図２ｄに示すように、ゲート電極４の
両側面に側壁絶縁膜９を形成する。さらに、ゲート電極
４と側壁絶縁膜９をマスクに用いて半導体基板１に高濃
度ｎ型不純物イオンを注入してソース／ドレイン領域１
０を形成する。第１ハロー領域６はソース／ドレイン領
域１０の深さとほぼ一致するように形成し、第２ハロー
領域７はＬＤＤ領域８の深さとほぼ一致するように形成
して、短チャネル効果を改善する。このような過程を経
て従来の半導体デバイスの製造方法を完了する。
【０００６】
【発明が解決しようとする課題】上記のように製造され
た従来の半導体デバイス及びその製造方法は、以下のよ
うな問題点があった。しきい値電圧及び短チャネル効果
を改善し、降伏電圧の特性を調節するために、２度のイ
オン注入工程でハロー領域を形成するが、サブマイクロ
ン以下の高集積デバイスでは注入されるイオンの深さが
より低くなるため、第１ハロー領域と第２ハロー領域と
が重なるという現象が現れる。高集積デバイスにおい
て、チャネルの長さが短くなるに伴い、降伏電圧を調節
するために第１ハロー領域の濃度を高くすることが要求
され、これにより、ゲート電極の下部の第１ハロー領域
と第２ハロー領域とがオーバーラップされる部分ではド
ーピング濃度が相対的に高くなり、ドーピング濃度が高
い部分でのしきい値電圧が増加するため、素子の動作特
性の調節が難しくなる。
【０００７】本発明は、上記の問題を解決するためにな
されたもので、短チャネル効果を改善し、電流駆動力を
向上させることができる半導体デバイス並びにその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記した目的を達成する
ための本発明の半導体デバイスは、第１導電型の半導体
基板と、基板上に形成されるゲート電極と、ゲート電極
の両側面に形成される側壁絶縁膜と、ゲート電極の両側
の基板内に形成される第２導電型の低濃度第１不純物領
域と高濃度第２不純物領域と、第２導電型の第１不純物
領域を囲む所定の厚さの第１導電型の第１不純物領域
と、第２導電型の第２不純物領域を囲む所定の厚さの第
１導電型の第２不純物領域とを備えることを特徴とす
る。
【０００９】そして、上記のように構成された本発明の
半導体デバイスの製造方法は、第１導電型の半導体基板
上にゲート電極を形成する工程と、ゲート電極の両側の
半導体基板に第２導電型の低濃度第１不純物領域を形成
する工程と、第２導電型の低濃度第１不純物領域を囲む
ように第１導電型の第１不純物領域を所定の厚さで形成
する工程と、ゲート電極の両側面に側壁絶縁膜を形成す
る工程と、側壁絶縁膜の両側の基板内に第２導電型の高
濃度第２不純物領域を形成する工程と、第２導電型の高
濃度第２不純物領域を囲むように第１導電型の第２不純
物領域を所定の厚さで形成する工程とを備えることを特
徴とする。
【００１０】
【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の半導体デバイス並びにその製造方法を説明す
る。図３は、本発明の一本実施形態の構造を示す図であ
り、図４、図５は、その製造方法を示す断面図である。
本実施形態は、図３に示すように、第１不純物であるｐ
型の半導体基板２１の一領域にゲート酸化膜２２、ゲー
ト電極２３、ゲートキャップ絶縁膜２４が積層され、そ
の両側の側壁絶縁膜２７が形成されている。そして、半
導体基板２１には第２不純物であるｎ型の不純物を注入
されたＬＤＤ領域２５とソース／ドレイン領域２８とが
形成されている。本実施形態における第１導電型の第１
不純物領域であるｐ型の第１ハロー領域２６はＬＤＤ領
域２５の先端部分からＬＤＤ領域２５ソース／ドレイン
領域２８を囲むように半導体基板２１の深い位置に形成
されている。また、第１導電型の第２不純物領域である
第２ハロー領域２９はソース／ドレイン領域２８の先端
部分からその領域を囲むように第１ハロー領域の内側に
形成されている。したがって、図示にように、第１ハロ
ー領域２６はその先端部分はゲート電極の下側にまで達
しており、第２ハロー領域２９の先端部分は側壁絶縁膜
２７の位置に留まっている。しかも、双方のハロー領域
とも先端部分を除いてＬＤＤ領域２５、ソース／ドレイ
ン領域２８より深い位置に薄い厚さで形成されている。
【００１１】次ぎに、上記のように構成された本実施形
態の製造方法を図４、５に基づいて説明する。ｐ型の半
導体基板２１にしきい値電圧調節用イオンを注入し、パ
ンチ・スルー・ストップのためのイオンを注入する。こ
の後に、半導体基板に酸化膜、ポリシリコン、絶縁膜を
気相成長法で順次に堆積する。この後に、全面に感光膜
を塗布し、所定領域の感光膜を露光及び現像工程で選択
的にパターニングする（図示せず）。そして、パターニ
ングされた感光膜をマスクに用いて第１酸化膜、ポリシ
リコン、第２酸化膜を順次に異方性エッチングして所定
領域にゲート酸化膜２２、ゲート電極２３、ゲートキャ
ップ絶縁膜２４を図４ａに示すように形成する。ゲート
キャップ絶縁膜２４は形成しなくてもよい。また、ゲー
ト電極２３は、金属層、シリサイド、ポリシリコンと金
属層との二重構造、ポリシリコンと金属とシリサイドと
の三重構造など、従来一般的に用いられている構造を任
意に選択することができる。
【００１２】図４ｂに示すように、ゲート電極２３の両
側のｐ型の半導体基板２１にｎ型の低濃度不純物イオン
を注入してＬＤＤ領域２５を形成する。図４ｃに示すよ
うに、ゲート電極の両側のｐ型の半導体基板２１にｐ型
の不純物イオンを０〜６０゜の角度でチルトイオン注入
して第１ハロー領域２６を形成する。この第１ハロー領
域２６はゲート電極２３の両側のＬＤＤ領域２５の縁部
を囲むように深い位置に所定の厚さで形成する。
【００１３】図５ｄに示すように、全面に気相成長法で
絶縁膜を堆積した後、異方性エッチングで側壁絶縁膜２
７を形成する。ここで、側壁絶縁膜２７は熱酸化膜或い
はポリシリコンを使用して形成してもよい。図５ｅに示
すように、ゲート電極２３を除いた側壁絶縁膜２７の両
側にｎ型の高濃度不純物イオンを注入してソース／ドレ
イン領域２８を形成する。図５ｆに示すように、ｐ型の
不純物イオンを０〜６０゜の角度でチルトイオン注入し
て第２ハロー領域２９を形成する。この第２ハロー領域
２９は、ソース／ドレイン領域２８を囲み、且つＬＤＤ
領域２５を横切って基板内部にのび第１ホロー領域２６
に沿うように形成される。これにより、ソース／ドレイ
ン領域２８とＬＤＤ領域２５の下縁から発生可能なパン
チスルー現象を防止することができる。このとき、第２
ハロー領域２９は、側壁用絶縁膜を形成した後、側壁絶
縁膜２７を形成せず、チルトイオン注入で形成してもよ
い。そして、第１ハロー領域２６はＬＤＤ領域２５を形
成する前に予め形成させても良く、また第２ハロー領域
２９もソース／ドレイン領域２８を形成するに前に形成
してもよい。ここで、上記で述べたｐ型の不純物イオン
はＢ或いはＢＦ2を使用し、ｎ型の不純物イオンはＰ或
いはＡｓを使用する。
【００１４】
【発明の効果】上記のような本発明の半導体デバイス並
びにその製造方法は、以下のような効果がある。本発明
半導体デバイス並びに本発明方法によって得られた半導
体デバイスは、ＬＤＤ領域を所定の厚さの第１ハロー領
域で囲い、ソース／ドレイン領域を所定の厚さの第２ハ
ロー領域で覆っており、ＬＤＤ領域の先端部で第１、第
２ハロー領域がオーバーラップされないため、パンチ・
スルーが発生することを防止することができる。そのた
め、電力駆動力が改善される。さらに、素子が高集積化
され、チャネルの長さが極めて短くなる場合には、素子
のしきい値電圧が増加するリバース短チャネル効果が発
生するが、このような問題を本発明は双方のハロー領域
がオーバラップしないので第２ハロー領域のドーピング
濃度を調節することにより改善することができる。
【図面の簡単な説明】
【図１】 従来の半導体デバイスの構造図。
【図２】 従来の半導体デバイスの製造方法を示す工程
断面図。
【図３】 本発明実施形態半導体デバイスの構造図。
【図４】 本発明実施形態半導体デバイスの製造方法を
示す工程断面。
【図５】 本発明実施形態半導体デバイスの製造方法を
示す工程断面図。
【符号の説明】
２１ 半導体基板 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ ゲートキャップ絶縁膜 ２５ ＬＤＤ領域 ２６ 第１ハロー領域 ２７ 側壁絶縁膜 ２８ ソース／ドレイン領域 ２９ 第２ハロー領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 基板上に形成されるゲート電極と、 ゲート電極の両側面に形成される側壁絶縁膜と、 ゲート電極の両側の基板内に形成される第２導電型の低
    濃度第１不純物領域と高濃度第２不純物領域と、 第２導電型の第１不純物領域を囲む所定の厚さの第１導
    電型の第１不純物領域と、 第２導電型の第２不純物領域を囲む所定の厚さの第１導
    電型の第２不純物領域と、を備えることを特徴とする半
    導体デバイス。
  2. 【請求項２】 第１導電型の第１不純物領域は、第２導
    電型の低濃度第１不純物領域と高濃度第２不純物領域と
    を囲むように形成させ、第１導電型の第２不純物領域
    は、第２導電型の低濃度第１不純物領域の一部と第２導
    電型の高濃度不純物領域を囲むように形成されることを
    特徴とする請求項１に記載の半導体デバイス。
  3. 【請求項３】 第１導電型の半導体基板上にゲート電極
    を形成する工程と、 ゲート電極の両側の半導体基板に第２導電型の低濃度第
    １不純物領域を形成する工程と、 第２導電型の低濃度第１不純物領域を囲むように第１導
    電型の第１不純物領域を所定の厚さで形成する工程と、 ゲート電極の両側面に側壁絶縁膜を形成する工程と、 側壁絶縁膜の両側の基板内に第２導電型の高濃度第２不
    純物領域を形成する工程と、 第２導電型の高濃度第２不純物領域を囲むように第１導
    電型の第２不純物領域を所定の厚さで形成する工程と、 を備えることを特徴とする半導体デバイスの製造方法。
  4. 【請求項４】 第１導電型の第２不純物領域は、第２導
    電型の高濃度第２不純物領域を囲むことができるように
    第２導電型の第２不純物領域形成に先立って形成するこ
    とを特徴とする請求項３に記載の半導体デバイスの製造
    方法。
  5. 【請求項５】 第１導電型の第１不純物領域は、第２導
    電型の低濃度第１不純物領域を囲むことができるように
    第２導電型の低濃度第１不純物領域を形成する前に形成
    することを特徴とする請求項３に記載の半導体デバイス
    の製造方法。
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