JP2661222B2 - パルス出力装置 - Google Patents
パルス出力装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周辺機器などの制御を行うためのパルス出
力装置に関する。
力装置に関する。
今日、マイクロコンピュータはLSI技術の進歩により
高集積化、多機能化が進み、各種の周辺ハードウェアを
ワンチップに搭載するようになってきた。なかでも、パ
ルス出力装置はモータなどの外部機構の制御には不可欠
なもので、制御対象となる外部機器の種類や性質に応じ
て、さまざまなパルスを発生することが必要となる。こ
のようなパルス出力機能を備えた製品として日本電気製
のμPD7811などがある。
高集積化、多機能化が進み、各種の周辺ハードウェアを
ワンチップに搭載するようになってきた。なかでも、パ
ルス出力装置はモータなどの外部機構の制御には不可欠
なもので、制御対象となる外部機器の種類や性質に応じ
て、さまざまなパルスを発生することが必要となる。こ
のようなパルス出力機能を備えた製品として日本電気製
のμPD7811などがある。
ここで、従来のパルス出力装置について、プログラマ
ブル矩形波（以下、PPGと記す）出力装置を一例に説明
する。
ブル矩形波（以下、PPGと記す）出力装置を一例に説明
する。
第４図は従来のパネル出力装置のブロック図、第５
図、第６図はその動作タイミング図である。
図、第６図はその動作タイミング図である。
このパルス出力装置は、プログラムを読出して実行す
る中央処理装置（以下CPUと記す）10と、プログラムお
よびデータが格納される記憶手段（以下メモリと記す）
20と、任意のパルスを発生するパルス出力部30と、パル
ス出力部30からの割込み要求を受けてCPU10に割込み処
理の起動を要求する割込み制御部40と、およびこれらを
相互に接続する内部バス50とから構成されている。
る中央処理装置（以下CPUと記す）10と、プログラムお
よびデータが格納される記憶手段（以下メモリと記す）
20と、任意のパルスを発生するパルス出力部30と、パル
ス出力部30からの割込み要求を受けてCPU10に割込み処
理の起動を要求する割込み制御部40と、およびこれらを
相互に接続する内部バス50とから構成されている。
メモリ20は、プログラムを記憶するプログラムメモリ
21と、処理データを記憶するデータメモリ22とからなっ
ている。パルス出力部30は、カウントクロックφを計数
するカウンタ31と、カウンタ31と比較する値を記憶する
第１および第２のレジスタ32,33と、カウンタ31と第１
および第２のレジスタ32,33の比較動作を行ない、カウ
ンタ31の内容と第１および第２のレジスタ32,33の内容
が一致するとアクティブになる第１および第２の一致信
号41,42を出力する第１および第２の比較器34,35と、外
部に出力するパルスを制御する出力制御回路36とからな
っている。割込み制御部40は第１の比較器34から発生す
る第１の一致信号41がアクティブになったことを検知す
ると、割込み要求信号43により割込み要求が発生したこ
とをCPU10に通知する。
21と、処理データを記憶するデータメモリ22とからなっ
ている。パルス出力部30は、カウントクロックφを計数
するカウンタ31と、カウンタ31と比較する値を記憶する
第１および第２のレジスタ32,33と、カウンタ31と第１
および第２のレジスタ32,33の比較動作を行ない、カウ
ンタ31の内容と第１および第２のレジスタ32,33の内容
が一致するとアクティブになる第１および第２の一致信
号41,42を出力する第１および第２の比較器34,35と、外
部に出力するパルスを制御する出力制御回路36とからな
っている。割込み制御部40は第１の比較器34から発生す
る第１の一致信号41がアクティブになったことを検知す
ると、割込み要求信号43により割込み要求が発生したこ
とをCPU10に通知する。
次に、第４図を参照して各部の動作を説明する。
パルス出力部30のカウンタ31はシステムリセット解除
後、カウント動作を開始し、カウントクロックφを入力
するたびにカウントアップする。第１の比較器34はカウ
ンタ31と第１のレジスタ32の内容を常に比較し、両者の
内容が等しくなると、第１の一致信号をアクティブ
（“1"）にする。第１の一致信号41がアクティブになる
と、第１の一致信号41は出力制御回路36のＲ−Ｓフリッ
プフロップをセット（“1"）すると同時に割込み制御部
40に出力され、割込み要求の発生を通知する。一方、第
２の比較器35はカウンタ31と第２のレジスタ33の内容を
常に比較し、両者の内容が等しくなると第２の一致信号
42をアクティブ（“1"）にする。第２の一致信号42がア
クティブになると、第２の一致信号42は出力制御回路36
のＲ−Ｓフリップフロップをリセット（“0"）すると同
時に、カウンタ31の内容を“0"にクリヤする。割込み制
御部40は第１の一致信号41がアクティブ（“1"）になっ
たことを検知すると割込み起動信号43をアクティブ
（“1"）にして、CPU10に割込み処理の起動を要求す
る。CPU10は通常メモリ20内のプログラムメモリ21から
プログラムカウンタ（図示せず）に従って命令を読出し
て実行する。１つの命令の処理が終了するたびに、CPU1
0は、割込み起動信号43がアクティブ（“1"）であるか
否かを判定し、“0"であれば上記命令処理を繰り返す。
もし割込み起動信号43がアクティブ（“1"）であれば、
CPU10は割込み処理プログラムの実行を開始する。
後、カウント動作を開始し、カウントクロックφを入力
するたびにカウントアップする。第１の比較器34はカウ
ンタ31と第１のレジスタ32の内容を常に比較し、両者の
内容が等しくなると、第１の一致信号をアクティブ
（“1"）にする。第１の一致信号41がアクティブになる
と、第１の一致信号41は出力制御回路36のＲ−Ｓフリッ
プフロップをセット（“1"）すると同時に割込み制御部
40に出力され、割込み要求の発生を通知する。一方、第
２の比較器35はカウンタ31と第２のレジスタ33の内容を
常に比較し、両者の内容が等しくなると第２の一致信号
42をアクティブ（“1"）にする。第２の一致信号42がア
クティブになると、第２の一致信号42は出力制御回路36
のＲ−Ｓフリップフロップをリセット（“0"）すると同
時に、カウンタ31の内容を“0"にクリヤする。割込み制
御部40は第１の一致信号41がアクティブ（“1"）になっ
たことを検知すると割込み起動信号43をアクティブ
（“1"）にして、CPU10に割込み処理の起動を要求す
る。CPU10は通常メモリ20内のプログラムメモリ21から
プログラムカウンタ（図示せず）に従って命令を読出し
て実行する。１つの命令の処理が終了するたびに、CPU1
0は、割込み起動信号43がアクティブ（“1"）であるか
否かを判定し、“0"であれば上記命令処理を繰り返す。
もし割込み起動信号43がアクティブ（“1"）であれば、
CPU10は割込み処理プログラムの実行を開始する。
次に、第５図のタイミング図を参照して、パルス出力
部30の動作と割込み処理の関係について説明する。
部30の動作と割込み処理の関係について説明する。
今、第１のレジスタ32は、端子から出力パルスのパル
ス幅を決定する値w1が、第２の比較レジスタ33にはパル
ス周期を決定する値Ｐ（Ｐ＞w1）が設定されている。カ
ウンタ31はカウントクロックφの順次計数し、カウント
値がw1になると、第１の比較器34は第１の一致信号41を
アクティブにし、出力制御回路36のＲ−フリップフロッ
プをリセット（“0"）し、パルス出力を反転する。ま
た、割込み制御部40は第１の一致信号41がアクティブに
なったことを検知してCPU10に割込み起動信号43を出力
する。CPU10は割込み起動信号43がアクティブになった
ことを検知すると、割込み処理プログラムの実行を開始
する。割込み処理プログラムでは、次に出力するパルス
のパルス幅w2をデータメモリ22から読出し、第１のレジ
スタ32へ書込む処理を行う。カウンタ31はカウント値が
w1になった後もカウントアップ動作を行い、カウント値
がＰになると今度は第２の比較器35が第２の一致信号42
をアクティブにし、出力制御回路36のＲ−Ｓフリップフ
ロップをセット（“1"）し、パルス出力を反転する。同
時にカウンタ31を“0"にクリヤし、再びカウントアップ
動作を行う。
ス幅を決定する値w1が、第２の比較レジスタ33にはパル
ス周期を決定する値Ｐ（Ｐ＞w1）が設定されている。カ
ウンタ31はカウントクロックφの順次計数し、カウント
値がw1になると、第１の比較器34は第１の一致信号41を
アクティブにし、出力制御回路36のＲ−フリップフロッ
プをリセット（“0"）し、パルス出力を反転する。ま
た、割込み制御部40は第１の一致信号41がアクティブに
なったことを検知してCPU10に割込み起動信号43を出力
する。CPU10は割込み起動信号43がアクティブになった
ことを検知すると、割込み処理プログラムの実行を開始
する。割込み処理プログラムでは、次に出力するパルス
のパルス幅w2をデータメモリ22から読出し、第１のレジ
スタ32へ書込む処理を行う。カウンタ31はカウント値が
w1になった後もカウントアップ動作を行い、カウント値
がＰになると今度は第２の比較器35が第２の一致信号42
をアクティブにし、出力制御回路36のＲ−Ｓフリップフ
ロップをセット（“1"）し、パルス出力を反転する。同
時にカウンタ31を“0"にクリヤし、再びカウントアップ
動作を行う。
以上の処理を繰り返すことにより、 パルス周期 TP＝Ｐ×ｔφ ｔφ＝カウントクロックφの周期 パルス幅 TW＝wn×ｔφ wn＝ｎパルス目の第１のレジスタ32の値（ｎ＝1,2,…） のパルスを出力することができる。
上述した従来のパルス出力装置は、比較器から一致信
号が発生してから割込み処理が終了するまでの時間と、
その割込み処理の中で設定される次のパルス幅の値との
関係によっては正しい制御が行われない場合がある。
号が発生してから割込み処理が終了するまでの時間と、
その割込み処理の中で設定される次のパルス幅の値との
関係によっては正しい制御が行われない場合がある。
この現象について第６図のタイミング図をもとに説明
する。
する。
今、カウンタ31のカウント値がw1になると、第１の一
致信号41がアクティブになり、出力制御回路36のＲ−Ｓ
フリップフロップはセット（“1"）され、パルス出力レ
ベルが反転する。同時に割込み制御部40は第１の一致信
号41を受けて割込み起動信号43を発生する。CPU10は、
割込み起動信号43がアクティブになったことを検知する
と、前述の割込み処理を開始する。
致信号41がアクティブになり、出力制御回路36のＲ−Ｓ
フリップフロップはセット（“1"）され、パルス出力レ
ベルが反転する。同時に割込み制御部40は第１の一致信
号41を受けて割込み起動信号43を発生する。CPU10は、
割込み起動信号43がアクティブになったことを検知する
と、前述の割込み処理を開始する。
この割込み処理において設定された次のパルス設定値
w2が、設定された時点におけるカウンタ31のカウント値
よりも大きい場合、カウンタ31のカウント値がw2になる
と、１パルス周期内に再び第１の一致信号41が発生す
る。この第１の一致信号41に対応した割込み処理によ
り、次のパルス幅w3が第１のレジスタ32に書き込まれて
しまい、第６図に示すように、w2に相当するパルスは出
力されず、w3に対応するパルスが次に出力される。
w2が、設定された時点におけるカウンタ31のカウント値
よりも大きい場合、カウンタ31のカウント値がw2になる
と、１パルス周期内に再び第１の一致信号41が発生す
る。この第１の一致信号41に対応した割込み処理によ
り、次のパルス幅w3が第１のレジスタ32に書き込まれて
しまい、第６図に示すように、w2に相当するパルスは出
力されず、w3に対応するパルスが次に出力される。
本発明のパルス出力装置は、パルス出力部が、第１の
一致信号が出力されてから第２の一致信号が出力される
までの間に再度、第１の一致信号が出力された場合、該
第１の一致信号が割込み要求信号として割込み制御部へ
出力されるのを禁止する禁止回路を備えている。
一致信号が出力されてから第２の一致信号が出力される
までの間に再度、第１の一致信号が出力された場合、該
第１の一致信号が割込み要求信号として割込み制御部へ
出力されるのを禁止する禁止回路を備えている。
したがって、次のパルス幅の設定値が、設定された時
点におけるカウンタのカウント値より大きい場合に、次
のパルス幅が第１のレジスタに書込まれることはなくな
る。
点におけるカウンタのカウント値より大きい場合に、次
のパルス幅が第１のレジスタに書込まれることはなくな
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のパルス出力装置の一実施例のブロッ
ク図、第２図はその動作タイミング図である。
ク図、第２図はその動作タイミング図である。
このパルス出力装置は、プログラムを読出し実行する
CPU10と、プログラムおよびデータを格納するためのメ
モリ20と、パルスを出力するパルス出力部30と、パルス
出力部30からの割込み要求信号44を受付けCPU10へ通知
する割込み制御部40と、これら各部を接続する内部バス
50から構成される。CPU10、メモリ20、割込み制御部40
の構成は第４図の従来のパルス出力装置と同様なので説
明は省略する。
CPU10と、プログラムおよびデータを格納するためのメ
モリ20と、パルスを出力するパルス出力部30と、パルス
出力部30からの割込み要求信号44を受付けCPU10へ通知
する割込み制御部40と、これら各部を接続する内部バス
50から構成される。CPU10、メモリ20、割込み制御部40
の構成は第４図の従来のパルス出力装置と同様なので説
明は省略する。
パルス出力部30は、カウントクロックφを計数するカ
ウンタ31と、カウンタ31と比較する値を記憶する第１お
よび第２のレジスタ32,33と、第１および第２のレジス
タ32,33とカウンタ31の値を比較し、カウンタ31の値と
第1,第２のレジスタ32,33の内容が一致するとアクティ
ブになる第１および第２の一致信号41,42が出力する第
１および第２の比較器34,35と、出力パルスを制御する
Ｒ−Ｓフリップフロップ36と、Ｒ−Ｓフリップフロップ
36の出力により第１の一致信号41から割込み要求信号44
を生成する割込み要求禁止回路37とからなっている。
ウンタ31と、カウンタ31と比較する値を記憶する第１お
よび第２のレジスタ32,33と、第１および第２のレジス
タ32,33とカウンタ31の値を比較し、カウンタ31の値と
第1,第２のレジスタ32,33の内容が一致するとアクティ
ブになる第１および第２の一致信号41,42が出力する第
１および第２の比較器34,35と、出力パルスを制御する
Ｒ−Ｓフリップフロップ36と、Ｒ−Ｓフリップフロップ
36の出力により第１の一致信号41から割込み要求信号44
を生成する割込み要求禁止回路37とからなっている。
次に、第２図のタイミング図を参照して本実施例の動
作について説明する。
作について説明する。
今、カウンタ31の値がw1になると、第１の比較器34は
第１の一致信号41をアクティブにする。このとき端子か
ら出力されるパルスのレベル、即ちＲ−Ｓフリップフロ
ップ36の出力がロウレベルであるので、割込み要求信号
44がアクティブになり割込み制御部40に出力すると同時
にＲ−Ｓフリップフロップ36をセット（“1"）する。割
込み制御部40は、割込み要求信号44がアクティブになっ
たことを検知すると、割込み起動信号43をCPU10に出力
して割込み処理の起動を促す。CPU10は割込み起動信号4
3がアクティブになったことを検知すると割込み処理を
開始して、次のパルス幅を決める値w2を第１のレジスタ
32に書込む。このw2が書込みを行った時点におけるカウ
ンタ31の値より大きい場合、第２の一致信号42が発生す
る前に再び第１の一致信号41が発生する。しかし、Ｒ−
Ｓフリップフロップ36の出力はハイレベル（“1"）にな
っているため、割込み要求信号44はアクティブになら
ず、したがって、割込み処理も行われないので、第１の
レジスタ32はw2の値を保持する。そして、カウンタ値が
Ｐに達すると第２の一致信号42がアクティブとなり、Ｒ
−Ｓフリップフロップ36をリセット（“0"）し、またカ
ウンタ31を０にクリアする。その後カウンタ31はカウン
トアップ動作を続け、再びカウント値がw2に達すると第
１の一致信号41がアクティブになる。このときＲ−Ｓフ
リップフロップ36の出力はロウレベル（“0"）なので割
込み要求信号44がアクティブとなり、Ｒ−Ｓフリップフ
ロップ36はセット（“1"）される。つまり、w2に対応す
るロウレベル幅（TW2）のパルスが出力されたことにな
る。割込み要求信号44が４アクティブになると、CPU10
は対応する割込み処理において次のパルス幅w3を第１の
比較レジスタ32に書込む。
第１の一致信号41をアクティブにする。このとき端子か
ら出力されるパルスのレベル、即ちＲ−Ｓフリップフロ
ップ36の出力がロウレベルであるので、割込み要求信号
44がアクティブになり割込み制御部40に出力すると同時
にＲ−Ｓフリップフロップ36をセット（“1"）する。割
込み制御部40は、割込み要求信号44がアクティブになっ
たことを検知すると、割込み起動信号43をCPU10に出力
して割込み処理の起動を促す。CPU10は割込み起動信号4
3がアクティブになったことを検知すると割込み処理を
開始して、次のパルス幅を決める値w2を第１のレジスタ
32に書込む。このw2が書込みを行った時点におけるカウ
ンタ31の値より大きい場合、第２の一致信号42が発生す
る前に再び第１の一致信号41が発生する。しかし、Ｒ−
Ｓフリップフロップ36の出力はハイレベル（“1"）にな
っているため、割込み要求信号44はアクティブになら
ず、したがって、割込み処理も行われないので、第１の
レジスタ32はw2の値を保持する。そして、カウンタ値が
Ｐに達すると第２の一致信号42がアクティブとなり、Ｒ
−Ｓフリップフロップ36をリセット（“0"）し、またカ
ウンタ31を０にクリアする。その後カウンタ31はカウン
トアップ動作を続け、再びカウント値がw2に達すると第
１の一致信号41がアクティブになる。このときＲ−Ｓフ
リップフロップ36の出力はロウレベル（“0"）なので割
込み要求信号44がアクティブとなり、Ｒ−Ｓフリップフ
ロップ36はセット（“1"）される。つまり、w2に対応す
るロウレベル幅（TW2）のパルスが出力されたことにな
る。割込み要求信号44が４アクティブになると、CPU10
は対応する割込み処理において次のパルス幅w3を第１の
比較レジスタ32に書込む。
本実施例においては、出力パルスがロウレベル
（“0"）の期間のみ第１の一致信号41による割込み処理
の起動を促すものであるが、逆のレベルのパルスを出力
する場合にも、割込み要求禁止回路37にＲ−Ｓフリップ
フロップ36の出力を反転した信号を入力するだけで同様
の制御を行うことが容易にできる。
（“0"）の期間のみ第１の一致信号41による割込み処理
の起動を促すものであるが、逆のレベルのパルスを出力
する場合にも、割込み要求禁止回路37にＲ−Ｓフリップ
フロップ36の出力を反転した信号を入力するだけで同様
の制御を行うことが容易にできる。
第３図は本発明のパルス出力装置の第２の実施例のパ
ルス出力部のブロック図である。
ルス出力部のブロック図である。
本実施例では、フリップフロップ381とインバータ382
とアンドゲート383とオアゲート384からなる出力制御回
路38と、インバータ391とアンドゲート392からなる割込
み要求回路39を備えている。
とアンドゲート383とオアゲート384からなる出力制御回
路38と、インバータ391とアンドゲート392からなる割込
み要求回路39を備えている。
この場合でも動作タイミングは第１の実施例の場合と
全く同じで、第２図に示すタイミングで動作するが、回
路構成は第１の実施例に比べて容易であるため、設計が
容易で、かつ回路規模を小さくすることができる。
全く同じで、第２図に示すタイミングで動作するが、回
路構成は第１の実施例に比べて容易であるため、設計が
容易で、かつ回路規模を小さくすることができる。
以上説明したように本発明は、高速な割込み応答によ
る誤ったパルス出力動作を防ぐため、簡単な制御回路を
付加し、１パルス周期内において同一割込み処理が複数
回行われることをハードウェアで禁止することにより、
割込みの応答時間やカウンタのデータに影響されずに正
確なパルス出力を行うことができる効果がある。
る誤ったパルス出力動作を防ぐため、簡単な制御回路を
付加し、１パルス周期内において同一割込み処理が複数
回行われることをハードウェアで禁止することにより、
割込みの応答時間やカウンタのデータに影響されずに正
確なパルス出力を行うことができる効果がある。
第１図は本発明のパルス出力装置の第１の実施例を示す
ブロック図、第２図は第１図の実施例の動作タイミング
図、第３図は本発明の第２の実施例におけるパルス出力
部の構成を示すブロック図、第４図は従来のパルス出力
装置のブロック図、第５図および第６図は第４図の従来
のパルス出力装置の動作タイミング図である。 10……CPU、20……メモリ、 21……プログラムメモリ、 22……データメモリ、30……パルス出力部、 31……カウンタ、 32……第１のレジスタ、33……第２のレジスタ、 34……第１の比較器、35……第２の比較器、 36,38……パルス出力制御回路、 37,39……割込み要求発生禁止回路、 40……割込み要求制御部、 41……第１の一致信号、42……第２の一致信号、 43……割込み起動信号、44……割込み要求信号、 50……内部バス。
ブロック図、第２図は第１図の実施例の動作タイミング
図、第３図は本発明の第２の実施例におけるパルス出力
部の構成を示すブロック図、第４図は従来のパルス出力
装置のブロック図、第５図および第６図は第４図の従来
のパルス出力装置の動作タイミング図である。 10……CPU、20……メモリ、 21……プログラムメモリ、 22……データメモリ、30……パルス出力部、 31……カウンタ、 32……第１のレジスタ、33……第２のレジスタ、 34……第１の比較器、35……第２の比較器、 36,38……パルス出力制御回路、 37,39……割込み要求発生禁止回路、 40……割込み要求制御部、 41……第１の一致信号、42……第２の一致信号、 43……割込み起動信号、44……割込み要求信号、 50……内部バス。
Claims (1)
- 【請求項１】中央処理装置と、データを記憶する記憶手
段と、所望の周期とパルス幅を持ったパルスを出力する
パルス出力部と、中央処理装置に割込み要求を発生する
割込み要求発生部を備え、パルス出力部は、クロックを
カウントし、第２の一致信号によりリセットされるカウ
ンタと、パルス幅、周期を決定する値がそれぞれ設定さ
れる第１、第２のレジスタと、カウンタの値と第１、第
２のレジスタの値をそれぞれ比較し、一致するとそれぞ
れ第１、第２の一致信号を出力する第１、第２の比較器
と、第１、第２の一致信号により外部にパルスを出力す
る出力制御回路とを含み、割込み制御部は第１の一致信
号が発生すると、これを割込み要求信号として入力し、
中央処理装置に割込み起動信号を出力し、中央処理装置
はこれを受けて記憶手段から、次に出力するパルスのパ
ルス幅を決定する値を読出して第１のレジスタに書き込
む処理を行なうパルス出力装置において、 パルス出力部は、第１の一致信号が出力されてから第２
の一致信号が出力されるまでの間に再度、第１の一致信
号が出力された場合、該第１の一致信号が割込み要求信
号として割込み制御部へ出力されるのを禁止する禁止回
路を備えたことを特徴とするパルス出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321251A JP2661222B2 (ja) | 1988-12-19 | 1988-12-19 | パルス出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321251A JP2661222B2 (ja) | 1988-12-19 | 1988-12-19 | パルス出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165721A JPH02165721A (ja) | 1990-06-26 |
| JP2661222B2 true JP2661222B2 (ja) | 1997-10-08 |
Family
ID=18130492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321251A Expired - Fee Related JP2661222B2 (ja) | 1988-12-19 | 1988-12-19 | パルス出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661222B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5018292B2 (ja) * | 2007-07-10 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置 |
| JP2009021707A (ja) * | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、その調整方法及びメモリ装置 |
| US8332448B2 (en) * | 2007-10-12 | 2012-12-11 | Sanyo Semiconductor Co., Ltd. | Semiconductor integrated circuit having a random number and oscillator circuit for variably controlling stored data |
| JP5294718B2 (ja) * | 2008-06-16 | 2013-09-18 | ココリサーチ株式会社 | 周波数変換器 |
| JP2010041532A (ja) * | 2008-08-07 | 2010-02-18 | Yokogawa Electric Corp | パルスレート変換器 |
| US7888983B2 (en) * | 2009-06-26 | 2011-02-15 | Qualcomm Incorporated | Predetermined duty cycle signal generator |
| CN102064715A (zh) * | 2009-11-17 | 2011-05-18 | 鸿富锦精密工业（深圳）有限公司 | Pwm控制器相位调节系统及调节方法 |
| JP5494063B2 (ja) | 2010-03-17 | 2014-05-14 | コニカミノルタ株式会社 | 制御装置及び画像形成装置 |
| JP2012085038A (ja) * | 2010-10-08 | 2012-04-26 | Denso Corp | 負荷制御装置 |
| JP2012094934A (ja) * | 2010-10-22 | 2012-05-17 | Sharp Corp | パルス幅変調装置 |
| JP5621795B2 (ja) * | 2012-01-31 | 2014-11-12 | 株式会社デンソー | パルス信号生成装置 |
| US8873616B2 (en) * | 2012-02-23 | 2014-10-28 | Microchip Technology Incorporated | High resolution pulse width modulator |
| TWI521883B (zh) | 2012-05-16 | 2016-02-11 | 點晶科技股份有限公司 | 可具有兩種刷新速度的脈寬調變電路以及脈寬調變訊號產生方法 |
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