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JP3088180B2 - シリアル入力インタフェース回路 - Google Patents

シリアル入力インタフェース回路

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JP3088180B2
JP3088180B2 JP04067851A JP6785192A JP3088180B2 JP 3088180 B2 JP3088180 B2 JP 3088180B2 JP 04067851 A JP04067851 A JP 04067851A JP 6785192 A JP6785192 A JP 6785192A JP 3088180 B2 JP3088180 B2 JP 3088180B2
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JP
Japan
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serial input
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serial
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JP04067851A
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JPH05274259A (ja
Inventor
秋郎 中▲嶋▼
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日本電気アイシーマイコンシステム株式会社
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Publication date
Application filed by 日本電気アイシーマイコンシステム株式会社 filed Critical 日本電気アイシーマイコンシステム株式会社
Priority to JP04067851A priority Critical patent/JP3088180B2/ja
Priority to US08/038,717 priority patent/US5440694A/en
Publication of JPH05274259A publication Critical patent/JPH05274259A/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ転送を実現する手
段としてシリアル転送方式を採用する半導体装置に係わ
り、特にシリアル入力要求信号とシリアル入力応答信号
によるハンドシェークによってシリアルデータの入力処
理を行うシリアル入力インタフェース回路に関する。
【０００２】
【従来の技術】図４に従来のシリアル入力インタフェー
ス回路のブロック図の例を、図５にシリアル入力インタ
フェースの動作タイミングチャートの図を示す。
【０００３】従来例の説明の前に、図４に示したシリア
ル入力インタフェース回路の７つの回路ブロックについ
て説明する。
【０００４】（１）シフトレジスタ１９ シリアルデータ入力端子１７から入力した値をシフトク
ロック１６に同期してシフトし、パラレルデータ１５に
変換する。
【０００５】入力したシリアルデータのシフト処理は、
シリアル入力要求信号出力端子１２の出力電位が高レベ
ルで、かつシリアル入力応答信号入力端子１８の入力電
位が高レベルである場合に、シフト許可信号２０が高レ
ベルとなることにより処理を開始し、入力するシリアル
データのビット数をカウントするシフトカウンタ１４が
カウント終了信号１３を出力することにより処理を終了
する。
【０００６】（２）パラレルレジスタ９ シフトレジスタ１９が入力したシリアルデータをパラレ
ルに変換したパラレルデータ１５を保存するレジスタ。
【０００７】パラレルレジスタ９へのパラレルデータ１
５の書き込みは、パラレルレジスタ９に、データバス１
に１度も読み出したことのないデータが存在しないこと
を示すパラレルレジスタエンプティ信号６が高レベル
で、且つ入力するシリアルデータのビット数をカウント
するシフトカウンタ１４が出力するカウント終了信号１
３が高レベルとなることにより行う。
【０００８】（３）パラレルレジスタエンプティフラグ
５ パラレルレジスタ９に、データバス１に１度も読み出し
たことのないデータが存在しないことを示すフラグで、
パラレルレジスタエンプティ信号６を生成する。
【０００９】パラレルレジスタエンプティ信号６は、パ
ラレルデータ１５をパラレルレジスタ９に書き込むシフ
トデータ書き込み制御信号４が高レベルになることによ
り、低レベルとなる。又パラレルレジスタエンプティ信
号６は、パラレルレジスタ９の値を出力バッファ３を経
由してデータバス１に出力するパラレルレジスタ読み出
し制御信号２が高レベルになるときも、同様に高レベル
となる。
【００１０】（４）シフトカウンタ１４ 入力するシリアルデータのビット数をカウントするカウ
ンタで、シリアル入力処理が全ビット終了したことを示
すカウント終了信号１３を生成する。
【００１１】カウントの開始は、シリアル入力要求信号
出力端子１２が高レベルで、且つシリアル入力応答信号
入力端子１８が高レベルになることにより、シフト許可
信号２０が高レベルとなることによって開始され、入力
するシリアルデータのビット数をカウントすることによ
ってカウント終了信号１３を出力し、このカウント修了
信号１３によってカウント禁止となる。
【００１２】（５）シリアル入力処理実施制御回路２１ シフトレジスタ１９、シフトカウンタ１４を制御するシ
フト許可信号２０を生成する。
【００１３】シフト許可信号２０は、シリアル入力要求
信号出力端子１２の信号が高レベルでシリアル入力応答
信号入力端子１８の信号も高レベルのときに、高レベル
になる。更にシフトカウンタ１４が入力するシリアルデ
ータのビット数をカウントすることで出力する信号であ
って、且つシリアル入力処理が終了したことを示すカウ
ント終了信号１３により前記シフト許可信号２０は低レ
ベルとなる。
【００１４】（６）シフトデータ書き込み制御信号作成
回路１１ シリアルデータ入力処理終了とにともない、シフトレジ
スタ１９によってシリアルからパラレルに変換したパラ
レルデータ１５をパラレルレジスタ９に書き込むための
制御信号であるシフトデータ書き込み制御信号４を生成
する。
【００１５】シフトデータ書き込み制御信号作成回路１
１はシフトカウンタ１４が入力するシリアルデータのビ
ット数をカウントすることによって、出力する信号、す
なわちシリアル入力処理が終了したことを示すカウント
終了信号１３が高レベルとなり、且つデータバス１に１
度も読み出したことのないデータがパラレルレジスタ９
に存在しないことを示すレジスタ９にパラレルデータ１
５を書き込むためのパルスであるシフトデータ書き込み
制御信号４を出力する。
【００１６】（７）シリアル入力要求信号作成回路２８ シリアル入力処理が実施可能であることを示すシリアル
入力要求信号出力端子１２の出力制御を行う。
【００１７】シリアル入力要求信号出力端子１２は、シ
リアルデータ入力処理の実施が可能な場合、すなわちシ
フトレジスタ１９がシフト処理を実施していない（シフ
ト許可信号２０が低レベルであるとき）ことをパラレル
レジスタエンプティ信号６とカウント終了信号１３によ
り検出して高レベルとなる。又シリアル入力応答信号入
力端子１８が高レベルとなり、次のシリアル入力処理の
実施が不可能な場合、すなわちシフトレジスタ１９がシ
フト処理を実施している（シフト許可信号２０が高レベ
ルである）とき低レベルとなる。
【００１８】次に図４に示す従来例のブロック図および
図５に示す動作タイミングチャートの図を用いて従来の
シリアル入力インタフェース回路の動作を詳細に説明す
る。なお、本発明によるシリアル入力インタフェース回
路の従来の例としては入力するシリアルデータのビット
数は重要でないため、以下の説明では、図４に示した従
来のシリアル入力インタフェース回路のシリアル入力転
送ビット長、パラレルレジスタ９のビット長、およびシ
フトレジスタ１９のビット長を８ビットとし、シフトレ
ジスタ１９はシリアルデータ入力端子１７からの入力値
をシフトレジスタのＬＳＢ側から入力するものと仮定し
た。
【００１９】初期状態２９では、パラレルレジスタ９に
は、データバス１に１度も読み出したことのないデータ
が存在しない状態、すなわち、パラレルレジスタエンプ
ティ信号６が高レベルで、シフトレジスタ１９はシフト
処理を実施していない状態にあり、シリアル入力要求信
号出力端子１２の出力は高レベルとなる。
【００２０】この状態で、シリアル入力応答信号入力端
子１８が高レベルになる（シリアル入力応答信号の遷移
３４）と、シリアル入力処理開始制御回路２１がシフト
許可信号２０を高レベルにする（シフト許可信号２０の
遷移３６）と共に、シリアル入力要求信号作成回路２８
がシリアル入力要求信号出力端子１２の出力を低レベル
にする。また、シリアル入力応答信号入力端子１８の入
力信号は、シリアル入力要求信号１２が高レベルであっ
たことで、低レベルとなる。
【００２１】シフト許可信号２０が高レベレとなること
によってシフトカウンタ１４がカウント許可状態、シフ
トレジスタ１９がシフト許可状態となり動作を開始す
る。
【００２２】シフトカウンタ１４はシフトクロック１６
に同期して、入力するシリアルデータのビット数のカウ
ントを開始し、シフトレジスタ１９はシリアルデータ入
力端子１７に入力されるシリアルデータをシフトクロッ
ク１６に同期してシフトする。
【００２３】シフトカウンタ１４は、入力するシリアル
データのビット数をカウントし終えるとカウント終了信
号１３を高レベルにする（カウント終了信号１３の遷移
３７）。
【００２４】カウント終了信号１３の遷移３７では、パ
ラレルレジスタ９にはデータバス１に１度も読み出した
ことのないデータが存在しておらず、従ってパラレルレ
ジスタエンプティ信号６が高レベルであるため、シフト
データ書き込み制御信号作成回路１１はカンウント終了
信号１３の遷移３７により直ちにシフトデータ書き込み
制御信号４を高レベルにする（シフトデータ書き込み制
御信号４の遷移３９）。
【００２５】シフトデータ書き込み制御信号４の遷移３
９によって、パラレルデータ１５の内容がパラレルレジ
スタ９に書き込まれ、パラレルレジスタエンプティフラ
グ５がセット、すなわちパラレルレジスタエンプティ信
号６が低レベルになる（パラレルレジスタエンプティ信
号６の遷移４０）。
【００２６】ここで、シフトレジスタ１９が保持するパ
ラレルデータ１５を、パラレルレジスタ９に転送したこ
とで、シフトレジスタ１９は次のシリアル入力処理の実
施が可能となり、シリアル入力要求信号作成回路２８
は、無条件にシリアル入力要求信号１２の出力を高レベ
ルにする（シリアル入力要求信号出力端子１２の遷移４
２）。
【００２７】図５に示したタイミングチャート図の場
合、シリアル入力要求信号出力端子１２の遷移４２の直
後にシリアル入力応答信号入力端子１８が高レベルとは
ならず（シフト許可信号２０の変化タイミング４４）、
シリアル入力処理を継続する。
【００２８】図５に示すシフトレジスタ１９ＬＳＢにお
いて、２バイト目のシリアルデータの入力が終了したと
き、すなわちシリアルデータ入力端子１７への入力デー
タ５３がシフトレジスタ１９ＬＳＢに格納され終った後
は、１バイト目のシリアル入力処理による入力データ
が、パラレルレジスタ９に保持され続け、２バイト目の
シリアル入力処理が終了したにもかかわらずシフトレジ
スタ１９の出力するパラレルデータ１５をパラレルレジ
スタ９にまだ転送しない場合のタイミングを示した。
【００２９】この場合、シフトカウンタ１４がカウント
を終了し、カウント終了信号１３が高レベル（カウント
終了信号１３の遷移３８）となっても、パラレルレジス
タ９にデータバス１に１度も読み出したことのないデー
タが存在しないことを示すパラレルレジスタエンプティ
信号６が低レベルであるから、シフトレジスタ１９の出
力するパラレルデータ１５をパラレルレジスタ９に書き
込みシフトデータ書き込み制御信号４は高レベルとはな
らない。ここでシフトデータ書き込み制御信号４が高レ
ベルにならず、又パラレルレジスタエンプティ信号６も
高レベルにならないため、シリアル入力要求信号出力端
子１２が高レベルとはならない。
【００３０】一方、シリアル入力要求信号出力端子１２
が高レベルとなるのは、パラレルレジスタエンプティフ
ラグ５がパラレルレジスタ読み出し制御信号２の高レベ
ルへの遷移（パラレルレジスタ読み出し制御信号２の遷
移４５）によってセットされ、その結果出力するパラレ
ルレジスタエンプティ信号６（パラレルレジスタエンプ
ティ信号６の遷移）によって、シリアル入力要求信号作
成回路２８の出力が無条件にアクティブとなるときであ
る（シリアル入力要求信号出力端子１２の遷移４３）。
又、パラレルレジスタ９の出力は出力バッファ３を介し
てデータバス１に出力され、その制御は出力バッファ３
に入力するパラレルレジスタ読み出す制御信号２によっ
て行なわれる。
【００３１】
【発明が解決しようとする課題】この従来のシリアル入
力インタフェース回路では、シリアル入力処理の開始を
要求するシリアル入力要求信号の制御をハードワイヤー
ド論理を用いてシフトデータ書き込み制御信号もしくは
パラレルレジスタエンプティ信号６によって行っている
ため、シリアル入力処理の実施をシリアル入力データを
読み出すプログラムによって停止させることが困難であ
った。また、シリアル入力要求信号出力を単に停止する
機構を設けたとしても、シリアル入力要求信号がシフト
データ書き込み制御信号４、もしくはパラレルレジスタ
エンプティ信号６によって制御されるため、シリアル入
力データがパラレルレジスタに格納されているかを示す
パラレルレジスタエンプティ信号６により、パラレルレ
ジスタ９の保持するデータをデータバス１に読み出すか
どうか判定するプログラムでは、パラレルレジスタエン
プティ信号６が低レベルとなった場合、シリアル入力要
求信号の状態を規定できずに、停止したいタイミングで
シリアル入力処理を停止することができないという問題
点を有している。
【００３２】本発明の目的では、上述の問題点に鑑みな
されたものであり、希望するタイミングでシリアルデー
タの入力処理を停止させることが出来る方法を提供する
ことにある。
【００３３】
【課題を解決するための手段】 本発明のシリアル入力
インターフェース回路は、シリアル入力応答信号とシリ
アル入力要求信号とに応答してシリアル入力データのハ
ンドシェークを行なうシリアル入力インターフェイス回
路であって、シリアル入力応答信号とシリアル入力要求
信号により生成される許可信号に基づきシフトクロック
に同期してシリアル入力データのシフト処理を行なうシ
フトレジスタと、許可信号に応じてシリアル入力データ
をカウントし所定のビット数をカウント後にカウント終
了信号を生成するカウンタと、カウント終了信号に応答
してシフトレジスタに取り込まれたデータをパラレルデ
ータとして取り込むパラレルレジスタと、パラレルレジ
スタのデータを制御信号に応答してデータバスに転送す
る手段と、制御信号に基づきパラレルレジスタの中にデ
ータが存在しないときにパラレルレジスタエンプティ信
号を生成する手段と、シリアル入力データをデータバス
に転送するプログラムに従いシリアル入力停止要求信号
を生成する手段と、パラレルレジスタエンプティ信号が
生成されていない状態で且つシリアル入力停止要求信号
が生成されている場合にシリアル入力停止実施信号を生
成する手段と、シリアル入力停止信号が生成されていな
い場合にはカウント終了信号及びパラレルレジスタエン
プティ信号が生成されたことによりシリアル入力要求信
号を生成し、シリアル入力停止信号が生成されている場
合にはカウント終了信号及びパラレルレジスタエンプテ
ィ信号が生成されたとしてもシリアル入力要求信号を生
成しない手段とを備えることを特徴とする。
【００３４】 さらに、シリアル入力停止実施信号を生
成する手段は、パラレルレジスタエンプティ信号の反転
信号とシリアル入力停止要求信号とが供給されたＮＡＮ
Ｄ回路と、ＮＡＮＤ回路の出力信号とシリアル入力停止
要求信号の反転信号とが供給されたフリップフロップ回
路とで構成されている。
【００３５】
【実施例】次に、本発明について図面を参照して説明す
る。
【００３６】図１は、本発明の一実施例を示すシリアル
入力インタフェース回路のブロック図であり、図２は図
１に示したブロック図のシリアル入力停止フラグ回路７
の回路ブロック図であり、図３は図１に示した回路ブロ
ック図の各部における動作タイミングチャートの図であ
る。
【００３７】図１に示した本発明の実施例のシリアル入
力インタフェース回路は、図４に示した従来のシリアル
入力インタフェース回路に加え、シリアル入力処理の停
止要求を行うシリアル入力停止要求フラグ８と、シリア
ル入力処理の停止を指示、すなわち、シリアル入力要求
信号出力端子１２へのシリアル入力要求信号の出力を禁
止するシリアル入力停止フラグ７を持つ。さらに、図１
に示した実施例によるシリアルインタフェース回路のシ
リアル入力信号作成回路１０は、カウント終了信号１３
およびパラレルレジスタエンプティ信号６によってシリ
アル入力要求信号を高レベルとする条件が整っても、シ
リアル入力停止実施信号２７により、シリアル入力要求
信号出力端子１２を高レベルにしない出力禁止機構を持
つ。
【００３８】図１、図２に示した本発明の一実施例によ
るシリアル入力インタフェース回路を図３に示した動作
タイミングチャートの図を引用して詳細に説明する。
【００３９】初期状態２９では、図４に示した従来のシ
リアル入力インタフェース回路と同様にパラレルレジス
タ９には、データバス１に１度も読み出したことのない
データは存在せず、パラレルレジスタエンプティ信号６
およびシリアル入力要求信号出力端子１２は高レベルと
なる。
【００４０】この状態でシリアル入力応答信号入力端子
１８が高レベルになると、やはり図４に示した従来のシ
リアル入力インタフェース回路と同様にシフト許可信号
２０が高レベルになることでシリアルデータ入力処理が
実施され、シリアル入力要求信号出力端子１２は低レベ
ルになる。
【００４１】図４の従来例に示したように、１度開始さ
れたシリアルデータの入力処理は、シフトレジスタ１９
がシフト処理を完了し、且つシリアル入力要求信号にシ
リアル入力要求信号出力端子１２の出力が高レベルに、
シリアル入力応答信号入力端子１８の入力も高レベルと
なることにより、次のシリアルデータの入力処理が無条
件に実行される。
【００４２】従って、シリアル入力処理を停止（すなわ
ちシリアル入力要求信号がアクティブとなることを禁
止）する場合には、このシリアル入力インタフェース回
路からシリアル入力データを取り込むためのプログラム
によって、シリアル入力停止要求フラグ８をセットしシ
リアル入力停止要求信号２６を高レベルとする（シリア
ル入力停止要求信号２６の遷移３０）。
【００４３】シリアル入力停止信号２６は、シリアル入
力停止フラグ７を構成する図２に示すＮＡＮＤ回路２４
のもう一方の信号入力端子Ｂに入力され、ＮＡＮＤ回路
２４のもう一方の信号入力端子Ａには、パラレルレジス
タエンプティ信号６のＩＮＶＥＲＴＥＲ２２を介した信
号が入力されるため、ＮＡＮＤ回路２４の出力信号およ
びシリアル入力停止要求信号２６の、ＩＮＶＥＲＴＥＲ
２３を介した信号で動作するＪ−Ｋ型のフリップフロッ
プ回路（以下ＪＫ−ＦＦと称す）２５の出力信号である
シリアル入力停止実施信号２７は、シリアル入力停止要
求信号２６の遷移３０でシリアル入力停止要求信号２６
を高レベルにしても、無条件に高レベルにはならない。
【００４４】ここで、実行中のシリアル入力処理が終了
し、シフトレジスタ１９が出力するパラレルデータ１５
がパラレルレジスタ９に書き込まれる（すなわち、シフ
トデータ書き込み制御信号４が高レベルとなる）とパラ
レルレジスタエンプティフラグ５がリセットされ、パラ
レルレジスタエンプティ信号６が低レベルとなり、シリ
アル入力停止フラグ７のＪＫ−ＦＦ２５のＪ入力端子が
高レベル、Ｋ入力端子が低レベルとなりＪＫ−ＦＦ２５
の出力信号である、シリアル入力停止実施信号２７がシ
フトクロック１６の立ち下がりに同期して高レベルとな
る（シリアル入力停止実施信号２７の遷移３１）。
【００４５】シリアル入力停止実施信号２７の遷移３１
においてシリアル入力停止実施信号２７が高レベルにな
ると、これを受けてシリアル入力要求信号作成回路１０
は、直ちにシリアル入力要求信号出力端子１２の出力が
高レベルになること禁止し、これにより、パラレルレジ
スタエンプティ信号６が高レベルになり、カウント終了
信号１３が高レベルになっても、シリアル入力要求信号
出力端子１２の出力は高レベルにはならない（シリアル
入力要求信号出力端子１２変化タイミング３２）。
【００４６】パラレルレジスタエンプティ信号６が低レ
ベルの場合は、シリアル入力要求信号出力端子１２の出
力は、次のシリアルデータを入力すべく高レベルの状態
にあるか、又は次のシリアルデータ入力を全て終了し低
レベルの状態にあるかの２つの状態に限定できる。いず
れの場合においても次のシリアルデータを入力するため
のシリアル入力要求信号は高レベルとなったあとであ
り、この状態でシリアル入力停止実施信号２７を用いて
シリアル入力要求信号のセットを禁止することにより、
現在出力中か、もしくは出力が終了したシリアル入力要
求信号の、次のシリアル入力要求の出力を確実に禁止す
ることが可能となる。
【００４７】すなわち、シリアル入力データをデータバ
ス１に取り込む処理が、データをあと２つ残した状態で
シリアル入力停止要求フラグ８をセットすることによっ
て、現在シリアルデータ入力が処理の開始待ちか、処理
実行中か、または処理終了後であるかに係わらず、パラ
レルレジスタ９が保持するシリアル入力データ（シリア
ル入力要求の停止は、パラレルレジスタ９に入力したシ
リアルデータが転送されることにより有効となる）と、
すでに出力済みのシリアル入力要求信号（シリアル入力
要求信号は、パラレルレジスタ９に入力したシリアルデ
ータが転送されることで有効となり、このときには、次
のシリアルデータ入力用のシリアル入力要求信号は、す
でに出力済みとなる）によるシリアル入力データとの、
合計２つのシリアル入力データを、シリアルインタフェ
ースからシリアル入力データを取り込むためのプログラ
ムによって読み出す。従って、シリアル入力処理の停止
を必要なタイミングで実行できるだけでなく、シリアル
入力処理を実現するだけのための無駄なシリアル入力処
理を実施することなく、シリアル入力処理を停止するこ
とができる。
【００４８】図３に示した本発明の実施例の動作タイミ
ングチャートの図には、シリアル入力停止要求信号２６
を、パラレルレジスタエンプティ信号６が高レベルな状
態にある場合に、高レベルとした例を示しているが、パ
ラレルレジスタエンプティ信号６が低レベルの状態で、
シリアル入力停止要求信号２６を高レベルとした場合
も、直ちにシリアル入力停止実施信号が２７が高レベル
となることを除き、動作に差はない。
【００４９】停止したシリアル入力処理の再開は、シリ
アル入力停止要求フラグ８を、シリアル入力インタフェ
ースからシリアル入力データを取り込むプログラムによ
ってリセットすることで行う。
【００５０】シリアル入力停止要求フラグ８をリセット
により、シリアル入力停止要求信号２６が低レベルとな
り、ＩＮＶＥＲＴＥＲ２３の出力信号を入力するＪＫ−
ＦＦ２５のＫ端子が高レベルに、ＮＡＮＤ回路２４の出
力信号を入力するＪＫ−ＦＦ２５のＪ端子が低レベルに
なることから、ＪＫ−ＦＦ２５の出力信号であるシリア
ル入力停止信号２７が、シフトクロック１６の立ち下が
りに同期して低レベルとなり、これを受けたシリアル入
力要求信号作成回路１０が直ちにシリアル入力要求信号
出力端子１２の出力を高レベルにする（シリアル入力要
求信号出力端子１２の遷移３３）。
【００５１】
【発明の効果】以上説明したように本発明によるシリア
ル入力インタフェース回路では、シリアル入力停止要求
信号２６をシリアル入力処理が停止可能、すなわちパラ
レルレジスタエンプティ信号６が低レベルの状態で有効
にしたシリアル入力停止実施信号２７により、シリアル
入力要求信号出力端子１２の出力が高レベルになること
を禁止することでシリアル入力処理の停止が可能とな
る。また、シリアル入力処理の停止は、シリアル入力停
止要求フラグ８をセットし、シリアル入力要求信号を高
レベルにしたあとに、規定した数のシリアル入力データ
を取り込む（実施例の場合は２つ）ことにより確実に実
施されており、従ってシリアル入力処理の停止を実施す
るタイミングを指定することができるという効果があ
る。
【００５２】更に、シリアル入力処理の停止のために特
別な処理（ダミーのシリアル入力処理など）を実施する
必要がないと云う効果も有している。
【図面の簡単な説明】
【図１】本発明のシリアル入力インタフェース回路の一
実施例を示すブロック図である。
【図２】図１に示したシリアル入力停止フラグ回路のブ
ロック図である。
【図３】図１に示した実施例の各部における動作タイミ
ングチャートである。
【図４】本発明に関する従来例のブロック図である。
【図５】図４に示した従来例の各部における動作タイミ
ングチャートである。
【符号の説明】
１ データバス ３ 出力バッファ ５ パラレルレジスタエンプティフラグ ７ シリアル入力停止フラグ ８ シリアル入力停止要求フラグ ９ パラレルレジスタ １０ シリアル入力要求信号作成回路 １１ シフトデータ書き込み制御信号作成回路 １２ シリアル入力要求信号出力端子 １４ シフトカウンタ １７ シリアルデータ入力端子 １８ シリアル入力応答信号入力端子 １９ シフトレジスタ ２１ シリアル入力処理実施制御回路 ２２，２３ ＩＮＶＥＲＴＥＲ ２４ ＮＡＮＤ回路 ２５ Ｊ−Ｋ型のフリップフロップ回路 ２６ シリアル入力停止要求信号 ２７ シリアル入力停止実施信号 ２８ シリアル入力要求信号作成回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−98944（ＪＰ，Ａ) 特開 昭63−61358（ＪＰ，Ａ) マイコンピュータ２、第３版（昭和57 年４月10日）、ＣＱ出版、Ｐ．104− 107，117−119 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/38 - 13/42 350 G06F 15/78 510

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリアル入力応答信号とシリアル入力要
    求信号とに応答してシリアル入力データのハンドシェー
    クを行なうシリアル入力インターフェイス回路であっ
    て、前記シリアル入力応答信号と前記シリアル入力要求
    信号により生成される許可信号に基づきシフトクロック
    に同期してシリアル入力データのシフト処理を行なうシ
    フトレジスタと、前記許可信号に応じて前記シリアル入
    力データをカウントし所定のビット数をカウント後にカ
    ウント終了信号を生成するカウンタと、前記カウント終
    了信号に応答して前記シフトレジスタに取り込まれたデ
    ータをパラレルデータとして取り込むパラレルレジスタ
    と、前記パラレルレジスタのデータを制御信号に応答し
    てデータバスに転送する手段と、前記制御信号に基づき
    前記パラレルレジスタの中にデータが存在しないときに
    パラレルレジスタエンプティ信号を生成する手段と、前
    記シリアル入力データを前記データバスに転送するプロ
    グラムに従いシリアル入力停止要求信号を生成する手段
    と、前記パラレルレジスタエンプティ信号が生成されて
    いない状態で且つ前記シリアル入力停止要求信号が生成
    されている場合にシリアル入力停止実施信号を生成する
    手段と、前記シリアル入力停止信号が生成されていない
    場合には前記カウント終了信号及び前記パラレルレジス
    タエンプティ信号が生成されたことにより前記シリアル
    入力要求信号を生成し、前記シリアル入力停止信号が生
    成されている場合には前記カウント終了信号及び前記パ
    ラレルレジスタエンプティ信号が生成されたとしても前
    記シリアル入力要求信号を生成しない手段とを備えるこ
    とを特徴とするシリアル入力インターフェイス回路。
  2. 【請求項２】 前記シリアル入力停止実施信号を生成す
    る手段は、前記パラレルレジスタエンプティ信号の反転
    信号と前記シリアル入力停止要求信号とが供給されたＮ
    ＡＮＤ回路と、前記ＮＡＮＤ回路の出力信号と前記シリ
    アル入力停止要求信号の反転信号とが供給されたフリッ
    プフロップ回路とで構成されていることを特徴とする請
    求項１記載のシリアル入力インターフェイス回路。
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