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JPH10198633A - シリアルデータ転送装置 - Google Patents

シリアルデータ転送装置

Info

Publication number
JPH10198633A
JPH10198633A JP9001388A JP138897A JPH10198633A JP H10198633 A JPH10198633 A JP H10198633A JP 9001388 A JP9001388 A JP 9001388A JP 138897 A JP138897 A JP 138897A JP H10198633 A JPH10198633 A JP H10198633A
Authority
JP
Japan
Prior art keywords
transfer
data
clock
bus
hold period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9001388A
Other languages
English (en)
Inventor
Hiromi Maeda
弘美 前田
Katsunori Suzuki
勝則 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9001388A priority Critical patent/JPH10198633A/ja
Priority to TW086105030A priority patent/TW328124B/zh
Priority to US08/861,625 priority patent/US5835736A/en
Priority to KR1019970021228A priority patent/KR100225717B1/ko
Priority to FR9706698A priority patent/FR2758196B1/fr
Priority to DE19724715A priority patent/DE19724715A1/de
Priority to CN97115487A priority patent/CN1090352C/zh
Publication of JPH10198633A publication Critical patent/JPH10198633A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
    • G06F11/1407—Checkpointing the instruction stream

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】 【課題】 複数の外部スレーブ７ａ〜７ｎ間でデータの
ホールド値が異なっている場合、最もホールド値を必要
とする外部スレーブに合わせて、制御部５に設定するバ
スクロックＢＣＬＫの分周値を大きく調整しなければな
らなかった。 【解決手段】 予め設定されたバスクロックＢＣＬＫの
整数倍に基づき、転送データＴＸＤの最終ビットのホー
ルド期間Ｔを決定するホールド期間決定部９を備え、最
終ビットのホールド期間Ｔを任意に設定するものであ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シリアルデータ
の送信を行うシリアルデータ転送装置に関するもので、
特に、バスを介して複数の外部スレーブを接続したシリ
アルデータ転送装置に関するものである。
【０００２】
【従来の技術】図３は従来のシリアルデータ転送装置の
構成図を示すもので、図において、３１はＣＰＵ３２と
データ転送装置３３よりなる主装置（マスタ）であり、
ＣＰＵ３２は１６ビットシングルチップマイクロコンピ
ュータであるＭ３１００２に備えられており、バスクロ
ックＢＣＬＫを出力する。データ転送装置３３は転送ク
ロック生成部３４、制御部３５、データ転送部３６を備
えている。３７ａ〜３７ｎはバス３８1 ，３８2 ，３８
3 を介して転送クロック生成部３４、制御部３５、デー
タ転送部３６に接続された複数の外部スレーブである。
【０００３】転送クロック生成部３４はＣＰＵ３２から
バスクロックＢＣＬＫを受け取り、制御部３５に設定さ
れたバスクロックＢＣＬＫの分周値“ｎ”で“ｎ＋１”
分周し、さらに２分周して転送クロックＳＣＬＫＯを生
成する。図４はデータ転送装置３３の制御部３５に分周
値“３”を設定した場合の送信タイミング例を示す。
【０００４】次に動作について説明する。マスタ３１は
動作を開始すると、まず、ＣＰＵ３２がバスクロックＢ
ＣＬＫを出力する。このバスクロックＢＣＬＫを受け取
ったデータ転送装置３３の転送クロック生成部３４は、
制御部３５に設定された分周値が例えば“３”であれ
ば、バスクロックＢＣＬＫを“３＋１”分周し、さらに
２分周して転送クロックＳＣＬＫＯを生成する。
【０００５】この状態において、制御部３５がバス３８
2 を介して複数の外部スレーブ３７ａ〜３７ｎのいずれ
かから転送データ要求信号ＣＳＴを受け取ると、制御部
３５は転送クロックＳＣＬＫＯと転送データＴＸＤを転
送クロック生成部３４およびデータ転送部３６からそれ
ぞれ出力する。
【０００６】データ転送部３６ではカウンタを備えてお
り、転送クロックＳＣＬＫＯのアサートエッジＡＧを検
知する毎に転送データＴＸＤを１ｂｉｔずつ８ｂｉｔ分
Ｄ７・・・Ｄ０を、バス３８3 を介して外部スレーブ３
７ａ〜３７ｎに出力する。各外部スレーブ３７ａ〜３７
ｎでは転送クロックＳＣＬＫＯを受け取ると、その転送
クロックＳＣＬＫＯのネゲートエッジＮＧで転送データ
ＴＸＤをラッチする。転送データ１ｂｉｔ分は転送クロ
ックＳＣＬＫＯのアサートエッジＡＧから次のアサート
エッジＡＧまで出力されるが、最終ビットでは転送クロ
ックＳＣＬＫＯのネゲートエッジＮＧからホールド期間
ＴでＨｉＺ状態となる。ここで、ＨｉＺ状態とは、デー
タ転送完了後にバス３８1 ，３８2 ，３８3 を解放し、
バスを他の目的に利用できるようにすることである。
【０００７】
【発明が解決しようとする課題】従来のシリアルデータ
転送装置は以上のように構成されているので、転送デー
タを１ｂｉｔずつ出力するが、最終ビットの値を転送ク
ロックＳＣＬＫＯのネゲートエッジＮＧから固定期間し
か保持しないため、複数の外部スレーブ間でデータのホ
ールド値が異なっている場合、最もホールド値を必要と
する外部スレーブに合わせて、制御部３５に設定するバ
スクロックＢＣＬＫの分周値を大きく調整しなければな
らないという課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、転送データの最終ビットのホール
ド期間を可変にすることができるシリアルデータ転送装
置を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るシリアルデータ転送装置は、予め設定されたバスクロ
ックの整数倍に基づき、転送データの最終ビットのホー
ルド期間を決定するホールド期間決定部を備えたもので
ある。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
リアルデータ転送装置の構成図を示すもので、図におい
て、１はＣＰＵ２とデータ転送装置３よりなる主装置
（マスタ）であり、ＣＰＵ２は１６ビットシングルチッ
プマイクロコンピュータであるＭ３１００２に備えられ
ており、バスクロックＢＣＬＫを出力する。データ転送
装置３は転送クロック生成部４、制御部５、データ転送
部６、転送データＴＸＤの最終ビットのホールド期間を
決定するホールド期間決定部としてのホールド期間決定
レジスタ９を備えている。７ａ〜７ｎはバス８1 ，８
2 ，８3 を介して転送クロック生成部４、制御部５、デ
ータ転送部６に接続された複数の外部スレーブである。
【００１１】転送クロック生成部４はＣＰＵ２からバス
クロックＢＣＬＫを受け取り、制御部５に設定された分
周値“ｎ”で“ｎ＋１”分周し、さらに２分周して転送
クロックＳＣＬＫＯを生成する。
【００１２】図２はデータ転送装置３の制御部５にバス
クロックＢＣＬＫの分周値“３”を設定し、ホールド期
間決定レジスタ９にバスクロックＢＣＬＫの整数倍ｍ＝
４を設定した場合の送信タイミング例を示す。ここで、
ホールド期間決定レジスタ９に対するバスクロックＢＣ
ＬＫの整数倍設定は、ＣＰＵ２がプログラムから読み出
した値に基づき自動的に設定する他、外部設定手段（図
示せず）によって手動的に設定する。
【００１３】次に動作について説明する。マスタ１は動
作を開始すると、まずＣＰＵ２がバスクロックＢＣＬＫ
を出力する。このバスクロックＢＣＬＫを受け取ったデ
ータ転送装置３の転送クロック生成部４は、制御部５に
設定された分周値が例えば“３”であれば、バスクロッ
クＢＣＬＫを“３＋１”分周し、さらに２分周して転送
クロックＳＣＬＫＯを生成する。この状態において、制
御部５がバス８2 を介して複数の外部スレーブ７ａ〜７
ｎから転送データ要求信号ＣＳＴを受け取ると、転送ク
ロックＳＣＬＫＯと転送データＴＸＤを転送クロック生
成部４およびデータ転送部６からそれぞれ出力する。
【００１４】データ転送部６ではカウンタを備えてお
り、転送クロックＳＣＬＫＯのアサートエッジＡＧを検
出する毎に、転送データＴＸＤを１ｂｉｔずつ８ｂｉｔ
分Ｄ７・・・Ｄ０を、バス８3 を介して外部スレーブ７
ａ〜７ｎに出力する。各外部スレーブ７ａ〜７ｎでは転
送クロックＳＣＬＫＯを受け取ると、その転送クロック
ＳＣＬＫＯのネゲートエッジＮＧで転送データＴＸＤを
ラッチする。転送データ１ｂｉｔ分は転送クロックＳＣ
ＬＫＯのアサートエッジＡＧから次のアサートエッジＡ
Ｇまで出力されるが、最終ビットではホールド期間決定
レジスタ９に設定された値“ｍ”が例えば４であれば、
ホールド期間Ｔは転送クロックＳＣＬＫＯのネゲートエ
ッジＮＧから４×バスクロックＢＣＬＫとなり、このホ
ールド期間Ｔ後にホールド期間決定レジスタ９の出力で
データ転送部６を制御してＨｉＺ状態となる。
【００１５】以上のように、この実施の形態１によれ
ば、ホールド期間決定レジスタ９の設定値を変えるだけ
で転送データＴＸＤの最終ビットのホールド区間を任意
に設定できるので、異なるホールド値を持つ複数の外部
スレーブ７ａ〜７ｎを接続する場合に容易に対応するこ
とができる。
【００１６】
【発明の効果】以上のように、請求項１記載の発明によ
れば、予め設定されたバスクロックの整数倍に基づき、
転送データの最終ビットのホールド期間を決定するホー
ルド期間決定レジスタを備えるように構成したので、ホ
ールド期間決定レジスタの設定値を変えるだけで転送デ
ータの最終ビットのホールド区間を任意に設定でき、異
なるホールド値を持つ複数の外部スレーブを接続する場
合に容易に対応することができる。その結果、データ転
送後、速やかにバスを空けることができ、バスの利用効
率を高めることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるシリアルデー
タ転送装置の構成を示す概要図である。
【図２】 図１に示すシリアルデータ転送装置の送信タ
イミング図である。
【図３】 従来のシリアルデータ転送装置の構成を示す
概略図である。
【図４】 従来のシリアルデータ転送装置の送信タイミ
ング図である。
【符号の説明】
２ ＣＰＵ、４ 転送クロック生成部、５ 制御部、６
データ転送部、７ａ〜７ｎ 外部スレーブ、８1 〜８
3 バス、９ ホールド期間決定レジスタ（ホールド期
間決定部）、ＢＣＬＫ バスクロック、ＳＣＬＫＯ 転
送クロック、ＣＳＴ 転送データ要求信号、ＴＸＤ 転
送データ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 バスクロックを出力するＣＰＵと、前記
    バスクロックを受け取り連続した転送クロックを生成す
    る転送クロック生成部と、バスを介して接続された複数
    の外部スレーブから転送データ要求信号が入力される
    と、前記転送クロック生成部から転送クロックおよびデ
    ータ転送部から転送データをそれぞれ前記バスを介して
    前記外部スレーブに出力する制御部とを有するシリアル
    データ転送装置において、予め設定された前記バスクロ
    ックの整数倍に基づき前記転送データの最終ビットのホ
    ールド期間を決定するホールド期間決定部を備えたこと
    を特徴とするシリアルデータ転送装置。
JP9001388A 1997-01-08 1997-01-08 シリアルデータ転送装置 Pending JPH10198633A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP9001388A JPH10198633A (ja) 1997-01-08 1997-01-08 シリアルデータ転送装置
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