JPH01307335A - 受信データ同期化回路及びシリアルデータ転送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルデータ転送さらにはシリアル受信デー
タの同期化に関し、例えばマイクロコンピュータシステ
ム間でのデータのシリアルインタフェースに適用して有
効な技術に関するものである。

〔従来技術〕

ビットシリアルにデータをやりとりするためのデータ伝
送制御手順としては、ハイレベルデータリンク制御（Ｈ
ＤＬＣ）手順やバイナリシンクロナスコミュニケーショ
ン（ＢＳＣもしくは＋３　Ｔ　−３Ｙ　ＮＣ）方式、さ
らには調歩同期手順などの各種伝送制御手順があるが、
何れの手順においても。

ビットシリアルにやりとりされる情報をビット毎に認識
して内部に取り込み可能とするような受信データの同期
化回路が必要とされる。

例えば調歩同期手順に従ってデータを受ける場合には、
受信データのシリアル転送レートの１６倍などの周波数
を持つ内部クロックを利用して受信データを同期化する
。即ち、スタートビットを検出すると、この検出タイミ
ングから内部クロックが８クロツク経過したときに受信
データをサンプリングして内部に取り込む。したがって
、調歩同期手順をサポートする場合には、データのシリ
アル転送レートの１６倍など比較的発振周波数の高い発
振回路が必要になる。

また、同期手順においては、シリアル転成レートの整数
倍、例えば同一周波数を持つ送信クロックの立ち下がり
に同期して当該送信クロックと共にデータを１ビット単
位で送信し、受信に際してはデータと共に送られてくる
クロックの立ち」−がりに同期して受信データをｌピッ
、トづつ認識する。

したがって、各種同期手順においてシリアル入力回線は
受信クロック信号線と対を成し、また、シリアル出力回
線は送信クロック信号線と対を成すことになる。

尚、シリアルコミュニケーションインタフェース用ＬＳ
Ｉについして記載された文献の例としては昭和６０年９
月株式会社日立製作所発行の［日立マイクロコンピュー
タデータブック　８／１６ビツトマイクロコンピユ一タ
周辺ＬＳＩＪ　Ｐ２９４〜Ｐ３０６　（ＨＤ６８５０）
がある。

〔発明が解決しようとする課題〕

調歩同期手順などに利用される同期化回路ではデータの
シリアル転送レートの１６倍さらには３２倍というよう
な周波数の高い発振回路が必要とされることから、逆に
この発振周波数によってデータ転送速度が規定されるこ
とになり、転送速度の高速化には自ずから限界があった
。

また、クロックに同期してデータをビットシリアルにや
りとりする従来システムにおいては送受信回線の外に１
対の受信クロック信号線と送信クロッ・り信号線が必要
なり、非同期手順を採用するシステムに比べて信号配線
数が２倍になってしまう。

本発明の目的は、受信データの同期化に必要とされるク
ロックの発振周波数を低くすることができると共に、デ
ータの高速転送を可能とする同期化回路を提供すること
にある。さらに別の目的は、送受信回線に並設されるク
ロック信号線の数を削減することができるシリアルデー
タ転送システムを提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、受信データのシリアル転送レート整数倍以上
の周波数を持つ同期化クロックを内蔵発振回路の源発振
クロックに基づいて形成する同期化クロック形成手段と
、上記源発振クロックの変化に同期すると共に上記同期
化クロックの変化点とはずれたタイミングで受信データ
をサンプリングするサンプリング手段とを含み、サンプ
リング手段から出力されるデータと同期化クロックとの
間に所望の位相を形成して、ピッＩ−シリアルに供給さ
れる受信データをビット対応でクロック信号に同期化し
て認識可能とするものである。

上記源発振クロック周波数を同期化クロック周波数の２
倍にしておけば、源発振クロック周波数との関係でシリ
アルデータ転送レートを上げ易くなり、このとき、上記
サンプリング手段は源発振クロックの一方へのレベル変
化に同期して受信データをサンプリングし、上記同期化
クロック形成手段は源発振クロックの他方へのレベル変
化に同期して同期化クロックを形成するように構成する
ことができる。

また、Ｌ記受信データ同期化回路と、この受信データ同
期化回路から出力される同期化クロックに同期して上記
サンプリング手段の出力データを取り込むと共に、その
同期化クロックに同期して送信データを出力する第１シ
リアル入出力回路と、第１シリアル入出力回路にシリア
ルデータｌ線及びに記聞期化クロックの送信線で結合さ
れ、このクロック送信線で供給される同期化クロックを
受信データ取り込みのための同期化並びに送（＋’Ｊデ
ータの同期出力に利用する第２シリアル入出力回路とを
備えてシリアルデータ転送システムを構成するものであ
る。

〔作　用〕

上記した手段によれば、サンプリング手段は、内蔵発振
回路の源発振クロックに基づいて形成される同期化クロ
ックの変化点からずれたタイミングで受信データをサン
プリングするように働き、これが、同期化クロックに対
して所定のセットアツプタイム及びホールドタイムをも
ってサンプリング手段の出力データをビット対応で認識
ｒｉ）能に作用する。このとき、源発振クロック周波数
は少なくとも同期化クロックの２倍の周波数を持てばよ
いから、転送レートに比べて源発振クロック周波数はさ
ほど高くならず、源発振クロック周波数によってデータ
転送レートが低く抑えられる事態を回避し、シリアルデ
ータ転送の高速化を達成する。しかも源発振クロックは
内蔵発振回路から与えられるためデータ受信に際して転
送元から同期クロックを受ける必要はない。

このような受信データ同期化回路をデータの入力部前段
もしくはインタフェース部に含む第１シリアル入出力回
路とデータの送受信を行う第２シリアル入出力回路との
インタフェースにあたって、当該受信データ同期化回路
はデータ受信に際して転送元から同期クロックを受ける
必要がないこと゛から、第１シリアル入出力回路で生成
される同期化クロックを第２シリアル入出力回路に与え
、且つ、第２シリアル入出力回路はその同期化クロック
に同期させてデータを送信すると共に受信データの同期
化取り込みを行うようにしておくことが、第１及び第２
シリアル入出力回路をインタフェースするクロック信号
線を１本で済ませるよに働く。

〔実施例〕

第３図にはマイクロコンピュータシステム間でのデータ
のシリアルインタフェースに適用される本発明に係るシ
リアルデータ転送システムの基本的なインタフェース態
様が示される。

第３図には２つのマイクロコンピュータシステム１．２
に含まれるシリアル入出力回路５，６が代表的に示され
１両者は、一方のシリアル入出力回路５から他方のシリ
アル入出力回路６にデータを転送するシリアルデータ回
線３と、シリアル入出力回路６からシリアル入出力回路
５にデータを転送するシリアルデータ回線４とによって
結合される。

マイクロコンピュータシステム１に含まれるシリアル入
出力回路５は、内蔵発振回路の発振クロックに基づいて
形成される同期化クロックＣＬ　Ｋとシリアルデータ回
線４から供給されるデータとの間に所望の位相差を形成
して両者をシリアル入出力回路５に与える受信データ同
期化榎１路７を前段に備える。そして、この受信データ
同期化回路７で形成される同期化クロックＣＬＫはクロ
ック信号線８を介して他方のシリアル入出力回路６に供
給され、双方のシリアル入出力回路５，６で共用される
。

第４図には上記シリアル入出力回路５の一例が示される
。

このシリアル入出力回路５は、マイクロコンピュータシ
ステム１のシステムバスとインタフェースされるシステ
ムバスバッファ１０を備え、シリアル送信系として、シ
ステムバスバッファ１０を介して送信データがパラレル
に与えられる送信データレジスタ１１、送信データレジ
スタ１１から与えられる１フレームもしくは１キャラク
タ分のパラレルデータをシリアル出力端子］”　ｘ　Ｄ
から順次ビットシリアルに出力する送信シフトレジスタ
１２、及び送信シフトレジスタ１２による各ビットのシ
リアル出力タイミングを送信クロック入力端子Ｔ　ｘ　
Ｃから供給されるクロックの立ち下がりに同期させて、
順次１ビツトづつシリアルシフト制御する送信コントロ
ーラ１３を含む。また、シリアル受信系としては、シリ
アル入力端子ＲｘＤからビットシリアルに供給されるデ
ータを取り込んでパラレルに変換する受信シフトレジス
タ１４、受信シフトレジスタ１４によるシリアルデータ
の各ビットの取り込みタイミングを受信クロック入力端
子ＲｘＣから供給されるクロックの立ち上がりに同期さ
せて、順次１ビツトづつシリアル入力制御する受信コン
トローラ１５、上記受信シフトレジスタ１４からパラレ
ル出力される受信データを蓄え、これに替えられた受信
データを１フレームもしくは１キャラクタ単位で上記シ
ステムバスバッファ１０に与える受信データレジスタ１
６が含まれる。尚、上記送信コントローラ１３や受信ン
トローラ１５などに対する制御情報や受信状態などを示
すフラグが設定されるコン１−ロール・ステータスレジ
スタ１７が設けられている。　１゜他方のシリアル入出
力回路６も第４図と同様の内部構成を備える。

シリアル入出力回路５，６が第４図の構成を有する本実
施例の場合、第３図に示されるように、シリアルデータ
回線４はシリアル入出力回路６のシリアルデータ出力端
子Ｔ　ｘ　Ｄと受信データ同期化回路７のシリアルデー
タ入力端子に結合され。

この受信データ同期化回路７から出力されるデータはシ
リアル入出力回路５のシリアルデータ入力端子ＲｘＤに
供給される。また、上記シリアルデータ回線３はシリア
ル入出力回路６のシリアルデータ入力端子ＲｘＤとシリ
アル入出力回路５のシリアルデータ出力端子ＴｘＤに結
合される。そして、シリアル入出力回路５及び６におけ
る夫々の受信クロック入力端子ＲｘＣ及び送信クロック
入力端子’Ｉ”　ｘ　Ｃには受信データ同期化回路７で
形成される同期化クロックＣＬ　Ｋが供給されている。

これにより、シリアル入出力回路５は、シリアルデータ
回線４から与えられるシリアルデータを。

上記受信データ同期化回路７で形成された同期化クロッ
クＣＬ　Ｋに同期してシリアルデータ入力端子ＲｘＤか
ら内部に取り込み、また、その同期化クロックＣＬＫに
同期してシリアルデータ出力端子ＴｘＤからシリアル信
号線３に送信データを出力する。シリアル信号線３から
データを受信するシリアル入出力回路６はクロック信号
線８から供給されている同期化クロックＣＬＫに同期し
て受信データを内部に取り込み、また、シリアル入出力
回路６がシリアル信号線４からデータを送信する場合に
は同様にクロック信号線８から供給されている同期化ク
ロックＣＬＫに同期してシリアルデータを出力する。

第１図には上記受信データ同期化回路７の一例が示され
る。

ここで先ず、シリアル入出力回路５，６は、既述したよ
うに受信クロック入力端子ＲｘＣに供給されるクロック
の立ち上がりに同期してシリアルデータを順次１ビツト
づつ内部に取り込み、また、送信クロック入力端子Ｔｘ
Ｃに供給されるクロックの立ち下がりに同期してシリア
ルデータを順次１ビツトづつ出力する。これにより本実
施例における同期化クロックＣＬＫの周波数は、特に制
限されないが、データ転送レートと一致する条件を満足
するものとする。

上記条件並びにシリアル入出力回路５，６による転送デ
ータの復元性を確保するため、上記受信データ同期化回
路７は、特に制限されないが、データ転送レートの２倍
の発振周波数を持つ発振回路２０を内蔵する。この受信
データ同期化回路７は、発振回路２０の源発振クロック
２ＣＬＫに基づいて上記同期化クロックＣＬＫを形成す
る手段として、源発振クロック２ＣＬＫをインバータ２
１で反転してＤ型ラッチ２２のクロック入力端子ＣＫに
与えると共に、その反転出力端子Ｑを入力端子りに帰還
し、正転出力端子Ｑから同期化クロックＣＬＫを得る構
成を持つ。

そして、上記源発振クロック２　ＣＬ　Ｋの変化に同期
すると共に上記同期化クロックＣＬ、　Ｋの変化点とは
ずれたタイミングで、シリアルデータ回線４から供給さ
れる入力データＤｉｎをサンプリングするサンプリング
手段として、例えば直列接続された２段のＤ型ラッチ２
３，２４を有する。双方のＤ型ラッチ２３，２４のクロ
ック入力端子ＣＫには上記源発振クロック２　ＣＬ　Ｋ
が供給されていて、初段り型ラッチ２３の入力端子りは
入力データＤｉｎを受けると共に、初段り型ラッチ２３
の正転出力端子Ｑが次段り型ラッチ２４の入力端子りに
結合され、当該り型ラッチ２４の正転出力端子Ｑから得
られる出力データＤｏｕｔがシリアル入出力■路５の受
信データ入力端子ＲｘＤに与えられるようになっている
。特にサンプリング手段は非同期で供給されるデータＤ
ｉｎをラッチする性質上、２段のＤ型ラッチ２３．２４
を直列接続すると共に同一クロックで入力制御を行うよ
うな構成を採用することにより、入力データＤ　ｉ　ｎ
の変化点前後におけるメタステーブル状態の不安定なデ
ータをラッチして出力する虞を完全に無くすことができ
る。

尚、各り型ラッチ２２〜２４のセット端子Ｓ及びリセッ
ト端子Ｒにはプルアップ抵抗Ｒを介してハイレベルが常
時与えられ、セット、リセット機能はディスイネーブル
にされている。

第２図には受信データ同期化回路７の動作の一例が示さ
れる。

受信データ同期化回路７は源発振クロック２ＣＬＫに基
づいてデータ転送レートに等しい周波数の同期化クロッ
クＣＬＫを常時生成して出力している。

人力データＤｉｎは源発振クロック２ＣＬＫとは非同期
で供給され１例えば入力データＤｉｎが時刻し。から順
次所定の転送レートで供給されるとき、初段り型ラッチ
２３は源発振クロック２ＣＬＫの立上り変化に同期して
入力データをラッチし、このラッチタイミングに対して
源発振クロック２ＣＬＫの１周期遅れたタイミングで次
段り型ラッチ２４は初段り型ラッチ２３の出力に基づい
て入力データＤｉｎをラッチする。このラッチ出力は出
力データＤｏｕｔとしてシリアル入出力回路５の受信デ
ータ入力端子Ｒｘ　Ｄに与えられる。

出力データＤｏｕｔ及び同期化クロックＣＬ　Ｋが与え
られるシリアル入出力回路５は、同期化クロックＣＬＫ
の１周期毎に訪れる立上り変化に同期するタイミングで
順次データＩ）　ｏ　ｕ　ｔを内部に取り込んで夫々を
１ビツトのデータとして認識する。このとき、初段り型
ラッチ２３による入力データＤｉｎのラッチタイミング
は同期化クロックＣＬＫの変化点とは必ずずれたタイミ
ングとされ、その後源発振クロック２　ＣＬ　Ｋの１周
期牛後にシリアル入出力回路５のデータ取り込みタイミ
ングが訪れるようになるから、入力データＤｉｎがどの
ようなタイミングで受信データ同期化回路７に供給され
ようともシリアル入出力回路５は入力データＤｉｎを所
定のセットアツプタイムＴｓ並びにホールドタイムＴｈ
をもって認識することができる。例えば、シリアル入出
力回路５が内部に取り込む１ビツトのデータｐｏｕｔ、
に着目した場合、これに対応する入力データＤｉｎ、を
受信データ同期化回路７がサンプリングしてからシリア
ル入出力回路５が内部に取り込むまでの時間は。

源発振クロック２ＣＬＫの１周期半とされるから、シリ
アル入出力回路５は、源発振クロック２　ＣＬＫの概ね
半周期に応するセットアツプタイムＴｓと概ね１周期半
に応するホールドタイムＴｈをもって１ビツトのデータ
Ｄｏｕｔ、を取り込むことができる。

上記実施例によれば以下の作用効果を得るものである。

（１）受信データのシリアル転送レートに等しい周波数
を持つ同期化クロックＣＬＫを内蔵発振回路２０の源発
振クロック２ＣＬＫに基づいて形成する同期化クロック
形成１段と、上記源発振クロック２ＣＬＫの変化に同期
すると共に上記同期化クロックＣＬＫの変化点とはずれ
たタイミングで入力データＤｉｎをサンプリングするサ
ンプリング手段とを含む受信データ同期化回路７は、サ
ンプリング手段から出力されるデータＤＯｕｔと同期化
クロックＣＬＫとの間に所定の位相差を形成し、これに
より、入力データＤｉｎがどのようなタイミングで受信
データ同期化回路７に供給されようともシリアル入出力
回路５は人力データｌ）　ｉ　ｎを所定のセットアツプ
タイｔＸＭｔびにホールドタイムをもって認識＝ｉ）能
にすることができる。

（２）源発振クロック２ＣＬＫは少なくとも同期化クロ
ックＣＬＫの２倍の周波数を持てばよいから、データ転
送レートに比べて源発振クロック周波数はさほど高くな
らず、源発振クロック周波数によってデータ転送レート
が低く抑えられる事態を回避することができ、これによ
り、シリアルデータ転送の高速化を達成することができ
る。

（３）源発振クロック２ＣＬＫは内蔵発振回路２０から
与えられるため、データ受信に際して転送元から同期ク
ロックを受ける必要はない。

（４）上記作用効果（３）より、受信データ同期化回路
７と、この受信データ同期化回路７から出力される同期
化クロックＣＬＫに同期して」：記サンプリング手段の
出力データを取り込むと共に、その同期化クロックに同
期して送信データを出力する第１シリアル入出力回路５
と、第１シリアル入出力回路５にシリアルデータ回線３
，４及び同期化クロックＣＬＫのクロック信号線８で結
合１声れ、このクロック信号線８で供給される同期化ク
ロックＣＬＫを受信データ取り込みのための同期化並び
に送信データの同期出力に利用する第２シリアル入出力
回路６とを備えてシリアルデータ転送システムを構成す
ることにより、第１及び第２シリアル入出力回路５，６
をインタフェースするクロック信号線を１本で済ませる
ことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは言うまでもな１、％。

上記実施例では受信データ同期化回路７とシリアル入出
力回路５とを別個の回路モジュールのように示したが、
発信回路２０の外付は部品を除いてそれらを同一半導体
基板に形成することもできる。即ち、通信制御■、ＳＩ
に受信データ同期化回路を含めることができる。

シリアルデータ回線を介してやりとりされるデータの形
式は、データビットの前後にスタートビット及びストッ
プビットを有する形式、制御ヒイール及びアドレスフィ
ールド並びに情報フィールどの前後にフラグフィールが
付加された形式、さらにはデータビットのみを有する形
式などの何れに対しても適用することができる。要は情
報をビットシリアルに転送する形式であればよい。

シリアル入出力回路の構成は上記実施例に限定されず、
伝送誤り検出機能やエラーチエツクコードを付加する機
能などその他の機能を有する種々の回路構成に変更する
ことができる。

受信データ同期化回路に含まれるサンプリング手段は直
列２段のＤ型ラッチに限定されずその他の回路構成に変
更することができる。特にサンプリング手段は非同期デ
ータをラッチする性質上、入力データの変化点前後にお
けるメタステーブル状態の不安定なデータをラッチして
出力する虞を完全な無くすには、上記実施例のような直
列２段構成を採用することが望ましい。

また、同期化クロックの周波数はデータ転送レートの整
数倍に設定することができ、また、源発信クロック周波
数は同期化クロック周波数の２倍に限定されない。

以上の説明では本発明者によってなされた発明を主とし
てその背景となった利用分野であるマイクロコンピユー
タの１対１対応によるシリアルインタフェースに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく１つのばすとしすてむを中心に複数のマイ
クロコンピュータシステムを放射状に接続したり、その
他回線を任意に接続可能なネットワークにも広く適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡噴に説明すれば下記の通りである。

すなわち、受信データ同期化回路は、内蔵発振回路の源
発振クロックに基づいて形成される同期化クロックの変
化点からずれたタイミングで受信データをサンプリング
するから、サンプリングして出力するデータと同期化ク
ロックとの間に所定の位相差を形成し、これにより、受
信データがどのようなタイミングで供給されようとも受
信サンプリングデータを、同期化クロックに対して所定
のセットアツプタイム及びホールドタイムをもってビッ
ト対応で認識可能にすることができる。

このとき、源発振クロック周波数は少なくとも同期化ク
ロックの２倍の周波数を持てばよいから。

転送レートに比へて源発振クロック周波数はさほど高く
ならず、源発振クロック周波数によってデータ転送レー
トが低く抑えられる事態を回避することができ、シリア
ルデータ転送の高速化を達成するものである。しかも源
発振クロックは内蔵発振回路から与えられるためデータ
受信に際して転送元から同期クロックを受ける必要はな
い。

このような受信データ同期化回路をデータの入力部前段
もしくはインタフェース部に含む第１シリアル入出力回
路とデータの送受信を行う第２シリアル入出力回路との
インタフェースにあたって、当該受信データ同期化回路
はデータ受信に際して転送元から同期クロックを受ける
必要がないことから、第１シリアル入出力回路で生成さ
れる同期化クロックを第２シリアル入出力回路に与え、
且つ、第２シリアル入出力回路はその同期化クロックに
同期させてデータを送信すると共に受信データの同期化
取り込みを行うようにしておくことにより、第１及び第
２シリアル人出カ回路をインタフェースするクロック信
号線を１本で済ませることができる。

【図面の簡単な説明】

第１図は受信データ同期化回路の一例を示す回路図、 第２図は受信データ同期化回路の動作の一例を示すタイ
ミングチャート。 第３図は受信データ同期化回路を適用した本発明に係る
シリアルデータ転送システムの一例を示すブロック図、 第４図はシリアルに入出力回路の一例を示すブロック図
である。 １．２・・・マイクロコンピュータシステム、３゜４・
・・シリアルデータ回線、５，６・・・シリアル入出力
回路、７・・受信データ同期化回路、８・・・クロック
信号線、１２・・・送信シフトレジスタ、１３・・・送
信コントローラ、１４・・・受信シフトレジスタ、１５
・・・受信コントローラ、ＴｘＤ・・・送信データ出力
端子、Ｔ　ｘ　Ｃ・・・送信クロック入力端子、ＲｘＤ
・・・受信データ入力端子、ＲｘＣ・・・受信クロック
人力端子、２０・・・発信回路、２２〜２４・・・Ｄ型
ラッチ。 ２ＣＬＫ・・・源発信クロック、ＣＬ　Ｋ・・・同期化
クロック、Ｄｉｎ・・・入力データ、Ｄｏｕｔ・・・出
力データ。 第１図 第２図 テ′−９１タソ込シたクイミ〉り゛

Claims (1)

1. 【特許請求の範囲】 １、ビットシリアルに供給されるデータをビット対応で
   クロック信号に同期化して認識可能にするための受信デ
   ータ同期化回路であって、受信データのシリアル転送レ
   ートの整数倍以上の周波数を持つ同期化クロックを内蔵
   発振回路の源発振クロックに基づいて形成する同期化ク
   ロック形成手段と、上記源発振クロックの変化に同期す
   ると共に上記同期化クロックの変化点とはずれたタイミ
   ングで受信データをサンプリングするサンプリング手段
   とを含み、サンプリング手段から出力されるデータと同
   期化クロックとの間に所望の位相を形成するものである
   ことを特徴とする受信データ同期化回路。 ２、上記源発振クロックの周波数は同期化クロック周波
   数の２倍とされているものであることを特徴とする特許
   請求の範囲第１項記載の受信データ同期化回路。 ３、上記サンプリング手段は源発振クロックの一方への
   レベル変化に同期して受信データをサンプリングし、上
   記同期化クロック形成手段は源発振クロックの他方への
   レベル変化に同期して同期化クロックを形成するように
   されて成るものであることを特徴とする特許請求の範囲
   第２項記載の受信データ同期化回路。 ４、受信データのシリアル転送レートの整数倍以上の周
   波数を持つ同期化クロックを内蔵発振回路の源発振クロ
   ックに基づいて形成する同期化クロック形成手段、並び
   に上記源発振クロックの変化に同期すると共に上記同期
   化クロックの変化点とはずれたタイミングで受信データ
   をサンプリングするサンプリング手段を含む受信データ
   同期化回路と、この受信データ同期化回路から出力され
   る同期化クロックに同期して上記サンプリング手段の出
   力データを取り込むと共に、その同期化クロックに同期
   して送信データを出力する第１シリアル入出力回路と、
   シリアルデータ回線及び上記同期化クロックの送信線に
   より第１シリアル入出力回路に結合され、このクロック
   送信線で供給される同期化クロックを受信データ取り込
   みのための同期化並びに送信データの同期出力に利用す
   る第２シリアル入出力回路とを備えてなるものであるこ
   とを特徴とするシリアルデータ転送システム。