JPH07129486A - シリアル通信回路 - Google Patents

Abstract

(57)【要約】 【目的】 サブCPU SCがソフトウェアによりビットフォ
ーマットのタイミングを決定するように構成して、異な
るビットフォーマットのプロトコルにもファームウェア
の変更のみで対応可能なシリアル通信回路を提供する。 【構成】 送信される各一単位の信号の各区間のレベル
あるいはデータの出力タイミングをサブCPU SCがソフト
ウェアで特定のレジスタ3, 4, 6, 95 等に特定の値を書
き込むことにより制御している。また受信に際しても、
各一単位の信号の各区間のレベルあるいはデータの取り
込みのタイミングをサブCPU SCがソフトウェアで制御し
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアル通信回路、特に
ワンチップマイクロコンピュータに内蔵されて他のマイ
クロコンピュータとの間でシリアル通信を行なうための
通信回路に関する。

【０００２】

【従来の技術】本発明は、HDLC(High level Data Link
Control procedures) の一種であるD2B(Domestic Digit
al Bus) プロトコルのビットフォーマットに準拠してシ
リアル通信を行なう通信回路に関する。 D2Bプロトコル
はIEC(INTERNATIONAL ELECTROTECHNICAL COMMISSION)に
よりTC84(S)86 として規定されている。まず、D2B プロ
トコルのビットフォーマットについて説明する。図８は
D2Bプロトコルのマスタ側からスレーブ側へ送信される
べき送信信号のスタートビット102 及び１ビットのデー
タビット103 のフォーマットを示す模式図である。

【０００３】図８に示されているように、 D2Bプロトコ
ルのスタートビット102 では、先頭側から順に”Ｈ”レ
ベルのt1区間, ”Ｌ”レベルのt2区間, ”Ｌ”レベルの
t3区間, 最後に”Ｈ”レベルのt4区間の配列と、それぞ
れの区間の持続時間がクロック数で定義されている。な
お、図８に示されているクロック数は一例であって、こ
れに限られるものではない。

【０００４】具体的には、スタートビット102 では、t1
区間は”１”が所定時間持続することの確認のために、
t2区間は”０”になることの確認のために、t3区間は”
０”が所定時間持続することの確認のために、4 区間
は”１”になることの確認のためにそれぞれ定義されて
いる。従って、図８に示されているスタートビット102
では、t1区間からt4区間までを１単位として送信のスタ
ートを表している。

【０００５】また、図８に示されているように、 D2Bプ
ロトコルでは、データビット103 の１ビットは先頭側か
ら順に”Ｈ”レベルのt1区間, ”Ｌ”レベルのt2区間,
送信されるべきデータの区間であるt3区間（ハッチング
の部分）, 最後に”Ｈ”レベルのt4区間の配列と、それ
ぞれの区間の持続時間がクロック数で定義されている。
なお、図８に示されているクロック数は一例であって、
これに限られるものではない。

【０００６】具体的には、データビット103 では、t1区
間は”１”が所定時間持続することの確認のために、t2
区間は”０”になることの確認のために、t3区間は送信
されるべきデータの”１”または”０”の値を表すため
に、t4区間は”１”になることの確認のためにそれぞれ
定義されている。従って、図８に示されているt1区間か
らt4区間までを１単位として”１”または”０”の１ビ
ットのデータが表される。

【０００７】そして、図８に一例として示すように、そ
れぞれの区間には異なるクロック数が持続時間として予
め定められている点が他の一般的なプロトコルと異な
る。たとえば、図９は”Class B data communication n
etwork interface J1850”のビットフォーマットで定義
されているデータ伝送路を転送されるデータの１ビット
のパターンを示す模式図である。１ビットのデータはそ
れぞれがTimeと称される３分割された領域にて構成され
ている。そして、ビット”０”は図９に参照符号100 に
て示されているように、第１Time, 第２Timeが共に”
Ｈ”レベルで、第３Timeが”Ｌ”レベルで表されてい
る。また、ビット”１”は図９に参照符号101 にて示さ
れているように、第１Timeが”Ｈ”レベルで、第２Tim
e, 第３Timeが共に”Ｌ”レベルで表されている。

【０００８】また図９には示されていないが、このプロ
トコルでは、 D2Bプロトコルのスタートビット103 に相
当するSOF(Start Of Frame) は第１〜第４Timeが”Ｈ”
レベルで第５及び第６Timeが”Ｌ”レベルの６Timeで構
成されているが、 D2Bプロトコルでも一単位の信号が４
区間以上で構成されている場合もある。

【０００９】しかしいずれにせよ、従来のプロトコルで
は一定幅の区間の”Ｈ”レベルと”Ｌ”レベルとを組み
合わせた一単位の信号で１ビットの”０”または”
１”、あるいは所定の意味を表すように定義されていた
が、D2B プロトコルでは各区間の幅（持続時間）が異な
っており、その内の特定の幅の区間の値を”０”また
は”１”にすることにより１ビットの”０”または”
１”を表している。

【００１０】

【発明が解決しようとする課題】以上のように、たとえ
ばJ1850 のような従来のビットフォーマットを扱うシリ
アル通信装置では、一定周波数のクロックに同期してデ
ータが転送されるビットフォーマットを前提としており
たとえば上述の例では８クロックを基準として制御を行
なうことが可能である。しかし、 D2Bプロトコルのよう
なビットフォーマットにはそのような制御は適用出来な
い。また、そのような各区間の幅を定義するために特定
のクロック数を割り当てたビットフォーマットに対して
ハードウェアで装置を構成した場合には、各区間の幅が
異なるビットフォーマットには適用出来なくなるため、
応用範囲が狭くなる。

【００１１】本発明はこのような事情に鑑みてなされた
ものであり、制御回路がソフトウェアによりビットフォ
ーマットのタイミングを決定するように構成して、異な
るビットフォーマットのプロトコルにもファームウェア
の変更のみで対応可能なシリアル通信回路の提供を主た
る目的とする。

【００１２】また、ワンチップマイクロコンピュータに
対しては、通信制御専用のサブCPUを設けることによ
り、本来のCPU の負担を軽くしたシリアル通信回路の提
供を目的とする。更に、奇数または偶数パリティのいず
れをもチェック可能としたパリティチェック機能を備え
たシリアル通信回路の提供を目的とする。また更に、受
信信号に含まれるノイズのチェック, 一定区間の信号が
安定しているか否か、更に通信の異常の有無のチェック
が可能な機能を併せ持つシリアル通信回路の提供を目的
とする。

【００１３】

【課題を解決するための手段】本発明のシリアル通信回
路は、送信される各一単位の信号の各区間のレベルある
いはデータの出力タイミングを制御回路がソフトウェア
で特定のレジスタに特定の値を書き込むことにより制御
している。また受信に際しても、各一単位の信号の各区
間のレベルあるいはデータの取り込みのタイミングを制
御回路がソフトウェアで制御している。

【００１４】また本発明のシリアル通信回路は、 LSIチ
ップ上に構成されたワンチップマイクロコンピュータに
制御回路をサブCPU として構成している。更に本発明の
シリアル通信回路は、送信時に送信データの各ビットの
パリティを奇数または偶数パリティのいずれかで発生す
る送信用のパリティ発生器を備え、奇数または偶数パリ
ティのいずれかを制御回路により設定可能にしてある。
そして、受信時にも受信データの各ビットのパリティを
奇数または偶数パリティのいずれかで発生する受信用の
パリティ発生器を備え、奇数または偶数パリティのいず
れかを制御回路により設定可能にしてある。また更に本
発明のシリアル通信回路は、受信端子から入力された信
号の値がある時間経過後に変化したか否かを検出する手
段を備えている。

【００１５】

【作用】本発明のシリアル通信回路では、特定のレジス
タに特定の値を制御回路がソフトウェアで書き込むこと
により、送信される各一単位の信号の各区間のレベルあ
るいはデータの出力タイミングが決定され、また受信し
た各一単位の信号の各区間のレベルあるいはデータの取
り込みのタイミングが制御決定される。

【００１６】また本発明のシリアル通信回路では、制御
回路が LSIチップ上に構成されたワンチップマイクロコ
ンピュータのサブCPU として構成されていて、通信制御
専用に使用される。更に本発明のシリアル通信回路で
は、送信時に送信データの各ビットのパリティが奇数ま
たは偶数パリティのいずれかで発生され、奇数または偶
数パリティの設定は制御回路により設定される。そし
て、受信時にも受信データの各ビットのパリティが奇数
または偶数パリティのいずれかで発生され、その奇数ま
たは偶数パリティの設定も制御回路により設定される。
また更に本発明のシリアル通信回路では、受信端子から
入力された信号の値がある時間経過後に変化したか否か
がチェックされることにより、受信信号に含まれるノイ
ズのチェック, 一定区間の信号が安定しているか否か、
更に通信の異常の有無のチェックが行なわれる。

【００１７】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るシリアル通信回路が
内蔵されるワンチップマイクロコンピュータの概略の構
成を示す模式図である。図１において、参照符号Ｃは１
個の LSIチップを示しており、その内部にはメインCPU
M1, メインメモリM2, メインレジスタファイルM3及びサ
ブCPU SC等が構成されている。なお、上述の LSIチップ
Ｃ内の各構成要素はメインバスM4により相互に接続され
ている。サブCPU SC内には更に、ALU S1, メモリS2, レ
ジスタファイルS3及び本発明のシリアル通信回路S4等が
構成されている。なお、上述のサブCPU SC内の各構成要
素はサブバスS5により相互に接続されている。

【００１８】本発明のシリアル通信回路S4は更に後述す
る如く、送信側回路S4T 及び受信側回路S4R に区分され
ている。後述する如く、送信側回路S4T には送信端子１
が、受信側回路S4R には受信端子10がそれぞれ LSIチッ
プＣ外部との通信のために設けられている。また、サブ
CPU SCのレジスタファイルS3には送信側回路S4T のため
の TXDブロックS31,受信側回路S4R のための RXDブロッ
クS32 等のレジスタが設けられているが、詳細は後述す
る。

【００１９】図２は本発明に係るシリアル通信回路の送
信側回路S4T の構成例を示すブロック図である。なお、
図２においては、前述のサブCPU SCのレジスタファイル
S3内の送信側回路S4T のための TXDブロックS31 の各レ
ジスタ (図２において参照符号２，３，４，６，72, 9
3, 94, 95にて示されているブロック) をも共に示して
いる。図２において、参照符号１は前述した如く、本発
明のシリアル通信回路により送信されるデータ、即ちシ
リアル送信データ(TXD信号) の出力端子（以下、送信端
子という）であり、”Ｈ”レベルアクティブの信号を出
力する。

【００２０】この送信端子１は、後述する TXDブレーク
キャラクタレジスタ(TXDBRCH) ２にメインCPU M1から書
き込まれる TXDブレークキャラクタビット, データイネ
ーブルレジスタ(DATAEN)４にサブCPU SCから書き込まれ
るデータイネーブルビット,TXDパリティ出力イネーブル
レジスタ(TXDPRTYEN) ６にサブCPU SCから書き込まれる
TXDパリティ出力イネーブルビットの値に応じて参照符
号51乃至54の要素により構成される切り換え回路50が選
択する TXDデータビット82, トラックレジスタ(TRUCK)
３にサブCPU SCから書き込まれるトラックビット, 後述
するパリティ発生器71が発生するパリティビット73のい
ずれかを出力する。

【００２１】TXDブレークキャラクタレジスタ２にメイ
ンCPU M1から入力される TXDブレークキャラクタビット
は強制的に通信を終了させるための信号であり、切り換
え回路50に与えられている。この TXDブレークキャラク
タビットは通常の通信が行なわれている場合には”０”
の値が、通信を停止させる場合には”１”の値がそれぞ
れメインCPU M1により TXDブレークキャラクタレジスタ
２に書き込まれる。ところで、本実施例では図１に示さ
れている如く、一つの LSIチップＣにメインCPU M1とサ
ブCPU SCとの二つのマイクロコンピュータが内蔵された
システムを前提としており、通信機能専用のサブCPU SC
が通常時は図２に示されている回路を制御する。しか
し、メインCPU M1が通信異常を検知した場合には、前述
の如く、メインCPU M1が TXDブレークキャラクタレジス
タ２に”１”の TXDブレークキャラクタビットを書き込
むことにより、通信を強制的に終了させることが出来
る。

【００２２】データイネーブルレジスタ４にサブCPU SC
から書き込まれるデータイネーブルビットはデータの送
信を許可する信号でああり、切り換え回路50に与えられ
ている。また、 TXDパリティ出力イネーブルレジスタ６
にサブCPU SCから書き込まれるTXDパリティ出力イネー
ブルビットは後述するパリティビット73の出力を許可す
る信号であり、切り換え回路50に与えられている。

【００２３】切り換え回路50は、 NORゲート51及び52,
ANDゲート53及びスイッチ54の各要素にて構成されてい
る。スイッチ54は前述の TXDパリティ出力イネーブルレ
ジスタ６にサブCPU SCが書き込む TXDパリティ出力イネ
ーブルビットの値に応じて切り換え制御される。即ち、
TXDパリティ出力イネーブルビットが”０”である場合
には、スイッチ54はANDゲート53の第１の入力端子に TX
Dデータビット82を入力するように、”１”である場合
にはパリティビット73を入力するように制御される。 A
NDゲート53の他方の入力端子にはデータイネーブルレジ
スタ４に書き込まれているデータイネーブルビットが入
力され、その出力は NORゲート52の一方の入力端子に入
力されている。 NORゲート52の他方の入力端子にはトラ
ックレジスタ３に書き込まれているトラックビットが入
力されており、その出力は NORゲート51の一方の入力端
子に入力されている。 NORゲート51の他方の入力端子に
は TXDブレークキャラクタレジスタ２に書き込まれてい
る TXDブレークキャラクタビットが入力されている。

【００２４】従って、 TXDブレークキャラクタレジスタ
２, データイネーブルレジスタ４,TXDパリティ出力イネ
ーブルレジスタ６にそれぞれ書き込まれている値と送信
端子１から出力される信号との関係は図３の表に示され
ているようになる。

【００２５】図３に示されている内容は具体的には以下
のようになる。メインCPU M1が TXDブレークキャラクタ
レジスタ２に”１”の TXDブレークキャラクタビットを
書き込んでいる場合には、送信端子１からの出力信号は
強制的に”Ｌ”レベルにされて送信が禁じられる。

【００２６】メインCPU M1が TXDブレークキャラクタレ
ジスタ２に”０”の TXDブレークキャラクタビットを書
き込んでいる場合には、送信端子１からの送信が可能に
なる。即ち、サブCPU SCがデータイネーブルレジスタ４
に”０”のデータイネーブルビットを書き込んでいる場
合には、送信端子１からはサブCPU SCがトラックレジス
タ３に書き込んでいるトラックビットが出力される。サ
ブCPU SCがデータイネーブルビットのみを”１”にして
データイネーブルレジスタ４に書き込んでいる場合に
は、送信端子１からは TXDデータビット82が出力され
る。サブCPU SCがデータイネーブルビット及び TXDパリ
ティ出力イネーブルビットの双方を”１”にしてデータ
イネーブルレジスタ４及び TXDパリティ出力イネーブル
レジスタ６に書き込んだ場合には、送信端子１からはパ
リティビット73が出力される。

【００２７】ところで、本発明のシリアル通信回路が対
象とするD2B プロトコルでは、送信信号の１ビットは前
述の図８のタイミングチャートに示されているように、
先頭側から順に”Ｈ”レベルのt1区間, ”Ｌ”レベルの
t2区間, 送信されるべきデータの区間であるt3区間, 最
後に”Ｈ”レベルのt4区間の配列と、それぞれの区間の
幅 (具体的にはクロック数) が定義されている。これら
の各区間のレベルを設定するために使用されるのがトラ
ックビットである。即ち、図３に示されている表に従っ
てトラックビットを有効 (”１”) にし、サブCPU SCか
らトラックレジスタ３に”１”または”０”を書き込む
ことにより、各区間のレベルを所定の値にすることが可
能になる。

【００２８】なお、トラックレジスタ３は、 NORゲート
51の出力を経路32で切り換え回路50の NORゲート51の出
力をフィードバックすることにより、送信端子１から出
力されている信号レベルをサブCPU SCで再確認する機能
も有する。即ち、トラックレジスタ３はサブCPU SCから
トラックレビットのデータを書き込んで設定出来る１ビ
ットのラッチと、送信端子１から出力される TXD信号そ
のものを読み取る１ビットの入力経路32が同一アドレ
ス, 同一ビットに割り当てられている。

【００２９】図８に示されているデータ送信区間t3はデ
ータそのものを送信するための区間であるが、通常はサ
ブCPU SCが TXDパリティ出力イネーブルレジスタ６に”
０”の TXDパリティ出力イネーブルビットを書き込むこ
とによりスイッチ54が TXDデータビット82を選択して出
力する。しかし、プロトコルによっては１ワード単位の
データ送信後にそのワードのパリティを付加する場合が
ある。そのような場合には、サブCPU SCが TXDパリティ
出力イネーブルレジスタ６に”１”の TXDパリティ出力
イネーブルビットを書き込むことによりスイッチ54がパ
リティビット73を選択して出力する。

【００３０】以下、このパリティに関して説明する。参
照符号81は８ビット構成の TXDデータレジスタ (受信デ
ータレジスタ) であり、サブCPU SCからバスS5を介して
８ビットの送信データを格納することができる。参照符
号92はセレクタであり、 TXDデータレジスタ81の各ビッ
トの内の１ビットを選択して TXDデータビット82として
出力する。

【００３１】参照符号91は上述のセレクタ92による選択
動作を制御するための３ビット構成の TXDポインタであ
る。具体的には、 TXDポインタ91はアップ／ダウンカウ
ンタとして構成されており、サブCPU SCが参照符号94に
て示されている MSB/LSBファーストコントロールレジス
タ(TXDM/LCONT)に MSB/LSBファーストコントロールビッ
トとして”１”または”０”を書き込んでアップカウン
トまたはダウンカウンタを選択することにより、送信デ
ータの先頭をMSB にするか、またはLSB にするかを選択
することが出来る。

【００３２】この TXDポインタ91は、参照符号95にて示
されているシフトトリガレジスタ(SHIFTTG) にサブCPU
SCがソフトウェアで”１”を書き込むことによって送信
トリガ信号であるシフトトリガ95S が発生してカウンタ
トリガがかけられる。なお、このシフトトリガ95S は後
述するパリティ発生器71のトリガにもなっている。な
お、 TXDポインタ91が最終ビットでオーバフローした場
合は参照符号93で示されている TXDラストデータレジス
タ(TXDLAST) に TXDラストデータビットとして”１”が
書き込まれる。

【００３３】また、 TXDポインタ91もサブCPU SCからア
クセス可能であり、初期値を任意に設定することが出来
る。この機能を利用して、 TXDポインタ91の８ビットの
内の任意のビットからデータを TXDデータビット82とし
て出力することも、あるいは８ビット以上のデータを T
XDデータビット82として出力することも可能である。こ
のような機能を有効に利用するために、本実施例では T
XDデータレジスタ81を敢えてシフトレジスタとしては構
成していない。

【００３４】参照符号71は前述の如くパリティ発生器で
あり、 TXDデータレジスタ81からセレクタ92により出力
される TXDデータビット82を入力とし、これをシフトト
リガレジスタ95が発生するシフトトリガ95S の立下がり
エッジでカウントするように構成されており、 TXDデー
タビット82でゲーティングされた一種の１ビットのカウ
ンタである。サブCPU SCからは、このカウンタの初期値
を設定することも可能であり、この機能を利用して偶数
パリティのモードと奇数パリティのモードとを選択する
ことも可能である。このパリティ発生器71により得られ
たパリティは１ビット構成のパリティビットレジスタ(T
XDPRTY)72 に保持され、更にサブCPU SCから読み出すこ
とが出来る。

【００３５】なお、上述のトラックレジスタ３に書き込
まれるトラックビット, データイネーブルレジスタ４に
書き込まれるデータイネーブルビット, TXDパリティ出
力イネーブルレジスタ６に書き込まれる TXDパリティ出
力イネーブルビット, パリティビットレジスタ72に読出
されるパリティビット, TXDデータレジスタ81に設定さ
れるデータ, TXDポインタ91に設定されるデータ, TXD
ラストデータレジスタ93に書き込まれる TXDラストデー
タビット, MSB/LSBファーストコントロールレジスタ94
に書き込まれる MSB/LSBファーストコントロールビッ
ト, シフトトリガレジスタ95に書き込まれるシフトトリ
ガはサブCPU SCからアクセスすることが出来る。また、
TXDブレークキャラクタレジスタ２に書き込まれる TXD
ブレークキャラクタビットはメインCPU M1からアクセス
可能であり、サブCPU SCからは読み出しのみが可能であ
る。

【００３６】上述のような構成の本発明のシリアル通信
回路の送信側回路S4T の動作を以下に説明する。なお、
図４は TXDデータレジスタ81からの TXDデータビット82
の出力及びパリティ発生器71でのパリティビットの生成
の状態を示すタイミングチャートである。なお、以下の
説明では、メインCPU M1は”０”の TXDブレークキャラ
クタビットを TXDブレークキャラクタレジスタ２に書き
込んでいるものとする。また、図４に示されているクロ
ックCLK は図１に示されている本発明のシリアル通信回
路S4の動作を規定するクロックCLK である。

【００３７】１ビットのデータを送信する場合、まずサ
ブCPU SCはデータイネーブルレジスタ４に”０”のデー
タイネーブルビットをt1区間のパルス幅とt2区間のパル
ス幅とを合わせた時間にわたって入力する。これと同時
にサブCPU SCはトラックレジスタ３にまず”１”のトラ
ックビットを書き込み、次にt1区間のパルス幅に相当す
る時間が経過した時点でトラックレジスタ３に”０”の
トラックビットを書き込む。これにより、送信端子１か
らはt1区間に相当する時間にわたって”１”の信号が、
次いでt2区間に相当する時間にわたって”０”の信号が
出力される。

【００３８】次に、サブCPU SCはデータイネーブルレジ
スタ４に”１”のデータイネーブルビットを、また TXD
パリティ出力イネーブルレジスタ６に”０”の TXDパリ
ティ出力イネーブルビットをt3区間のパルス幅に相当す
る時間にわたって書き込む。これにより、 TXDデータレ
ジスタ81に格納されているデータの内の１ビットが TXD
データビット82として選択されて送信端子１からt3区間
のパルス幅に相当する時間にわたって出力される。

【００３９】次に、サブCPU SCはデータイネーブルレジ
スタ４に”０”のデータイネーブルビットをt4区間のパ
ルス幅に相当する時間にわたって書き込む。これと同時
にサブCPU SCはトラックレジスタ３に”１”をのトラッ
クビットを書き込む。これにより、送信端子１からはt4
区間に相当する時間にわたって”１”の信号が出力され
る。

【００４０】たとえば、 TXDデータレジスタ81に８ビッ
トのデータD7, D6…として”１”,”１”, ”０”, ”
１”, ”１”, ”０”…がサブCPU SCによりセットされ
ているとする。また、 MSB/LSBファーストコントロール
レジスタ94にはMSB が選択されるようにサブCPU SCによ
る MSB/LSBファーストコントロールビットの設定が行な
われているとする。

【００４１】まず最初のt2区間の最後でサブCPU SCがシ
フトトリガレジスタ95に”１”を書き込むことによりシ
フトトリガ95S が発生して TXDポインタ91から TXDポイ
ンタ出力91S としてポインタ値PV７が出力されてセレク
タ92に与えられる。これにより、 TXDデータレジスタ81
からはMSB のデータD7の値”１”が TXDデータビット82
として出力される。この時点で、前述の如く、 TXDブレ
ークキャラクタビット, データイネーブルビット及び T
XDパリティ出力イネーブルビットの内のデータイネーブ
ルレジスタ４に書き込まれるデータイネーブルビットの
みが”１”にされているため、送信端子１からは”１”
の TXDデータビット82が出力される。

【００４２】以下、同様の処理により、次のt2区間にお
いては TXDデータレジスタ81に設定されているデータD
6, D5…の値”１”, ”０”…が順次送信端子１から出
力される。

【００４３】また、 TXDデータレジスタ81から順次デー
タが TXDデータビット82として出力される都度、パリテ
ィ発生器71からシフトトリガ95S の立下がりに同期して
パリティビット73が出力され、次のクロックCLK の立上
がりに同期してパリティビットレジスタ72に保持される
と共に、パリティレジスタ出力72S としてサブCPU SCへ
出力される。

【００４４】前述したように、 TXDデータレジスタ81か
らたとえば８ビットで１ワードのデータが出力された後
にパリティビット73を送信する場合には、データイネー
ブルレジスタ４に”１”のデータイネーブルビットを書
き込んだままで TXDパリティ出力イネーブルレジスタ６
に”１”の TXDパリティ出力イネーブルビットを書き込
めば、スイッチ54が切り換わって送信端子１からパリテ
ィビット73が出力される。

【００４５】図５は本発明のシリアル通信回路の受信側
回路S4R の構成例を示すブロック図である。図５におい
て、参照符号10は本発明のシリアル通信回路により受信
されるデータ、即ちシリアル受信データ(RXD信号) の受
信端子であり、”Ｈ”レベルアクティブの信号を入力す
る。なお、受信端子10は、マルチマスタ通信方式におい
ては外部のバッファ回路を介して前述した送信端子１と
共に通信ラインに接続される。

【００４６】参照符号111 はディジタルサンプリングフ
ィルタであり、参照符号112 で示されている RXDデータ
フィルタクロックセレクトレジスタに設定されている周
波数で受信端子10に入力される RXD信号をサンプリング
してノイズカットする。このディジタルサンプリングフ
ィルタ111 を経由した後に得られる参照符号12にて示さ
れている RXDデータに対して、以下に説明するそれぞれ
が異なる機能を有する５種類の回路がそれぞれ接続され
ている。

【００４７】まず、参照符号141 は RXDデータビット12
をサブCPU SCに直接読み込むための信号線であり、ダイ
レクトリードレジスタ(DIRREAD)142に接続されている。
この信号線141 によりダイレクトリードレジスタ142 に
書き込まれた RXDデータビット12はサブCPU SCによりリ
ードされる。参照符号15はサブCPU SC内の割り込み回路
に至る信号線であり、 RXDデータビット12の立下がり,
立上がりのそれぞれに対してサブCPU SC割り込みが発生
して直接受信データの変化に対応した処理ルーチンの実
行に移行することが可能である。

【００４８】参照符号13は RXDデータビット12の信号の
変化を知るための回路である。参照符号131 は RXDデー
タビット12の１ビットの値を保持するラッチであり、参
照符号134 にて示されているサブCPU SCからの”１”書
き込み信号によるパルス信号によって RXDデータビット
12の値をラッチする。このラッチ131 がラッチしている
値とそれ以降の経時的に変化する RXDデータビット12の
値とをEXORゲート132で一致／不一致検出し、不一致で
あれば R-Sフリップフロップ133 がセットされる。R-S
フリップフロップ133 のセット／リセットは、サブCPU
SCによりデータ変化レジスタ(DATACHAN)135 に読み出す
ことが可能であり、これによってサブCPUSCからの”
１”書き込み信号134 のタイミングでラッチ131 に保持
された RXDデータビット12がその時点以降にレベルが変
化したか否かをサブCPU SCが知ることが出来る。

【００４９】その状態を図６のタイミングチャートに示
す。時点tAにおいて、サブCPU SCから”１”書き込み信
号134 が与えられてラッチ131 が RXDデータビット12の
値”１”を自身の値1331として取り込む。時点tBでは未
だ RXDデータビット12の信号値は変化していないので、
R-Sフリップフロップ133 の出力信号であるデータ変化
出力1331は”Ｌ”レベルを維持している。しかし、時点
tCあるいは時点tD以前には RXDデータビット12が一旦”
Ｌ”レベルに変化するため、それらの時点では R-Sフリ
ップフロップ133 からのデータ変化出力1331は”Ｈ”レ
ベルに変化する。この機能は、ディジタルサンプリング
フィルタ111 で除去できる程度よりも大きなノイズの有
無を調べることが出来るので、一定区間の信号が安定し
ているか否か、あるいは通信の異常の有無を判断する材
料となる。

【００５０】図５において、参照符号17, 18, 19はそれ
ぞれ前述した送信側回路のパリティ発生器71, TXDデー
タレジスタ81, TXDポインタ91と対照的な機能であり、
ほぼ同様の動作を行なう。参照符号181 は８ビット構成
の RXDデータレジスタ (受信用データレジスタ)であ
り、後述するように RXDデータビット12の各ビットを取
り込む。この RXDデータレジスタ181 に取り込まれたデ
ータはデータバスを介してサブCPU SCが読み込むことが
できる。

【００５１】参照符号192 はセレクタであり、 RXDデー
タレジスタ181 の各ビットの内の１ビットを選択して R
XDデータビット12を入力させる。参照符号191 は上述の
セレクタ192 による選択動作を制御するための３ビット
構成の RXDポインタである。具体的には、 RXDポインタ
191 はアップ／ダウンカウンタとして構成されており、
サブCPU SCが参照符号194 にて示されている MSB/LSBフ
ァーストコントロールレジスタ(RXDM/LCONT)に MSB/LSB
ファーストコントロールビットとして”１”または”
０”を書き込んでアップカウントまたはダウンカウンタ
を選択することにより、受信データの先頭をMSB にする
か、またはLSB にするかを選択することが出来る。

【００５２】この RXDポインタ191 は、参照符号195 に
て示されているシフトトリガレジスタ(SHIFTTRG)にサブ
CPU SCがソフトウェアで”１”を書き込むことによりシ
フトトリガ195Sが発生してカウンタトリガがかけられ
る。なお、このシフトトリガ195Sは後述するパリティ発
生器171 のトリガにもなっている。なお、 RXDポインタ
191 が最終ビットでオーバフローした場合は参照符号19
3で示されている RXDラストデータレジスタ(RXDLAST)
に RXDラストデータビットとして”１”が書き込まれ、
サブCPU SCから読み出される。

【００５３】また、この RXDポインタ191 もサブCPU SC
からアクセス可能であり、初期値を任意に設定すること
が出来る。この機能を利用して、 RXDポインタ191 の８
ビットの内の任意のビットを先頭にしてデータを取り込
むことも、あるいはサブCPUSCが RXDデータレジスタ181
から２回以上データを読み込むことにより８ビット以
上のデータを取り込むことも可能である。このような機
能を有効に利用するために、本実施例では RXDデータレ
ジスタ181 を敢えてシフトレジスタとしては構成してい
ない。なお、 RXDデータレジスタ181 の値はダイレクト
リードレジスタ142 にサブCPU SCが”０”を書き込んで
オールクリア信号183 として RXDデータレジスタ181に
与えることにより、８ビットのデータの全てをクリアす
ることも出来る。換言すれば、この場合にはダイレクト
リードレジスタ142 はデータクリアレジスタ(DATACLR)
として機能する。

【００５４】参照符号171 は前述の如くパリティ発生器
であり、 RXDデータレジスタ181 に入力される RXDデー
タビット12の各ビットを入力とし、これをシフトトリガ
レジスタ195 にサブCPU SCが”１”を書き込むことによ
り発生するシフトトリガ１９５Ｓの立下がりエッジでカ
ウントするように構成されており、 ＲＸＤデータビッ
ト12でゲーティングされた一種の１ビットのカウンタで
ある。サブCPU SCからは、このパリティ発生器171 のカ
ウンタとしての初期値を設定することも可能であり、こ
の機能を利用して偶数パリティのモードと奇数パリティ
のモードとを選択することも可能である。このパリティ
発生器171 により得られたパリティは１ビット構成のパ
リティビットレジスタ(RXDPRTY)172に読み出すことが出
来る。

【００５５】従って、サブCPU SCが、受信端子10から受
信したデータの内のパリティビットをダイレクトリード
レジスタ142 から、またパリティビットレジスタ172 か
らパリティをそれぞれ読み込んで両者を比較してパリテ
ィチェックを行なうことにより、受信したデータが正し
いか否かを検査することができる。なお、パリティチェ
ックの結果が不一致であった場合には、サブCPU SCは通
信異常と判断して再通信のための処理を行なう。

【００５６】以上の、 RXDデータフィルタクロックセレ
クトレジスタ112, R-Sフリップフロップ133,”１”書き
込み信号134,ダイレクトリードレジスタ142,パリティビ
ットレジスタ172, RXDデータレジスタ181,オールクリア
信号183, RXDポインタ191, RXDラストデータレジスタ19
3, MSB/LSBファーストコントロールレジスタ194,シフト
トリガレジスタ195 はいずれもサブCPU SCからアクセス
可能である。特に、ダイレクトリードレジスタ142 に接
続されている信号線141 とオールクリア信号183 との機
能、 R-Sフリップフロップ133 とサブCPU SCからの”
１”書き込み信号134 との機能は同一アドレス, 同一ビ
ットに割り付けて同一のレジスタで操作できるようにす
ることにより、不足しがちな特殊機能レジスタの配分を
書き込みの機能と読み出しの機能とで分けて実現してい
る。

【００５７】上述のような構成の本発明のシリアル通信
回路の受信側回路S4R の動作を以下に説明する。なお、
図７は受信端子10から受信した受信信号が RXDデータレ
ジスタ181 に取り込まれる動作及びパリティ発生器171
でのパリティビットの生成の状態を示すタイミングチャ
ートである。

【００５８】１ビットのデータを受信する場合、まずサ
ブCPU SCは受信端子10への入力信号RXD をディジタルサ
ンプリングフィルタ111,信号線141 からダイレクトリー
ドレジスタ142 を介して読み込み、 RXDデータレジスタ
181 に取り込むべき RXDデータビット12のタイミングを
ソフトウェアで検出する。サブCPU SCは、 RXDデータレ
ジスタ181 へのデータの取り込みのタイミングを検出す
ると、シフトトリガレジスタ195 に”１”を書き込んで
シフトトリガ195Sを発生させる。このシフトトリガ195S
の立上がりタイミングに同期して RXDポインタ191 のポ
インタ値PVがPV7, PV6…と変化し、またこの RXDポイン
タ191 のポインタ値PVに対応する RXDデータレジスタ18
1 のビットにシフトトリガ195Sの立下がりに同期して R
XDデータビット12の値が取り込まれる。

【００５９】以下、同様にして、サブCPU SCは RXDデー
タレジスタ181 にデータを取り込むべきタイミングを検
出する都度、シフトトリガ195Sを発生させることによ
り、 RXDデータレジスタ181 の各ビットに RXDデータビ
ット12の各ビットbit7, bit6,bit5…の値を参照符号181
Dにて示されているように取り込ませる。

【００６０】また、 RXDデータレジスタ181 に順次取り
込まれるデータはパリティ発生器171 にも入力されてお
り、 RXDデータレジスタ181 に順次データが取り込まれ
る都度、パリティ発生器171 からシフトトリガ195Sの立
下がりに同期してパリティビット173 が出力され、次の
クロックCLK の立上がりに同期してパリティビットレジ
スタ172 に保持され、パリティレジスタ出力172Sとして
サブCPU SCへ出力される。

【００６１】

【発明の効果】以上に詳述したように本発明のシリアル
通信回路によれば、 LSIチップ上に通信制御専用のサブ
CPU を設け、このサブCPU によりソフトウェア的に複雑
なタイミング定義の通信プロトコルを処理するように構
成したので、タイミング定義が異なる通信プロトコルに
対してもそのファームウェアの変更のみ対応可能にな
る。

【００６２】また、本発明のシリアル通信回路によれ
ば、奇数または偶数パリティのいずれをもチェック可能
になり、通信の精度が向上する。えたシリアル通信回路
の提供を目的とする。更に本発明のシリアル通信回路に
よれば、受信信号に含まれるノイズのチェック, 一定区
間の信号が安定しているか否か、更に通信の異常の有無
のチェックが可能になり、安定した通信が行なえる。

【図面の簡単な説明】

【図１】本発明に係るシリアル通信回路が内蔵されるワ
ンチップマイクロコンピュータの概略の構成を示す模式
図である。

【図２】本発明に係るシリアル通信回路の送信側回路の
構成例を示すブロック図である。

【図３】本発明に係るシリアル通信回路の送信側回路の
各レジスタに書き込まれる値と送信端子から出力される
信号との関係を示す表である。

【図４】本発明に係るシリアル通信回路の送信側回路の
パリティビットの生成の状態を示すタイミングチャート
である。

【図５】本発明に係るシリアル通信回路の受信側回路の
構成例を示すブロック図である。

【図６】本発明に係るシリアル通信回路の受信側回路の
受信子嚢の変化を知るための回路の動作状態を示すタイ
ミングチャートである。

【図７】本発明に係るシリアル通信回路の受信側回路の
パリティビットの生成の状態を示すタイミングチャート
である。

【図８】本発明のシリアル通信回路が対象とする D2Bプ
ロトコルのビットフォーマットの一例を示す模式図であ
る。

【図９】従来の一般的なビットフォーマットの一例とし
ての”Class B data communication network interface
J1850”で定義されているビットフォーマットを示す模
式図である。

【符号の説明】

SC サブCPU Ｃ LSIチップ １ 送信端子 ２ 受信端子 ３ トラックレジスタ ４ データイネーブルレジスタ 71 パリティ発生器 81 TXDデータレジスタ 91 TXDポインタ 91S TXDポインタ出力 95 シフトトリガレジスタ 95S シフトトリガ 131 ラッチ 132 EXORゲート 133 R-Sフリップフロップ 135 データ変化レジスタ 142 ダイレクトリードレジスタ 171 パリティ発生器 181 RXDデータレジスタ 191 RXDポインタ 191S RXDポインタ出力 195 シフトトリガレジスタ 195S シフトトリガ

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【手続補正書】

【提出日】平成６年２月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】図２は本発明に係るシリアル通信回路の送
信側回路S4T の構成例を示すブロック図である。なお、
図２においては、前述のサブCPU SCのレジスタファイル
S3内の送信側回路S4T のための TXDブロックS31 の各レ
ジスタ (図２において参照符号２，３，４，６，72, 8
1, 91, 93, 94, 95にて示されているブロック) をも共
に示している。図２において、参照符号１は前述した如
く、本発明のシリアル通信回路により送信されるデー
タ、即ちシリアル送信データ(TXD信号) の出力端子（以
下、送信端子という）であり、”Ｈ”レベルアクティブ
の信号を出力する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】なお、トラックレジスタ３は、 NORゲート
51の出力を経路32で切り換え回路50の NORゲート51の出
力をフィードバックすることにより、送信端子１から出
力されている信号レベルをサブCPU SCで再確認する機能
も有する。即ち、トラックレジスタ３はサブCPU SCから
トラックビットのデータを書き込んで設定出来る１ビッ
トのラッチと、送信端子１から出力される TXD信号その
ものを読み取る１ビットの入力経路32が同一アドレス,
同一ビットに割り当てられている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】以下、このデータ送信及びパリティに関し
て説明する。参照符号81は８ビット構成の TXDデータレ
ジスタ (送信データレジスタ) であり、サブCPU SCから
バスS5を介して８ビットの送信データを格納することが
できる。参照符号92はセレクタであり、 TXDデータレジ
スタ81の各ビットの内の１ビットを選択して TXDデータ
ビット82として出力する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３６

【補正方法】変更

【補正内容】

【００３６】上述のような構成の本発明のシリアル通信
回路の送信側回路S4T の動作を以下に説明する。なお、
図４は TXDデータレジスタ81からの TXDデータビット82
の出力及びパリティ発生器71でのパリティビットの生成
の状態を示すタイミングチャートである。但し、図４で
はパリティ生成の説明の都合上、クロック数に関しては
実際のサイクル数に比して大幅に省略して示してある。
なお、以下の説明では、メインCPU M1は”０”の TXDブ
レークキャラクタビットを TXDブレークキャラクタレジ
スタ２に書き込んでいるものとする。また、図４に示さ
れているクロックCLK は図１に示されている本発明のシ
リアル通信回路S4の動作を規定するクロックCLK であ
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】上述のような構成の本発明のシリアル通信
回路の受信側回路S4R の動作を以下に説明する。なお、
図７は受信端子10から受信した受信信号が RXDデータレ
ジスタ181 に取り込まれる動作及びパリティ発生器171
でのパリティビットの生成の状態を示すタイミングチャ
ートである。但し、図７では、前述の図４と同様に、パ
リティ生成の説明の都合上、クロック数に関しては実際
のサイクル数に比して大幅に省略して示してある。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】本発明に係るシリアル通信回路の受信側回路の
受信信号の変化を知るための回路の動作状態を示すタイ
ミングチャートである。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれが異なる時間幅を有するハイレ
   ベル区間とローレベル区間とを組み合わせた複数の区間
   にて構成される一単位の信号により所定の意味を表し、
   またハイレベルまたはローレベルを任意に設定可能なデ
   ータ区間を有する一単位の信号中により第１の値または
   第２の値のデータを表す通信プロトコルのためのシリア
   ル通信回路において、 制御回路(SC)と、 送信端子(1) と、 受信端子(10)と、 前記送信端子(1) から送信すべき複数ビットのデータが
   前記制御回路(SC)から与えられて保持する送信データレ
   ジスタ(81)と、 前記送信データレジスタ(81)が保持するデータのビット
   を順次的に指定する送信ポインタ(91)と、 前記送信ポインタ(91)に前記送信データレジスタ(81)の
   ビットを指定させると共に前記送信ポインタ(91)が指定
   するビットのデータを前記送信データレジスタ(81)から
   出力させる送信トリガ信号(95S) を、前記制御回路(SC)
   から第１の値が書き込まれた場合に発生する第１のレジ
   スタ(95)と、 前記送信端子(1) から送信すべき信号レベルに対応して
   第１または第２の値を前記制御回路(SC)から書き込める
   第２のレジスタ(3) と、 前記第２のレジスタ(3) または前記送信データレジスタ
   (81)の内容を選択して前記送信端子(1) から送信するた
   めの第１または第２の値を前記制御回路(SC)から書き込
   める第３のレジスタ(4) と、 前記受信端子(10)から受信すべき複数ビットのデータを
   保持して前記制御回路(SC)に読み込ませる受信データレ
   ジスタ(181) と、 前記受信データレジスタ(181) に保持されるべきデータ
   のビットを順次的に指定する受信ポインタ(191) と、 前記受信ポインタ(191) に前記受信データレジスタ(18
   1) のビットを指定させると共に前記送信ポインタ(91)
   が指定する前記受信データレジスタ(181) のビットに前
   記受信端子(10)から入力されている信号の値を取り込ま
   せる受信トリガ信号(195S)を、前記制御回路(SC)から第
   １の値が書き込まれた場合に発生する第４のレジスタ(1
   95) と、 前記受信端子(10)から受信した信号を前記制御回路(SC)
   に直接読み取らせる第５のレジスタ(142) とを備え、 前記制御回路(SC)は、 送信時には所定のプログラムに従って、前記プログラム
   に定められている時間経過の都度前記第２のレジスタに
   第１または第２の値を書き込み、前記データ区間に対応
   する時間において前記第１のレジスタ(95)に第１の値を
   書き込んで前記送信トリガ信号(95S) を前記送信ポイン
   タ(91)及び前記送信データレジスタ(81)に与えると共に
   前記第３のレジスタに第１の値または第２の値を書き込
   むことにより、前記送信端子(1) から各一単位の信号を
   送信し、 受信時には所定のプログラムに従って、前記受信端子(1
   0)から受信した信号を前記第５のレジスタ(142) から読
   み取って各一単位の信号の意味を認識し、また前記デー
   タ区間に対応する時間において前記第４のレジスタ(19
   5) に第１の値を書き込んで前記受信トリガ信号(195s)
   を前記受信ポインタ(191) 及び前記受信データレジスタ
   (181) に与えることにより、前記受信データレジスタ(1
   81) にデータを取り込むべくなしてあることを特徴とす
   るシリアル通信回路。
2. 【請求項２】 制御回路(SC)は、 LSIチップ(C) 上に構
   成されたワンチップマイクロコンピュータの通信専用の
   サブCPU である請求項１に記載のシリアル通信回路。
3. 【請求項３】 制御回路(SC)から第１または第２の値を
   書き込むことが可能であり、送信データレジスタ(81)か
   ら出力される各ビットの値を送信トリガ信号(95S) に同
   期して取り込むと共に、前記制御回路(SC)から書き込ま
   れた値に応じて奇数または偶数パリティを求める送信用
   のパリティ発生器(71)と、 前記制御回路(SC)から第１または第２の値を書き込むこ
   とが可能であり、受信データレジスタ(181) に取り込ま
   れる各ビットの値を受信トリガ信号(195S)に同期して取
   り込むと共に、前記制御回路(SC)から書き込まれた値に
   応じて奇数または偶数パリティを求める受信用のパリテ
   ィ発生器(171) とを備えたことを特徴とする請求項１に
   記載のシリアル通信回路。
4. 【請求項４】 受信端子(10)から入力される信号の値を
   制御回路(SC)がプログラムに定められているタイミング
   に従ってラッチするラッチ(131) と、 前記受信端子(10)から入力される信号の値と前記ラッチ
   (131) にラッチされている値とを比較する比較手段(13
   2) と、 前記比較手段(132) による比較結果が不一致である場合
   に所定の値の信号を記憶する記憶手段(133) と、 前記記憶手段(133) に記憶されている値を前記制御回路
   (SC)が読み出すための手段(135) とを備えたことを特徴
   とする請求項１に記載のシリアル通信回路。