JPS6356754A - 入出力チヤネル - Google Patents
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- JPS6356754A JPS6356754A JP61202075A JP20207586A JPS6356754A JP S6356754 A JPS6356754 A JP S6356754A JP 61202075 A JP61202075 A JP 61202075A JP 20207586 A JP20207586 A JP 20207586A JP S6356754 A JPS6356754 A JP S6356754A
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- 238000010586 diagram Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 2
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- 239000003795 chemical substances by application Substances 0.000 description 1
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- G—PHYSICS
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、システムバスのデータ幅の複数倍のデータ
幅を単位にメモリインタリーブ制御を行なう主記憶装置
と磁気ディスク装置等の高速入出力装置との間のデータ
転送制御を行なう入出力チャネルに係り、特に入出力装
置、主記憶装置間のデータ転送をデータバッファを介し
て行なうチャネルにおける先取り制御方式に関する。
幅を単位にメモリインタリーブ制御を行なう主記憶装置
と磁気ディスク装置等の高速入出力装置との間のデータ
転送制御を行なう入出力チャネルに係り、特に入出力装
置、主記憶装置間のデータ転送をデータバッファを介し
て行なうチャネルにおける先取り制御方式に関する。
（従来の技術）
一般に、入出力チャネルの制御による主記憶装置、入出
力装置間のデータ転送はブロック単位で行なわれ、メモ
リアドレスは昇順である。また主記憶装置では、性能向
上のためにメモリインタリーブ方式が適用される。
力装置間のデータ転送はブロック単位で行なわれ、メモ
リアドレスは昇順である。また主記憶装置では、性能向
上のためにメモリインタリーブ方式が適用される。
さて、この種の入出力チャネルには、データ転送速度の
向上が要求されている。主記憶装置から入出力装置への
データ転送において転送速度を向上するには、主記憶装
置へメモリリード要求を出した後その要求に対応するリ
ードデータが返ってくる前に次のメモリリード要求を出
すことが考えられる。しかし、主記憶装置内のメモリ制
御装置は空いているメモリバンクへの要求を先に処理す
ることから、その時のメモリバンクの状況によっては要
求を出した順にリードデータが返ってくる保証はなく、
データの並びが狂ってしまう恐れがあった。そこで、こ
の問題を解決するために、メモリリード要求を出す際に
ＴＡＧ （タグ）情報を付加し、リードデータが返って
きた時にＴＡＧから昇順に並べる方式が考えられるが、
制御が複雑になる欠点があった。
向上が要求されている。主記憶装置から入出力装置への
データ転送において転送速度を向上するには、主記憶装
置へメモリリード要求を出した後その要求に対応するリ
ードデータが返ってくる前に次のメモリリード要求を出
すことが考えられる。しかし、主記憶装置内のメモリ制
御装置は空いているメモリバンクへの要求を先に処理す
ることから、その時のメモリバンクの状況によっては要
求を出した順にリードデータが返ってくる保証はなく、
データの並びが狂ってしまう恐れがあった。そこで、こ
の問題を解決するために、メモリリード要求を出す際に
ＴＡＧ （タグ）情報を付加し、リードデータが返って
きた時にＴＡＧから昇順に並べる方式が考えられるが、
制御が複雑になる欠点があった。
（発明が解決しようとする問題点）
上記したように従来の入出力チャネルでは、主記憶装置
から入出力装置へのデータ転送の高速化を図ろうとする
と制御が複雑になる問題があった。
から入出力装置へのデータ転送の高速化を図ろうとする
と制御が複雑になる問題があった。
この発明は上記事情に鑑みてなされたものでその目的は
、主記憶装置から入出力装置へのデータ転送が複雑な制
御を要せずに高速に行なえる入出力チャネルを提供する
ことにある。
、主記憶装置から入出力装置へのデータ転送が複雑な制
御を要せずに高速に行なえる入出力チャネルを提供する
ことにある。
［発明の構成］
（問題点を解決するための手段と作用）この発明は、シ
ステムバスのデータ幅の複数倍のデータ幅を単位にメモ
リインタリーブ制御を行なう主記憶装置から入出力装置
へのデータ転送をデータバッファを介して行なう場合、
同一メモリバンクに対するメモリリード要求は複数回連
続して出され、且つ同一メモリバンクに対するメモリリ
ード要求に対してはその要求順に読出しデータが返って
くることに着目してなされたもので、次に主記憶装置に
送出しようとするメモリリードアドレスが先行するメモ
リリードアドレスと同一メモリバンクを示しているか否
かを判別し、同一メモリバンクを示している場合には、
先行するメモリリードアドレスに対応する主記憶装置か
らのリードデータが返ってくる前に次のメモリリード要
求を出すことにより、リードデータの並び順を維持しな
がら主記憶装置から入出力装置へのデータ転送における
メモリリードの高速化を図るようにしたものである。
ステムバスのデータ幅の複数倍のデータ幅を単位にメモ
リインタリーブ制御を行なう主記憶装置から入出力装置
へのデータ転送をデータバッファを介して行なう場合、
同一メモリバンクに対するメモリリード要求は複数回連
続して出され、且つ同一メモリバンクに対するメモリリ
ード要求に対してはその要求順に読出しデータが返って
くることに着目してなされたもので、次に主記憶装置に
送出しようとするメモリリードアドレスが先行するメモ
リリードアドレスと同一メモリバンクを示しているか否
かを判別し、同一メモリバンクを示している場合には、
先行するメモリリードアドレスに対応する主記憶装置か
らのリードデータが返ってくる前に次のメモリリード要
求を出すことにより、リードデータの並び順を維持しな
がら主記憶装置から入出力装置へのデータ転送における
メモリリードの高速化を図るようにしたものである。
（実施例）
第１図はこの発明の一実施例に係る入出力チャネルのブ
ロック構成図、第２図は第１図の入出力チャネルを幅え
た計算機システムのブロック構成図である。
ロック構成図、第２図は第１図の入出力チャネルを幅え
た計算機システムのブロック構成図である。
第２図において、１１は計算機システムの中心を成すＣ
ＰＵ、１２はシステムバス、１３はシステムバス１２の
データ幅（ここでは３２ビツト、即ち４バイト）の複数
倍、例えば２倍のデータ幅（６４ビツト、即ち８バイト
）を単位にメモリインタリーブ制御を行なう主記憶装置
である。主記憶装置１３は、８バイト（６４ビツト）単
位でアクセスされる２つのメモリバンクＢｌ 、Ｂ２と
メモリバンクＢｉ 、８２に対するアクセス制御を行な
うメモリ制御装置ＭＣとを有している。１４は入出力装
置、例えば磁気ディスク装置、１５はＣＰ Ｕ １１か
らの入出力命令により起動され主記憶装置１３と磁気デ
ィスク装置１４との間のデータ転送を制御する入出力チ
ャネルである。
ＰＵ、１２はシステムバス、１３はシステムバス１２の
データ幅（ここでは３２ビツト、即ち４バイト）の複数
倍、例えば２倍のデータ幅（６４ビツト、即ち８バイト
）を単位にメモリインタリーブ制御を行なう主記憶装置
である。主記憶装置１３は、８バイト（６４ビツト）単
位でアクセスされる２つのメモリバンクＢｌ 、Ｂ２と
メモリバンクＢｉ 、８２に対するアクセス制御を行な
うメモリ制御装置ＭＣとを有している。１４は入出力装
置、例えば磁気ディスク装置、１５はＣＰ Ｕ １１か
らの入出力命令により起動され主記憶装置１３と磁気デ
ィスク装置１４との間のデータ転送を制御する入出力チ
ャネルである。
この実施例では、１バイト単位でメモリアドレスを割付
けるようになっている。したがって、８バイト単位でバ
ンクアクセスが行なわれるメモリバンクＢ１ 、Ｂ２と
、これらバンクＢ１．８２に割付けられるメモリアドレ
スとの関係は、第３図に示される通りとなる。第３図か
ら明らかなように、例えばアドレスＯＨ，４Ｈ（添字の
Ｈは１６進表現を示す）はメモリバンクＢ１のＯＨ番地
の８バイトの上位４バイト、下位４バイトに割付けられ
、アドレス８Ｈ，ＣＭはメモリバンクＢ２のＯＨ番地の
８バイトの上位４バイト、下位４バイトに割付けられる
。同様に、アドレス１０Ｈ２１４ＨはメモリバンクＢ１
の１Ｈ番地の８バイトの上位４バイト、下位４バイトに
割付けられ、アドレス１８８．１０ＨはメモリバンクＢ
２の１Ｈ番地の８バイトの上位４バイト、下位４バイト
に割付けられる。ここでメモリアドレスがピット０（Ｍ
Ｓ Ｂ ）〜ビット３１（ＬＳＢ）の３２ビツト構成
であるものとすると、ビット２８即ちＬＳＢ （最下位
ビット）より４ビツト目のビットデータは、メモリバン
クが８１またはＢ２のいずれであるかを示す。明らかな
ように、ビット２８が“０″であればメモリバンクＢ１
を示し、０１″であればメモリバンクＢ２を示す。また
ビット２９即ちＬＳＢより３ビツト目のビットデータは
、論理ｉｉ ＯＩＩであれば該当アドレスがメモリバン
クＢ１またはＢ２の該当番地の８バイトの上位４バイト
を指定することを示し、論理“１′°であれば下位４バ
イトを指定することを示す。
けるようになっている。したがって、８バイト単位でバ
ンクアクセスが行なわれるメモリバンクＢ１ 、Ｂ２と
、これらバンクＢ１．８２に割付けられるメモリアドレ
スとの関係は、第３図に示される通りとなる。第３図か
ら明らかなように、例えばアドレスＯＨ，４Ｈ（添字の
Ｈは１６進表現を示す）はメモリバンクＢ１のＯＨ番地
の８バイトの上位４バイト、下位４バイトに割付けられ
、アドレス８Ｈ，ＣＭはメモリバンクＢ２のＯＨ番地の
８バイトの上位４バイト、下位４バイトに割付けられる
。同様に、アドレス１０Ｈ２１４ＨはメモリバンクＢ１
の１Ｈ番地の８バイトの上位４バイト、下位４バイトに
割付けられ、アドレス１８８．１０ＨはメモリバンクＢ
２の１Ｈ番地の８バイトの上位４バイト、下位４バイト
に割付けられる。ここでメモリアドレスがピット０（Ｍ
Ｓ Ｂ ）〜ビット３１（ＬＳＢ）の３２ビツト構成
であるものとすると、ビット２８即ちＬＳＢ （最下位
ビット）より４ビツト目のビットデータは、メモリバン
クが８１またはＢ２のいずれであるかを示す。明らかな
ように、ビット２８が“０″であればメモリバンクＢ１
を示し、０１″であればメモリバンクＢ２を示す。また
ビット２９即ちＬＳＢより３ビツト目のビットデータは
、論理ｉｉ ＯＩＩであれば該当アドレスがメモリバン
クＢ１またはＢ２の該当番地の８バイトの上位４バイト
を指定することを示し、論理“１′°であれば下位４バ
イトを指定することを示す。
第１図の入出力チャネル１５において、２１は主記憶装
置１３からのリードデータをシステムバス１２（の４バ
イト幅のデータバス）から入力するレシーバ（Ｒ）、２
２はレシーバ２１により入力されたデータを保持するレ
ジスタ（ＲＤＲ）である。２３はレジスタ２２に保持さ
れたデータを一時格納するＦｒＦ○（ファースト・イン
・ファースト・アウト）方式のデータバッファ、２４は
データバッファ２３からその格納類に読出されるデータ
を保持するレジスタ（ＲＤＢ）、２５はレジスタ２４に
保持されたデータを磁気ディスク装置１４に送出するド
ライバ（Ｄ）、２６は後述するメモリアドレスカウンタ
３２の指定するメモリアドレスをシステムバス１２上に
送出するドライバである。
置１３からのリードデータをシステムバス１２（の４バ
イト幅のデータバス）から入力するレシーバ（Ｒ）、２
２はレシーバ２１により入力されたデータを保持するレ
ジスタ（ＲＤＲ）である。２３はレジスタ２２に保持さ
れたデータを一時格納するＦｒＦ○（ファースト・イン
・ファースト・アウト）方式のデータバッファ、２４は
データバッファ２３からその格納類に読出されるデータ
を保持するレジスタ（ＲＤＢ）、２５はレジスタ２４に
保持されたデータを磁気ディスク装置１４に送出するド
ライバ（Ｄ）、２６は後述するメモリアドレスカウンタ
３２の指定するメモリアドレスをシステムバス１２上に
送出するドライバである。
３１はシステムバス１２を制御するシステムバス制御回
路、３２はシステムバス制御回路３１がシステムバス１
２上にメモリ要求を発する毎にアクティブとなるメモリ
要求タイミング信号Ｓ１に応じてカウントアツプ（＋４
）Ｌ、主記憶装置１３に対する次のメモリアドレスを指
定する例えば３２ビツトのメモリアドレスカウンタ（Ｍ
ＡＣ）、３３は上記メモリ要求タイミング信号Ｓ１に応
じてカウントダウンして主記憶装置１３．磁気ディスク
装置１４間のデータ転送における残りの転送ワード（１
ワードは４バイト）数を指定する転送ワード数カウンタ
（ＭＷＣ）である。転送ワード数カウンタ３３は、その
カウント数が０になると転送終了信号Ｓ２をシステムバ
ス制御回路３１に出力するようになっている。
路、３２はシステムバス制御回路３１がシステムバス１
２上にメモリ要求を発する毎にアクティブとなるメモリ
要求タイミング信号Ｓ１に応じてカウントアツプ（＋４
）Ｌ、主記憶装置１３に対する次のメモリアドレスを指
定する例えば３２ビツトのメモリアドレスカウンタ（Ｍ
ＡＣ）、３３は上記メモリ要求タイミング信号Ｓ１に応
じてカウントダウンして主記憶装置１３．磁気ディスク
装置１４間のデータ転送における残りの転送ワード（１
ワードは４バイト）数を指定する転送ワード数カウンタ
（ＭＷＣ）である。転送ワード数カウンタ３３は、その
カウント数が０になると転送終了信号Ｓ２をシステムバ
ス制御回路３１に出力するようになっている。
３４はシステムバス制御回路３１からのメモリ要求タイ
ミング信号Ｓ１が入力されるインバータ（Ｉ）、３５は
メモリアドレスカウンタ３２の指定するメモリアドレス
のうちメモリバンクの判別が可能なアドレス部分（ここ
ではビット２８）をインバータ３４の出力信号に応じて
ラッチする例えばＤフリップフロップ（以下、ラッチＦ
／Ｆと称する）、３６はメモリアドレスカウンタ３２の
指定するメモリアドレスのうちのビット２８とラッチＦ
／ Ｆ ３５のＱ出力信号とを比較して一致を検出す
る比較器（ＣＭ Ｐ ）である。
ミング信号Ｓ１が入力されるインバータ（Ｉ）、３５は
メモリアドレスカウンタ３２の指定するメモリアドレス
のうちメモリバンクの判別が可能なアドレス部分（ここ
ではビット２８）をインバータ３４の出力信号に応じて
ラッチする例えばＤフリップフロップ（以下、ラッチＦ
／Ｆと称する）、３６はメモリアドレスカウンタ３２の
指定するメモリアドレスのうちのビット２８とラッチＦ
／ Ｆ ３５のＱ出力信号とを比較して一致を検出す
る比較器（ＣＭ Ｐ ）である。
３７は主記憶装置１３からのリードデータが（入出力チ
ャネル１５に）返ってくる毎にアクティブとなるレスポ
ンス信号Ｓ３に応じて反転する例えばＪＫフリップフロ
ップ（以下、メモリエンドＦ／Ｆと称する）、３８はメ
モリ要求タイミング信号Ｓ１に応じてセットし後述する
アンドゲート４０の出力信号に応じてリセットしてメモ
リ要求中を示す例えばＪＫフリップフロップ（以下、メ
モリ要求中Ｆ／Ｆと称する）である。３９は比較器３６
の出力信号およびメモリ要求中Ｆ ／ Ｆ ３８のＱ出
力信号が入力されるナントゲート、４０はメモリエンド
Ｆ ／ Ｆ ３７のＱ出力信号およびシステムバス制御
回路３１から出力されるレスポンス信号Ｓ３が入力され
るアンドゲートである。ナントゲート３９の出力信号は
、メモリリード要求禁止信号Ｓ４としてシステムバス制
御回路３１に導かれる。
ャネル１５に）返ってくる毎にアクティブとなるレスポ
ンス信号Ｓ３に応じて反転する例えばＪＫフリップフロ
ップ（以下、メモリエンドＦ／Ｆと称する）、３８はメ
モリ要求タイミング信号Ｓ１に応じてセットし後述する
アンドゲート４０の出力信号に応じてリセットしてメモ
リ要求中を示す例えばＪＫフリップフロップ（以下、メ
モリ要求中Ｆ／Ｆと称する）である。３９は比較器３６
の出力信号およびメモリ要求中Ｆ ／ Ｆ ３８のＱ出
力信号が入力されるナントゲート、４０はメモリエンド
Ｆ ／ Ｆ ３７のＱ出力信号およびシステムバス制御
回路３１から出力されるレスポンス信号Ｓ３が入力され
るアンドゲートである。ナントゲート３９の出力信号は
、メモリリード要求禁止信号Ｓ４としてシステムバス制
御回路３１に導かれる。
次に、この発明の一実施例の動作を、主記憶装置１３か
ら磁気ディスク装置１４へのデータ転送のために入出力
チャネル１５が主記憶装置１３をリードアクセスする場
合について第４図のタイミングチャートを参照して説明
する。
ら磁気ディスク装置１４へのデータ転送のために入出力
チャネル１５が主記憶装置１３をリードアクセスする場
合について第４図のタイミングチャートを参照して説明
する。
入出力チャネル１５では、ＣＰ Ｕ １１からの入出力
命令に応じてデータ転送を開始する場合、まず図示せぬ
マイクロプロセッサにより、メモリアドレスカウンタ（
ＭＡＣ）３２にメモリスタートアドレスが、転送ワード
数カウンタ（ＭＷＣ）３３に転送ワード数がセットされ
る。このような状態でシステムバス制御回路３１からシ
ステムバス１２にメモリリード要求が出され、メモリア
ドレスカウンタ３２の指定するメモリアドレス（この例
ではメモリリードアドレス２００Ｈ）がドライバ（Ｄ）
２６によりシステムバス１２へ出力されたものとする。
命令に応じてデータ転送を開始する場合、まず図示せぬ
マイクロプロセッサにより、メモリアドレスカウンタ（
ＭＡＣ）３２にメモリスタートアドレスが、転送ワード
数カウンタ（ＭＷＣ）３３に転送ワード数がセットされ
る。このような状態でシステムバス制御回路３１からシ
ステムバス１２にメモリリード要求が出され、メモリア
ドレスカウンタ３２の指定するメモリアドレス（この例
ではメモリリードアドレス２００Ｈ）がドライバ（Ｄ）
２６によりシステムバス１２へ出力されたものとする。
システムバスυ制御回路３１は、システムバス１２にメ
モリ要求（ここではメモリリード要求）を出す毎に第４
図に示すようにメモリ要求タイミング信号Ｓ１を出力す
る。この信号Ｓ１はインバータ（１） ３４により反転
されてラッチＦ ／ Ｆ ３５のＧＫ大入力供給される
。このラッチＦ ／ Ｆ ３５のＤ入力にはメモリアド
レスカウンタ３２の指定するメモリアドレス（こではメ
モリリードアドレス２００Ｈ）のビット２８のビットデ
ータ（ここでは“０”）が供給される。しかしてラッチ
Ｆ ／ Ｆ ３５には、メモリアドレスカウンタ３２の
指定するメモリアドレスのビット２８のビットデータ（
０″）が、メモリ要求タイミング信号Ｓ１の立上りでラ
ッチされる。
モリ要求（ここではメモリリード要求）を出す毎に第４
図に示すようにメモリ要求タイミング信号Ｓ１を出力す
る。この信号Ｓ１はインバータ（１） ３４により反転
されてラッチＦ ／ Ｆ ３５のＧＫ大入力供給される
。このラッチＦ ／ Ｆ ３５のＤ入力にはメモリアド
レスカウンタ３２の指定するメモリアドレス（こではメ
モリリードアドレス２００Ｈ）のビット２８のビットデ
ータ（ここでは“０”）が供給される。しかしてラッチ
Ｆ ／ Ｆ ３５には、メモリアドレスカウンタ３２の
指定するメモリアドレスのビット２８のビットデータ（
０″）が、メモリ要求タイミング信号Ｓ１の立上りでラ
ッチされる。
さて、システムバス制御回路３１からのメモリ要求タイ
ミング信号Ｓ１はメモリ要求中Ｆ ／ Ｆ ３８のＪ入
力にも供給される。これによりメモリ要求中Ｆ ／ Ｆ
３８はセットし、そのＱ出力信号は第４図に示すよう
に論理“ＯＩＩから論理“１′°に遷移する。
ミング信号Ｓ１はメモリ要求中Ｆ ／ Ｆ ３８のＪ入
力にも供給される。これによりメモリ要求中Ｆ ／ Ｆ
３８はセットし、そのＱ出力信号は第４図に示すよう
に論理“ＯＩＩから論理“１′°に遷移する。
メモリ要求中Ｆ ／ Ｆ ３８の論理゛１”のＱ出力信
号はメモリ要求中であることを示す。
号はメモリ要求中であることを示す。
システムバス制御回路３１からのメモリ要求タイミング
信号Ｓ１は、メモリアドレスカウンタ３２および転送ワ
ード数カウンタ３３にも供給される。これにより、メモ
リアドレスカウンタ３２は信号Ｓ１の立下りで＋４され
て次のメモリアドレス（ここではメモリリードアドレス
２０４）１）を示し、転送ワード数カウンタ３３は同じ
く信号Ｓ１の立下りで−１される。メモリアドレスカウ
ンタ３２のビット２８のビットデータ（ここでは゛０“
）は、ラッチＦ ／ Ｆ ３５のＤ入力に供給されると
共に、比較器（ＣＭＰ）３６の一方の入力に供給される
。比較器３６の他方の入力にはラッチＦ ／ Ｆ ３５
のＱ出力信号（ここでは“０″）が供給される。比較器
３６は、メモリアドレスカウンタ３２のビット２８のビ
ットデータとラッチＦ ／ Ｆ ３５のＱ出力信号とを
比較し、この例のように一致していれば即ち次にシステ
ムバス１２上に出力すべきメモリリードアドレスが示す
メモリバンクが前回システムバス１２上に送出されたメ
モリアドレスの示すメモリバンクと同一であれば論理“
０パの信号を出力する。これに対して不一致であれば即
ち異なるメモリバンクであれば、比較器３６は論理ＩＩ
Ｉ Ｎの信号を出力する。
信号Ｓ１は、メモリアドレスカウンタ３２および転送ワ
ード数カウンタ３３にも供給される。これにより、メモ
リアドレスカウンタ３２は信号Ｓ１の立下りで＋４され
て次のメモリアドレス（ここではメモリリードアドレス
２０４）１）を示し、転送ワード数カウンタ３３は同じ
く信号Ｓ１の立下りで−１される。メモリアドレスカウ
ンタ３２のビット２８のビットデータ（ここでは゛０“
）は、ラッチＦ ／ Ｆ ３５のＤ入力に供給されると
共に、比較器（ＣＭＰ）３６の一方の入力に供給される
。比較器３６の他方の入力にはラッチＦ ／ Ｆ ３５
のＱ出力信号（ここでは“０″）が供給される。比較器
３６は、メモリアドレスカウンタ３２のビット２８のビ
ットデータとラッチＦ ／ Ｆ ３５のＱ出力信号とを
比較し、この例のように一致していれば即ち次にシステ
ムバス１２上に出力すべきメモリリードアドレスが示す
メモリバンクが前回システムバス１２上に送出されたメ
モリアドレスの示すメモリバンクと同一であれば論理“
０パの信号を出力する。これに対して不一致であれば即
ち異なるメモリバンクであれば、比較器３６は論理ＩＩ
Ｉ Ｎの信号を出力する。
比較器３６の出力信号はナントゲート３９の一方の入力
に供給される。比較器３６の出力信号がこの例のように
論理１１０１１の場合には、ナントゲート３９の出力信
号であるメモリリード要求禁止信号Ｓ４は論理“１゛と
なる。ナントゲート３９からのメモリリード要求禁止信
号Ｓ４はシステムバス制御回路３１に供給される。シス
テムバス制御回路３１は、メモリリード要求禁止信号Ｓ
４が論理゛１”の場合にはメモリリード要求が禁止され
ていないものと判断し、既に送出済みのメモリリード要
求（メモリリードアドレス２００Ｈによる要求）に対応
する主記憶装置１３からのリードデータが入出力チャネ
ル１５に返ってくるのを待たずに次のメモリリード要求
をシステムバス１２上に出す。このとき、メモリアドレ
スカウンタ３２の指定するメモリアドレス（この例では
メモリリードアドレス２０４Ｈ）がドライバ２６により
システムバス１２へ出力される。
に供給される。比較器３６の出力信号がこの例のように
論理１１０１１の場合には、ナントゲート３９の出力信
号であるメモリリード要求禁止信号Ｓ４は論理“１゛と
なる。ナントゲート３９からのメモリリード要求禁止信
号Ｓ４はシステムバス制御回路３１に供給される。シス
テムバス制御回路３１は、メモリリード要求禁止信号Ｓ
４が論理゛１”の場合にはメモリリード要求が禁止され
ていないものと判断し、既に送出済みのメモリリード要
求（メモリリードアドレス２００Ｈによる要求）に対応
する主記憶装置１３からのリードデータが入出力チャネ
ル１５に返ってくるのを待たずに次のメモリリード要求
をシステムバス１２上に出す。このとき、メモリアドレ
スカウンタ３２の指定するメモリアドレス（この例では
メモリリードアドレス２０４Ｈ）がドライバ２６により
システムバス１２へ出力される。
システムバス制御回路３１は、システムバス１２上に新
たなメモリリード要求を出すと、メモリ要求タイミング
信号Ｓ１を再び出力する。これによりラッチＦ／Ｆ３５
には、メモリアドレスカウンタ３２の指定するメモリア
ドレス（ここでは２０４Ｈ）のビット２８のビットデー
タ（ここではＯ″）が信号Ｓ１の立上りでラッチされる
。また信号Ｓ１の立下りで、メモリアドレスカウンタ３
２は＋４されて次のメモリアドレス（ここではメモリリ
ードアドレス２０８Ｍ ＞を示し、転送ワード数カウン
タ３３は−１される。
たなメモリリード要求を出すと、メモリ要求タイミング
信号Ｓ１を再び出力する。これによりラッチＦ／Ｆ３５
には、メモリアドレスカウンタ３２の指定するメモリア
ドレス（ここでは２０４Ｈ）のビット２８のビットデー
タ（ここではＯ″）が信号Ｓ１の立上りでラッチされる
。また信号Ｓ１の立下りで、メモリアドレスカウンタ３
２は＋４されて次のメモリアドレス（ここではメモリリ
ードアドレス２０８Ｍ ＞を示し、転送ワード数カウン
タ３３は−１される。
メモリアドレスカウンタ３２の指定するメモリアドレス
（メモリリードアドレス）が２０８Ｈとなると、そのビ
ット２８のビットデータは論理“１″となる。このとき
ラッチＦ ／ Ｆ ３５には、システムバス１２に送出
したメモリリードアドレス２０４Ｈのビット２８のビッ
トデータ即ち論理“０″データがラッチされている。し
たがって、比較器３６の出力信号は、メモリアドレスカ
ウンタ３２の指定するメモリアドレス（メモリリードア
ドレス）が２０８Ｈに変化するタイミングで第４図に示
すように論理゛１”に遷移する。
（メモリリードアドレス）が２０８Ｈとなると、そのビ
ット２８のビットデータは論理“１″となる。このとき
ラッチＦ ／ Ｆ ３５には、システムバス１２に送出
したメモリリードアドレス２０４Ｈのビット２８のビッ
トデータ即ち論理“０″データがラッチされている。し
たがって、比較器３６の出力信号は、メモリアドレスカ
ウンタ３２の指定するメモリアドレス（メモリリードア
ドレス）が２０８Ｈに変化するタイミングで第４図に示
すように論理゛１”に遷移する。
比較器３６の出力信号は上記したようにナントゲート３
つの一方の入力に供給される。ナントゲート３９の他方
の入力にはメモリ要求中Ｆ ／ Ｆ ３８のＱ出力信号
が供給される。メモリ要求中Ｆ ／ Ｆ ３８のＱ出力
信号および比較器３６の出力信号がこの例のように共に
論理“１′°の場合には、即ちメモリ要求中（メモリリ
ード要求中）であり且つ次のメモリ要求（メモリリード
要求〉が先行する要求と同一のメモリバンクに対するも
のである場合には、ナントゲート３９の出力信号である
メモリリード要求禁止信号Ｓ４は第４図に示すように論
理″０″となる。システムバス制御回路３１は、メモリ
リード要求禁止信号Ｓ４が論理“Ｏｎの場合にはメモリ
リード要求が禁止されているものと判断し、現在メモリ
アドレスカウンタ３２が指定しているメモリアドレス（
メモリリードアドレス２０８Ｈ）による次のメモリリー
ド要求の発行を控える。
つの一方の入力に供給される。ナントゲート３９の他方
の入力にはメモリ要求中Ｆ ／ Ｆ ３８のＱ出力信号
が供給される。メモリ要求中Ｆ ／ Ｆ ３８のＱ出力
信号および比較器３６の出力信号がこの例のように共に
論理“１′°の場合には、即ちメモリ要求中（メモリリ
ード要求中）であり且つ次のメモリ要求（メモリリード
要求〉が先行する要求と同一のメモリバンクに対するも
のである場合には、ナントゲート３９の出力信号である
メモリリード要求禁止信号Ｓ４は第４図に示すように論
理″０″となる。システムバス制御回路３１は、メモリ
リード要求禁止信号Ｓ４が論理“Ｏｎの場合にはメモリ
リード要求が禁止されているものと判断し、現在メモリ
アドレスカウンタ３２が指定しているメモリアドレス（
メモリリードアドレス２０８Ｈ）による次のメモリリー
ド要求の発行を控える。
一方、主記憶装置１３のメモリ制御装置ＭＣは、入出力
チャネル１５のシステムバス制御回路３１によりシステ
ムバス１２上にメモリリード要求が出されると、入出力
チャネル１５のドライバ２６からシステムバス１２上に
出力されたメモリリードアドレスのビット２８のビット
データの示すメモリバンク（メモリリードアドレスが２
００１−１，２０４ＨであればメモリバンクＢ１ ）を
対象として、同アドレスの下位４ビツトを除く残りビッ
ト（ここではビットＯ〜ビット２７の２８ピツト）によ
るリードアクセス動作を行なう。この際メモリ制御装置
Ｎ・ＩＣは、同一メモリバンクに対するメモリリード鍵
求に対しては、その要求順にメモリリード動作を行なう
。
チャネル１５のシステムバス制御回路３１によりシステ
ムバス１２上にメモリリード要求が出されると、入出力
チャネル１５のドライバ２６からシステムバス１２上に
出力されたメモリリードアドレスのビット２８のビット
データの示すメモリバンク（メモリリードアドレスが２
００１−１，２０４ＨであればメモリバンクＢ１ ）を
対象として、同アドレスの下位４ビツトを除く残りビッ
ト（ここではビットＯ〜ビット２７の２８ピツト）によ
るリードアクセス動作を行なう。この際メモリ制御装置
Ｎ・ＩＣは、同一メモリバンクに対するメモリリード鍵
求に対しては、その要求順にメモリリード動作を行なう
。
したがって同一メモリバンクに対するメモリリード要求
については、上記したように先行する要求に対するリー
ドデータが返ってくるのを持たずに続けて出されても、
データの順番が狂う恐れがない。
については、上記したように先行する要求に対するリー
ドデータが返ってくるのを持たずに続けて出されても、
データの順番が狂う恐れがない。
メモリ制ｉＩＩＨＩＭＧは、メモリバンクから８バイト
のリードデータを受取ると、対応するメモリリードアド
レスのビット２９が“Ｏｎであれば同データの上位４バ
イトを、“１パであれば下位４バイトを、入出力チャネ
ル１５からのメモリリード要求に対するリードデータと
してシステムバス１２を介して入出力チャネル１５へ返
す。このリードデータは、入出力チャネル１５のレシー
バ２１、レジスタ２２を介してデータバッファ２３に導
かれ、同データバッファ２３に一時格納される。
のリードデータを受取ると、対応するメモリリードアド
レスのビット２９が“Ｏｎであれば同データの上位４バ
イトを、“１パであれば下位４バイトを、入出力チャネ
ル１５からのメモリリード要求に対するリードデータと
してシステムバス１２を介して入出力チャネル１５へ返
す。このリードデータは、入出力チャネル１５のレシー
バ２１、レジスタ２２を介してデータバッファ２３に導
かれ、同データバッファ２３に一時格納される。
システムバス制御２ｇ回路３１は、主記憶装置１３から
の（メモリリードアドレス２００Ｈに対する）リードデ
ータが返ってくると、レスポンス信号Ｓ３を出力する。
の（メモリリードアドレス２００Ｈに対する）リードデ
ータが返ってくると、レスポンス信号Ｓ３を出力する。
この信号Ｓ３はメモリエンドＦ／Ｆ３７のＪ並びにに入
力およびアンドゲート４０の一方の入力に供給される。
力およびアンドゲート４０の一方の入力に供給される。
アンドゲート４０の他方の入力にはメモリエンドＦ ／
Ｆ ３７のＱ出力信号が供給される。アンドゲート４
０の出力信号はメモリ要求中Ｆ ／ Ｆ ３ｇのに入力
に供給される。このときメモリエンドＦ、／ｌ”３７は
リセット状態にあり、しだがっでそのＱ出力信号は第４
図に示ずように論理ＩＩ ＯＩＩである。メモリエンド
Ｆ ／ Ｆ ３７の出力信号が論理“Ｏ゛′の場合、ア
ンドゲート４０の出力信号はレスポンス信号Ｓ３の状態
に無関係に論理” ｏ ”であることから、メモリ要求
中Ｆ ／ Ｆ ３８は現在の状態、即ちメモリリード要
求を示すセット状態を保つ。一方メモリエンドＦ ／
Ｆ ３７は、システムバス制御回路３１からのレスポン
ス信号Ｓ３に応じてリセット状態からセット状態に状態
反転し、そのＱ出力信号は第４図に示すように論理゛″
Ｏ″から論理゛１”に遷移する。
Ｆ ３７のＱ出力信号が供給される。アンドゲート４
０の出力信号はメモリ要求中Ｆ ／ Ｆ ３ｇのに入力
に供給される。このときメモリエンドＦ、／ｌ”３７は
リセット状態にあり、しだがっでそのＱ出力信号は第４
図に示ずように論理ＩＩ ＯＩＩである。メモリエンド
Ｆ ／ Ｆ ３７の出力信号が論理“Ｏ゛′の場合、ア
ンドゲート４０の出力信号はレスポンス信号Ｓ３の状態
に無関係に論理” ｏ ”であることから、メモリ要求
中Ｆ ／ Ｆ ３８は現在の状態、即ちメモリリード要
求を示すセット状態を保つ。一方メモリエンドＦ ／
Ｆ ３７は、システムバス制御回路３１からのレスポン
ス信号Ｓ３に応じてリセット状態からセット状態に状態
反転し、そのＱ出力信号は第４図に示すように論理゛″
Ｏ″から論理゛１”に遷移する。
メモリリードアドレス２００Ｈに対するリードデータに
続いてメモリリードアドレス２０４Ｈに対するリードデ
ータが入出力チャネル１５に返ってくると、システムバ
ス制御回路３１から第４図に示すように２回目のレスポ
ンス信号＄３出力が行なわれる。このときメモリエンド
Ｆ ／ Ｆ ３７のＱ出力信号は上記したように論理゛
１°′である（′：Ｊ４図参照〉。メモリエンドＦ／’
Ｆ３７のＱ出力信号が論理゛１”の場合、アンドゲート
４０の出力信号はしスボンス信号Ｓ３に応じて論理“１
″となり、これによりメモリ要求中Ｆ ／ Ｆ ３８は
リセットする。
続いてメモリリードアドレス２０４Ｈに対するリードデ
ータが入出力チャネル１５に返ってくると、システムバ
ス制御回路３１から第４図に示すように２回目のレスポ
ンス信号＄３出力が行なわれる。このときメモリエンド
Ｆ ／ Ｆ ３７のＱ出力信号は上記したように論理゛
１°′である（′：Ｊ４図参照〉。メモリエンドＦ／’
Ｆ３７のＱ出力信号が論理゛１”の場合、アンドゲート
４０の出力信号はしスボンス信号Ｓ３に応じて論理“１
″となり、これによりメモリ要求中Ｆ ／ Ｆ ３８は
リセットする。
このようにメモリ要求中Ｆ ／ Ｆ ３８は、システム
バス制御回路３１からシステムバス１２にメモリリード
要求が出されるとセットし、２回目のリードデータが返
ってくるとリセットする。
バス制御回路３１からシステムバス１２にメモリリード
要求が出されるとセットし、２回目のリードデータが返
ってくるとリセットする。
メモリ要求中Ｆ ／ Ｆ ３８がリセットするとそのＱ
出力信号は第４図に示すように論理゛０”に遷移する。
出力信号は第４図に示すように論理゛０”に遷移する。
この結果ナントゲート３９の出力信号であるメモリリー
ド要求禁止信号Ｓ４は論理“１″に遷移する。システム
バス制御回路３１は、メモリリード要求禁止信号Ｓ４が
論理“１″に遷移するとメモリリード要求の禁止が解除
されたものと判断し、メモリリード要求動作を再開する
。即ちシステムバス制御回路３１は、メモリリード要求
をシステムバス１２に出力すると共に、メモリアドレス
カウンタ３２の指定するメモリアドレス（この例ではメ
モリバンクＢ２に対するメモリリードアドレス２０８）
１ ）をドライバ２６を介してシステムバス１２へ出力
させる。一方メモリエンドＦ ／ Ｆ ３７は、上記し
た２回目の（偶数回の）レスポンス信号Ｓ３出力に応じ
て再度状態反転しリセット状態に戻る。
ド要求禁止信号Ｓ４は論理“１″に遷移する。システム
バス制御回路３１は、メモリリード要求禁止信号Ｓ４が
論理“１″に遷移するとメモリリード要求の禁止が解除
されたものと判断し、メモリリード要求動作を再開する
。即ちシステムバス制御回路３１は、メモリリード要求
をシステムバス１２に出力すると共に、メモリアドレス
カウンタ３２の指定するメモリアドレス（この例ではメ
モリバンクＢ２に対するメモリリードアドレス２０８）
１ ）をドライバ２６を介してシステムバス１２へ出力
させる。一方メモリエンドＦ ／ Ｆ ３７は、上記し
た２回目の（偶数回の）レスポンス信号Ｓ３出力に応じ
て再度状態反転しリセット状態に戻る。
即ちメモリエンドＦ ／ Ｆ ３７は、主記憶装置１３
からのり一ドデータが返ってくる毎に状態反転する。
からのり一ドデータが返ってくる毎に状態反転する。
システムバス制御回路３１は、メモリリード要求を発す
ると前記したようにメモリ要求タイミング信号Ｓ１を出
力する。これによりメモリアドレスカウンタ３２は＋４
されて次のメモリアドレス（ここではメモリリードアド
レス２０ＣＨ）を示し、転送ワード数カウンタ３３は−
１される。アドレス２０ＣＨのビット２８は論理“１”
であり、このアドレス２０ＣＨに先行してシステムバス
１２に送出されたアドレス２０８Ｈのそれと一致する。
ると前記したようにメモリ要求タイミング信号Ｓ１を出
力する。これによりメモリアドレスカウンタ３２は＋４
されて次のメモリアドレス（ここではメモリリードアド
レス２０ＣＨ）を示し、転送ワード数カウンタ３３は−
１される。アドレス２０ＣＨのビット２８は論理“１”
であり、このアドレス２０ＣＨに先行してシステムバス
１２に送出されたアドレス２０８Ｈのそれと一致する。
この場合、比較器３６の出力信号は第４図に示すように
バンク一致を示す論理“Ｏ”の状態を保ち、したがって
ナントゲート３９の出力信号であるメモリリード要求禁
止信号Ｓ４は論理“１”の状態を保つので、システムバ
ス制御回路３１は先行するメモリバンクＢ２への（メモ
リリードアドレス２０８Ｈによる）メモリリード要求に
続いて同じメモリバンクＢ２への（メモリリードアドレ
ス２００Ｈによる）次のメモリリード要求をシステムバ
ス１２に出す。
バンク一致を示す論理“Ｏ”の状態を保ち、したがって
ナントゲート３９の出力信号であるメモリリード要求禁
止信号Ｓ４は論理“１”の状態を保つので、システムバ
ス制御回路３１は先行するメモリバンクＢ２への（メモ
リリードアドレス２０８Ｈによる）メモリリード要求に
続いて同じメモリバンクＢ２への（メモリリードアドレ
ス２００Ｈによる）次のメモリリード要求をシステムバ
ス１２に出す。
以上はメモリバンク数が２の場合について説明したが、
この発明はメモリバンク数が例えば４或はそれ以上の主
記憶装置を備えたシステムにも応用できる。
この発明はメモリバンク数が例えば４或はそれ以上の主
記憶装置を備えたシステムにも応用できる。
［発明の効果コ
以上詳述したようにこの発明によれば、同一メモリバン
クに対するメモリリード要求はその要求順に処理される
ことに着目し、次に主記憶装置に送出しようとするメモ
リリードアドレスが先行するメモリリードアドレスと同
一メモリバンクを示している場合には、先行するメモリ
リードアドレスに対応する主記憶装置からのリードデー
タが返ってくるのを待たずに連続してメモリリード要求
を出すようにしたので、主記！！装置から入出力装置へ
のデータ転送におけるメモリリードの高速化を図ること
ができ、しかも複雑な制御を要せずにリードデータの並
び順を維持することができる。
クに対するメモリリード要求はその要求順に処理される
ことに着目し、次に主記憶装置に送出しようとするメモ
リリードアドレスが先行するメモリリードアドレスと同
一メモリバンクを示している場合には、先行するメモリ
リードアドレスに対応する主記憶装置からのリードデー
タが返ってくるのを待たずに連続してメモリリード要求
を出すようにしたので、主記！！装置から入出力装置へ
のデータ転送におけるメモリリードの高速化を図ること
ができ、しかも複雑な制御を要せずにリードデータの並
び順を維持することができる。
第１図はこの発明の一実施例に係る入出力チャネルのブ
ロック構成図、第２図は第１図の入出力チャネルを備え
た計算機システムのブロック構成図、第３図は第１図に
示すメモリバンクとメモリアドレスとの対応関係を示す
図、第４図は動作を説明するためのタイミングチャート
である。 １１・・・ＣＰＵ、１２・・・システムバス、１３・・
・主記憶装置、１４・・・磁気ディスク装置、１５・・
・入出力チャネル、２３・・・データバッファ、３１・
・・システムバス制御回路、３２・・・メモリアドレス
カウンタ（ＭＡＣ）、３５・・・フリップフロップ（ラ
ッチＦ／Ｆ）、３６・・・比較器（ＣＭＰ）、３７・・
・フリップフロップ（メモリエンドＦ／Ｆ）、３８・・
・フリップフロップ（メモリ要求中Ｆ／Ｆ）、３９・・
・ナントゲート、４０・・・アンドゲート、Ｂｌ 、Ｂ
２・・・メモリバンク、Ｍ Ｃ・・・メモリ制御装置。 出願人代理人 弁理士 鈴江武彦 第１ 図 第３図
ロック構成図、第２図は第１図の入出力チャネルを備え
た計算機システムのブロック構成図、第３図は第１図に
示すメモリバンクとメモリアドレスとの対応関係を示す
図、第４図は動作を説明するためのタイミングチャート
である。 １１・・・ＣＰＵ、１２・・・システムバス、１３・・
・主記憶装置、１４・・・磁気ディスク装置、１５・・
・入出力チャネル、２３・・・データバッファ、３１・
・・システムバス制御回路、３２・・・メモリアドレス
カウンタ（ＭＡＣ）、３５・・・フリップフロップ（ラ
ッチＦ／Ｆ）、３６・・・比較器（ＣＭＰ）、３７・・
・フリップフロップ（メモリエンドＦ／Ｆ）、３８・・
・フリップフロップ（メモリ要求中Ｆ／Ｆ）、３９・・
・ナントゲート、４０・・・アンドゲート、Ｂｌ 、Ｂ
２・・・メモリバンク、Ｍ Ｃ・・・メモリ制御装置。 出願人代理人 弁理士 鈴江武彦 第１ 図 第３図
Claims (1)
- システムバスのデータ幅の複数倍のデータ幅を単位にメ
モリインタリーブ制御を行なう主記憶装置と入出力装置
との間のデータ転送をデータバッファを介して行なう入
出力チャネルにおいて、上記主記憶装置に対するメモリ
リードアクセスに際し上記主記憶装置のメモリ制御装置
に送出されるメモリアドレスの少なくともメモリバンク
を示すアドレス部分を記憶する記憶手段と、この記憶手
段に記憶されている上記アドレス部分と次のメモリリー
ドアクセスの対象となるメモリアドレスのうちのメモリ
バンクを示すアドレス部分とを比較して次のメモリリー
ドアドレスの示すメモリバンクが先行するメモリリード
アドレスの示すメモリバンクと同一であるか否かを判別
する判別手段と、この判別手段により同一メモリバンク
が判別された場合には上記主記憶装置からのリードデー
タが転送される前に次のメモリリード要求を発するメモ
リリード要求手段とを具備することを特徴とする入出力
チャネル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202075A JPS6356754A (ja) | 1986-08-28 | 1986-08-28 | 入出力チヤネル |
| US07/089,988 US4914575A (en) | 1986-08-28 | 1987-08-27 | System for transferring data between an interleaved main memory and an I/O device at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202075A JPS6356754A (ja) | 1986-08-28 | 1986-08-28 | 入出力チヤネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356754A true JPS6356754A (ja) | 1988-03-11 |
Family
ID=16451536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202075A Pending JPS6356754A (ja) | 1986-08-28 | 1986-08-28 | 入出力チヤネル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4914575A (ja) |
| JP (1) | JPS6356754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432912A (en) * | 1988-08-31 | 1995-07-11 | Kabushiki Kaisha Toshiba | Method and channel apparatus for rearranging received data in order of generation of addresses |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113339A (en) * | 1987-10-20 | 1992-05-12 | Sharp Kabushiki Kaisha | Data processor for detecting identical data simultaneously coexisting in a plurality of data sections of data transmission paths |
| US5146581A (en) * | 1988-02-24 | 1992-09-08 | Sanyo Electric Co., Ltd. | Subprogram executing data processing system having bank switching control storing in the same address area in each of memory banks |
| US5724540A (en) * | 1988-03-28 | 1998-03-03 | Hitachi, Ltd. | Memory system having a column address counter and a page address counter |
| US5335336A (en) * | 1988-03-28 | 1994-08-02 | Hitachi, Ltd. | Memory device having refresh mode returning previous page address for resumed page mode |
| JPH0719221B2 (ja) * | 1988-12-27 | 1995-03-06 | 日本電気株式会社 | 記憶制御方式 |
| JPH0740241B2 (ja) * | 1989-01-17 | 1995-05-01 | 富士通株式会社 | リクエストキャンセル方式 |
| GB2260836A (en) * | 1991-10-26 | 1993-04-28 | Motorola Inc | Bus Interface |
| DE69230642T2 (de) * | 1991-11-12 | 2001-05-23 | Microchip Technology Inc., Chandler | Automatischer programmierungs-mikrokontroller mit gespeichertem befehl zur programm-steuerung von externem speicher und verfahren |
| US5371877A (en) * | 1991-12-31 | 1994-12-06 | Apple Computer, Inc. | Apparatus for alternatively accessing single port random access memories to implement dual port first-in first-out memory |
| JP3088180B2 (ja) * | 1992-03-26 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | シリアル入力インタフェース回路 |
| US5371870A (en) * | 1992-04-24 | 1994-12-06 | Digital Equipment Corporation | Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching |
| JPH0689218A (ja) * | 1992-09-08 | 1994-03-29 | Hitachi Ltd | 多重書きボリュームのバックアップ方式 |
| TW276312B (ja) * | 1992-10-20 | 1996-05-21 | Cirrlis Logic Inc | |
| EP0613087B1 (en) * | 1993-02-24 | 2002-11-20 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for achieving high-speed data read access to memory |
| US5596740A (en) * | 1995-01-26 | 1997-01-21 | Cyrix Corporation | Interleaved memory conflict resolution with accesses of variable bank widths and partial return of non-conflicting banks |
| FR2749681B1 (fr) * | 1996-06-10 | 1998-07-10 | Bull Sa | Circuit pour transborder des donnees entre memoires distantes et calculateur comprenant un tel circuit |
| FR2820874B1 (fr) * | 2001-02-13 | 2003-05-30 | St Microelectronics Sa | Procede de gestion a acces aleatoire et rapide d'une memoire dram |
| US20050132112A1 (en) * | 2003-12-10 | 2005-06-16 | Pawlowski J. T. | I/O energy reduction using previous bus state and I/O inversion bit for bus inversion |
| WO2014006588A2 (en) * | 2012-07-05 | 2014-01-09 | KELSON, Ron | Computer architecture |
Family Cites Families (11)
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| US4122520A (en) * | 1977-05-23 | 1978-10-24 | General Electric Company | Microcomputer controller and direct memory access apparatus therefor |
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| JPS58225432A (ja) * | 1982-06-24 | 1983-12-27 | Toshiba Corp | 要求バツフア装置 |
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-
1986
- 1986-08-28 JP JP61202075A patent/JPS6356754A/ja active Pending
-
1987
- 1987-08-27 US US07/089,988 patent/US4914575A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US5432912A (en) * | 1988-08-31 | 1995-07-11 | Kabushiki Kaisha Toshiba | Method and channel apparatus for rearranging received data in order of generation of addresses |
Also Published As
| Publication number | Publication date |
|---|---|
| US4914575A (en) | 1990-04-03 |
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