JPS6019810B2 - バッファメモリ制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はバッファメモリ制御方式に関し、特にデータチ
ャネル処理装置と主記憶装置の中間に位置し、予め定め
られた大きさのブロックを単位として主記憶から諭出さ
れたデータを格納するとともに、データチャネル処理装
置から主記憶への転送データを上記ブロックを単位とし
て一旦格納するように構成されたバッファメモリにおい
て、データチャネル処理装置から主記憶装置へのデータ
転送を効率よく行なえるようにしたバッファメモＩＪ制
御方式に関する。

第１図は本発明が適用されるデータ処理システムの一例
であり、中央処理装置（ＣＰＵ）およびデータチャネル
処理装置（以下ＤＣＨ）と略す）は記憶制御装置を介し
て主記憶（Ｍ伍Ｍ）と接続されている。

ＤＣＨの下位には磁気ディスク、磁気テープ等が接続さ
れている。また、主記憶とＤＣＨの中間の位置、例えば
記憶制御装置にはバッファメモリ（図示せず）がもうけ
られている。ＤＣＨが主記憶からのデータ転送を要求す
ると記憶制御装置は要求されたデータのアドレスが内蔵
するバッファメモリ内のタグ部に登録されているかどう
かを調べ、登録されていればバッファメモリから議出し
、登録されていなければ要求されたデータを含む塊をブ
ロックとして主記憶からロードしてＤＣＨへ送ると共に
バッファメモ川こ登録する。ＤＣＨが要求するデータが
バッファメモリに登録されている限り、バッファメモリ
から読み出されたデータをＤＣＨに転送し、登録されて
いないデータが要求された時のみ主記憶からブロックロ
ードするので、バッファメモリを利用しない時に比べて
主記憶からＤＣＨへのデータの転送が速やかに行われる
。また、ＤＣＨが主記憶へデータを転送する時は記憶制
御装置は転送先のアドレスがバッファメモ川こ登録され
ているかどうかを調べ、登録されていればバッファメモ
リのそのエリアにＤＣＨから転送されたデータを書き込
み、登録されていなければバッファメモリ内の空フ。ッ
クあるいは最適なブロックを見出して、そのタグ部に新
たにアドレスを登録しＤＣＨから転送されたデータを書
き込む。ＤＣＨはバッファメモリにデータが書き込まれ
た時点で主記憶へのデータ転送が終了したものと判断し
て処理が次に進むので、バッファメモリを利用しない時
に比べてＤＣＨから主記憶へのデータ転送が速やかに行
われる。ＤＣＨからバッファメモリに書き込まれたデー
タはいずれ主記憶へ転送されなければならないが、主記
憶への転送はバッファメモリのブロックを単位として行
われる。これはブロックストアと呼ぶ。フロツクストア
はあるブロックがＤＣＨからの転送データが満たされて
から行われることを基本としており、ＤＣＨからデータ
を転送するエリアがバッファメモリ上に存在しなくなっ
たり、ＤＣＨへデータを転送するために主記憶からフロ
ックロードすべきエリアがバッファメモリ上に存在しな
くなった時などは止むを得ずＤＣＨからのデータで満さ
れていないブロックが主記憶へフロックストアされるこ
とがありうる。この場合は主記憶に対してはパーシャル
ラィトとなり、その時までにＤＣＨから転送されていた
データが主記憶に書き込まれ、ブロック内のそれ以外の
部分は古いデータのままである。ここで、ＯＣＨと主記
憶との間にもうけられるバッファメモリについて考察す
ると、主言己億と磁気ディスク、磁気テープ等の間のデ
ータ転送において、いったん主記憶からのブロックロー
ド、ＤＣＨからのブロックストアで使用されたバッファ
メモリのブロック内のデータは、長時間バッファメモリ
内にとどめておくことはせずに、速やかに磁気ディスク
、磁気テープ等へあるいは主記憶へ転送することが必要
である。

本発明は、ＤＣＨから書き込まれたバッファメ３モリ内
のデータを効率よく、主記憶へ転送できるようにするこ
とを目的とし、そしてそのため本発明は、データチャネ
ル処理装置と主記憶装置の中間に位置し、予め定められ
た大きさのブロックを単位として主記憶から謙出された
データを格納す４るとともに、データチャネル処理装置
から主記憶への転送データを上記ブロックを単位として
一日格納するように構成されたバッファメモ川こおいて
、該バッファメモリ上の各ブロックに対応してそのブロ
ックがデータチャネル処理装置によって謙出されまたは
格納され尽したことを示すフラグをもうけるとともに、
格納動作によって該フラグを付与されたブロックのバッ
ファメモリ内でのアドレスを順に保持してゆくアドレス
キューをもうけ、該アドレスキューに保持されているア
ドレスにより上記バッファメモリのブ。

ツクの内容を講出して主記憶装置に転送せしめるように
したことを特徴とする。以下に、まず本発明の概要を説
明する。

ＤＣＨから主記憶へ転送するデー外ま磁気ディスクパッ
ク装置、磁気テープ装置からのデータであり、これらの
データは主記憶の連続したエリアヘアドレスの昇日頃あ
るし、は降順に連続して行われることが多いので、バッ
ファメモリのブロックがＤＣＨからの転送データで満さ
れたかどうかはＤＣＨからの書き込み要求がブロック内
のの最後のデータに対して行われたことを検出すること
によって行われる。ＤＣＨからの書き込み要求のアドレ
スがブロック内のアドレスの最初か最後のアドレスを示
し、かつそのブロックがすでに登録されていたとすれば
、ＤＣＨからの転送データでそのブロックは満たされる
と判断し、後述するタグ部のＥフラグをオンにするとと
もに本発明で設けたアドレスキューにバッファメモリ内
でのアドレスを書き込む。アドレスキュに書き込まれた
バッファメモリ内アドレスは、主記憶への転送をを必要
とするバッファメモリのブロックを示しており、アドレ
スキューに書き込まれた順に読み出されて、そのアドレ
スの示すバッファメモリのブロックが主記憶へ転送され
る。バッファメモリから主記憶へのデータ転送は他の主
記憶アクセスより優先度を低く設定してあるので主記憶
の空時間を利用して転送が行われる。主記憶への転送が
終了するとバッファメモリ上からそのブロックは消滅し
、その記憶位置は別のブロックが登録されうる。上記の
アドレスキューはバッファメモリ内のブロック数と同じ
段数あれば最良であるが、物量との関係でブロック数以
下の段数となりうる。この時は上記Ｅフラグが付与され
たブロックでもアドレスキューに入れないブロックが生
じるかもしれないが、ＤＣＨからデータ転送が終了した
ことを示す割込みが生じた時に未転送のブロックを主記
憶に転送するので論理上の問題は生じない。なおＥフラ
グは主記憶からＤＣＨにデータを転送する時はＤＣＨの
要求アドレスがブロック内の最後のアドレスを示し、か
つそのブロックがすでに登録されていたら付与される。
Ｅフラグはバッファメモリ内のブロックのリプレースに
使用されうる。以下、本発明を図面により説明する。第
２図は本発明による実施例のバッファメモリ制御回路、
第３図は実施例におけるアドレス構成を説明する図、第
４図は実施例におけるバッファメモリの構成を示す図で
ある。

第２図において、１はバッファメモリのデータ部、２は
バッファメモリのタグ部、３はアドレス比較回路、４は
Ｅフラグ設定回路、５はアドレスキュー、６はアドレス
キュー制御回路、７〜１１はゲート、１２はＤＣＨから
のアドレス線、１３はＤＣＨからのデータ線、１４は主
記憶装置（ＭＥＭ）からのデータ線、１５は後述するＶ
フラグ、Ｃフラグの書込み線、１６はＥフラグ書込み線
、１ ７はＤＣＨへのデータ線、１８はＭＥＭへのデー
タ線、１９はアドレスキュー書込制御線、２０はアドレ
スキュー謙出制御線、２１はキュー書込要求線、２２は
Ｍ頂Ｍへのアドレス線、各線上の０〜２８、ＢＯ〜ＢＩ
は第３図にて後述するビット位置を示すものである。実
施例においては、バッファメモリはセットアソシァティ
ブ方式を孫っており、そのアドレス構成は第３図に図示
するように割当てられている。

すなわち、アドレスのビツド０〜２０がタグアドレス、
ビツド２１〜２５がバッファメモリ内セット（Ｓｅｔ）
アドレス、ピツド２６〜２８がブロック（ＢｈＯＣＫ）
内８バイトＢアドレス、ビツド２９〜３１がバイト（Ｂ
ｙに）アドレスとされている。また、バッファメモリ内
アドレスとしては、ビツドＢＯ〜ＢＩがバッファメモリ
内ブ。ツク（ＢＬＬＯＣＫ）アドレス、ビット２１〜２
５がバッファメモリ内セット（Ｓｅｔ）アドレス、ビッ
ト、２６〜２８がブロック（ＢＬＯＣＫ）内８バイト（
Ｂ）アドレスとされている。バッファメモリは第４図に
図示するように、０〜３１のセット（Ｓｅｔ）に区分さ
れ、各セットはそれぞれ４ブロック（ＢＬＯＣＫ）から
なっている。

さらに、データ部の各ブロックは８バイト（Ｂｙｔｅ）
×８＝６４バイト（Ｂｙｔｅ）からなっている。夕グ部
においては、データ部の各ブロックに対応して当該ブロ
ックの上位アドレスビッド０〜２０とともに、Ｖ，Ｃ，
Ｅの各フラグを保持している。Ｖフラグは“０”のとき
当該ブロックデータの無効を示し“１”のとき有効を示
すもの、Ｃフラグは“０”のとき当該ブロックにＤＣＨ
によって書込みが行なわれていないことを示し、“１”
のとき書込みが行なわれたことを示すもの、Ｅフラグは
“０”のとき当該ブロックがＤＣＨによってまだ使用さ
れることを示し、“１’’０のときＤＣｍこよって便し
、尽されたことを示すものである。第２図の動作は以下
の通りである。

ＤＣＨへのデータ転送要求が発生すると、アドレス線１
２上のアドレスの内第２１〜２５ビット５のセットアド
レスにより夕グ部２の内容（タグアドレス）が４ブロッ
ク分読出される。

そしてこの謙出されたタグァドレスと、アドレス線１２
上の第０〜２０ビットとがアドレス比較回路３により比
較される。比較は４ブロック分同時に行なわ０れ、一致
したものがあると、アドレス比較回路３の出力によりゲ
ート１０が制御されて、データ部１から同時に読出され
ている４ブロック分のデータの内、該当するブロックデ
ータのみが選択される。選択されたデータはゲート１１
、データ線１夕７によりＤＣＨへ送出される。そしてこ
のとき、アドレス線１２上のブロック内８Ｂアドレス（
第２６〜２８ビット）が当該ブロックの最後のアドレス
を示しているならば、Ｅフラグ設定回路４はこれを検出
し、タグ部２のＥフラグをオン０（“１”）にせしめる
。

一方上記アドレス比較回路３の比較の結果、一致したも
のがないときは、主記憶から所望のデータをブロックロ
ードして、ブロックアドレスおよびブロックデータをそ
れぞれタグ部２およびデータ部１に登録するようにす夕
る。次に、ＤＣＨから主記憶へのデータ転送要求が発生
したとき、上記と同様にしてタグ部が読出され、アドレ
ス比較回路３による比較の結果、一致したブロックが存
在すればデータ部１の該当プロｏツクデータ線１３によ
り送出されてきたデータが書込まれる。

このとき、データ線１２上のブロック内８Ｂアドレス（
第２６〜２８ビット）が、そのブロック内の最初かまた
は最後を示しているとき、Ｅフラグ設定回路４はこれを
検出し、タグ部２のＥフラグをオン ぐ１”）にせしめ
るとともに、アドレスキュー制御回路６へキュー書込要
求を送出する。これにより、アドレスキ制御回路６はア
ドレスキュー５にバッファメモリ内アドレス（ＢＯ〜Ｂ
１，ビット２１〜２５）を書込む。一方、上記アドレス
比較回路３の比較の結果、夕ク１１部２内のアドレスと
一致しないときは、適当なブロックを見出してＤＣＨか
らの転送データをデータ部１に書込むとともに、タグ部
２にアドレスを登録するようにする。タグ部２のＣフラ
グはＺＤＣＨからバッファメモリにデータが書込まれた
時に付与され、そのブロックのデータが主記憶に転送さ
れるべきデータであることを示す。アドレスキュー５に
はこれらの主記憶へ転送されるべきデータのうちＥフラ
グが付与されたブロックのバＺッフアメモリ内でのアド
レスが記憶されているので、主記憶の空時間を利用して
バッファメモリ上でＤＣＨによって埋尽されたブロック
を主記憶に転送することができる。第５図は、Ｅフラグ
設定回路４の具体例であ２り、図中、３川まデコーダ回
路、リ−〜３４はアンドゲート、３５と３６はオアゲー
トである。

デコーダ回路３川まブロックアＩ レスの内、ビツド２
６〜２８をデコードし‐し、値“０”（ブロック内の先
頭）と“７”（ブロック内の最後）を示す２信号を出力
する。ゲート３１〜３６は上記したＥフラグ書込要求、
キュー書込要求を発生するための論理回路であり、その
動作は容易に理解されるので「詳細な説明は省略する。
第６図は、第２図図示のアドレスキュー５およ３びアド
レスキュー制御回路６の具体例であり、図中、２１はキ
ュー書込み要求線、４川まキューメモリ、４１は書込カ
ウンタ、４２は読出力ウンタ、、４３と４４は十１回路
、４５は減算器、４６はＳＲフリツプフロツプ、４７〜
５０はアンド３回路、５１はオア回路、５２は書込入力
線、５３は説出出力線、５４はキュー書込みアドレス線
「５５は書込指示線、５６はキュー議出しアドレス線、
５７は読出し指示線である。

アドレスキューはＮ段で構成されており、キュ４一への
書込みおよびキューからの論出しはそれぞれ書込みカウ
ンタ４１、読み出しカウンタ４２からのアドレスと書込
み指示線５５、議出し指示線５７によって行われる。

書込みカウンタ４１、議出しカウンタ４２はそれぞれキ
ューへの書込みおよび議出しが行われるたびに歩進し、
Ｎ−１まで歩進すると次の書込みまたは論出しで０にも
どる。書込カウンタ４１と謙出力ウンタ４２の値は初期
状態では両者とも“０”となっており、同時にＳＲフリ
ツプフロツプ（ＦＵＬＬ）４６も“０”となっている。
減算器４５は両方のカウン夕の値を監視しており、両者
の差が“０”でないか、またはＦＵＬＬ＝１のときで、
主記憶が空き状態の時のみキューを読み出すことができ
る。キュー書込み要求が釆た時にはＦＵＬＬ＝０ならば
キューへの書込みが行われる。ＳＲフリップフロツプ（
ＦＵＬＬ）４６はキューがすべて満たされていることを
示すものであり、両カウン夕の値の差が‘‘マイナス１
？’（＝０）で、かつ議出し要求が主記憶待ちで禁止さ
れている時に書込み要求が来るとＦＵＬＬ＝１にセット
される。

一日、ＦＵＬＬ＝１にセットされると書込み要求は禁止
され、読出し要求が許されるとＦＵＬＬ＝０にリセツト
される。減算器４５は（書込みカウンタの値）−（議出
しカウンタの値）を計算しており、その結果がキュー内
にたまっているアドレス情報の個数である。“一１”は
アドレス情報の個数が（Ｎ−１）個であることを表わし
ており、キュー内の空きが１個所しかないことを示す。
以上説明したように、本発明によればバッファメモリの
タグ部にＥフラグを設けるとともに、ＤＣＨによってデ
ータが埋め尽されたブロックのバッファメモリ内でのア
ドレスを記憶するアドレスキューを設けるようにしたの
で、ＤＣＨから主記憶へのデータ転送を効率よく行うこ
とができる。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理システムの一例
、第２図は本発明による実施例のバッファメモリ制御回
路、第３図は実施例におけるアドレス構成を説明する図
、第４図は実施例におけるバッファメモリの構成を示す
図、第５図はＥフラグ設定回路の具体例、第６図はアド
レスキューおよびアドレスキュー制御回路の具体例であ
る。 第２図においては、１はバッファメモリのデータ部、２
はバッファメモリのタグ部、３はアドレス比較回路、４
はＥフラグ設定回路、５はアドレスキュー、６はアドレ
スキュー制御回路である。第１図第２図 ※３図 幕４図 鯖Ｓ図 第５図

Claims (1)

【特許請求の範囲】
1. １ データチヤネル処理装置と主記憶装置の中間に位置
   し、予め定められた大きさのブロツクを単位として主記
   憶から読出されたデータを格納するとともに、データチ
   ヤネル処理装置から主記憶への転送データを上記ブロツ
   クを単位として一旦格納するように構成されたバツフア
   メモリにおいて、該バツフアメモリ上の各ブロツクに対
   応してそのブロツクがデータチヤネル処理装置によつて
   読出されまたは格納され尽したことを示すフラグをもう
   けるとともに、格納動作によつて該フラグを付与された
   ブロツクのバツフアメモリ内でのアドレスを順に保持し
   てゆくアドレスキユーをもうけ、該アドレスキユーに保
   持されているアドレスにより上記バツフアメモリのブロ
   ツクの内容を読出して主記憶装置に転送せしめようにし
   たことを特徴とするバツフアメモリ制御方式。