JPS61237150A - 入出力演算のデータ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、入出力処理用演算方式に係り、特に。

カウンタ／タイマによるパルス入力処理およびパルス出
力処理を行うシングルチップマイクロコンピュータのＩ
１０プロセッサ部とＣＰＵ部とのインターフェイスに好
適な制御方式に係る入出力処理演算方式に関するもので
ある。

〔発明の背景〕

ＣＰＵ部とＩ１０プロセッサ部とのインターフェイスに
おいて、特に、ＣＰＵ部からカウンタ／タイマのコンベ
ア・レジスタヘデータを書込むときに問題が生じる。

その問題とは、カウンタ／タイマのデータとコンベア・
レジスタのデータとを比較しているときに、コンベア・
レジスタのデータを書換えた場合、比較の結果が不正確
になり、出力パルスが誤動作することがある。それを解
消する公知例としては、たとえば、特開昭５４−５８１
１７号公報に記載されている。

その方法は、カウンタ／タイマのデータとコン４ア°レ
ジスタのデータとを比較してしするときしこ。

コン４ア°レジスタのデータを書換える場合、比較結果
を出力ラッチに保持しないことで対処している。

しかし、この方法では、場合によっては、工１０プロセ
ッサ部の動作が制約を受ける恐れがある。

〔発明の目的〕

本発明は、従来、配慮がなされていなかった工１０プロ
セッサ部の動作の制約をなくす、ＣＰＵ部とＩ１０プロ
セッサ部とのインターフェイス方式に係る入出力処理用
演算方式の提供を、その目的とするものである。

〔発明の概要〕

本発明に係る入出力処理用演算方式は、マイクロコンピ
ュータもしくはプロセッサと、これらと同一のマシン・
サイクル・クロック信号で動作するようにした入出力を
処理する装置とよりなる入出力処理用演算装置において
、マイクロコンピュータもしくはプロセッサと、入出力
を処理する装置とのデータの受け渡しに、重なりのない
２相クロック信号φ１．φ２を使用するようにしたもの
である。

さらに詳述すると、次のとおりである。

ＣＰＵ部、Ｉ１０プロセッサ部を、２相の重なりのない
クロック信号φ□、φ２によって動作させるようにする
ものである。すなわち、ＣＰＵ部とＩ１０プロセッサ部
とのインターフェイスとしては、ＣＰＵ部のデータをＩ
１０プロセッサ部のレジスタへ書込み、読出しを行う第
１のリード・ライトクロック信号ＣＫＩと、工１０プロ
セッサ部内でのデータを書込み、読出しを行う第２のリ
ード・ライトクロック信号ＣＫ２とに、異なる２相のク
ロック信号φ１．φ２を用いることにより、データの不
正確さを除去することができるものである０例えば、第
１のリード・ライトクロック信号ＣＫ１に第１のクロッ
ク信号φ１を使用し、また、第２のリード・ライト・ク
ロック信号ＣＫ２に第２のクロック信号φ２を使用する
ものである。

ＣＰＵ部によるデータの書込み、読出しタイミンクと、
Ｉ１０プロセッサ部内での書込み、読出しタイミングと
が重ならないようにして、ＣＰＵ部とＩ１０プロセッサ
部間のインターフェイスにおける、データ受渡しの際の
データの不確かさを取除くものである。

〔発明の実施例〕

本発明の実施例を、第１＠ないし第５図を参照して説明
する。

まず、第１図は、本発明の一実施例の実施に供せられる
シングルチップマイクロコンピュータの全体概略構成を
示したものであり、マイクロコンピュータ部２１０と、
入出力を処理する装置に係るＩ１０プロセッサ部２１２
より構成されるものである。

マイクロコンピュータ部２１０は、プロセッサに係る中
央演算処理部（ＣＰＵ）２００．データ・メモリ部（Ｒ
ＡＭ）２０１およびプログラム・メモリ部（ＲＯＭ）２
０２より構成される。また。

Ｉ１０プロセッサ部２１２は、入出力タスク・レジスタ
部２０５．タスク・デコーダ部２０６および入出力演算
部２０７から構成される。

マイクロコンピュータ部２１０とＩ１０プロセツザ部２
１２とのインターフェイスは、データ・バス２０３．ア
ドレスおよびクロック信号を含む、アドレスおよびコン
トロール・バス２０４によって行うものである。

そして、２０８は入力群、２０９は出力群である。

Ｉ１０プロセッサ部２１２の入出力タスク・レジスタ部
２０５は、入出力機能を命令データとして保持している
レジスタ群であり、マイクロコンピュータ部２１０より
データ・バス２０３を介して、入出力タスク・レジスタ
部２０５に機能命令データを書込むものである。

入出力タスク・レジスタ部２０５に書込まれた機能命令
データは、逐次、読出され、その機能命令に応じて、タ
スク・デコーダ部２０６を介して。

入出力演算部２０７を制御するものである。

タスク・デコーダ部２０６は、機能命令データと入力群
２０８の信号状態により、入出力演算部２０７を制御す
るための信号を発生する機能を有するものである。

入出力演算部２０７は、カウンタ／タイマのためのイン
クリメント、カウンタ／タイマのデータのキャプチャ・
レジスタへの転送、カウンタ／タイマのデータとコンベ
ア・レジスタのデータとの比較、および出力群２０９へ
の出力信号発生などを行うものである。

ここで、Ｉ１０プロセッサ部２１２の詳細なブロック構
成を示すものが第２図である。

入出力演算部２０７の演算部は、カウンタ／タイマ、キ
ャプチャ・レジスタおよびコンベア・レジスタとなるレ
ジスタ群１０５と、第１のソース・ラッチ１０６と、第
２のソース・ラッチ１０７と、入出力演算を行うＡＬＵ
１０８と、ディスティネーション・ラッチ１０９と、ラ
イト・データ・バッファ１１１と、リード・データ・バ
ッファ１１２とより構成されるものである。

そして、レジスタ群１０５の各タスクの命令によって、
指定されたレジスタがアクセスされ、入出力処理を行う
ものであり、ＡＬＵ　１０８は、インクリメント、比較
などを行うものである。

また、レジスタ群１ｏ５．第１のソース・ラッチ１０６
．第２のソース・ラッチ１０７．ＡＬＵ１ｏ８．ディス
ティネーション・ラッチ１０９゜ライト・データ・バッ
ファ１１１．およびリード・データ・バッファ１１２は
、それぞれ、第１の入出力用リード・バス１１６．第２
の入出力用リード・バス１１７．入出力用ライト・バス
１１８とともに、マイクロコンピュータ部２１０のデー
タ・バス２０３にインターフェイスされる入出力用イン
ターフェイス・バス１１９で接続されているものである
。

さらに、ライト・データ・バッファ１１１とリード・デ
ータ・バッファ１１２は、マイクロコンピュータ部２１
０からのライト・データおよびリード・データをレジス
タ群１０５のレジスタへ書込み、読出しを行うための両
バッファである。

出力ラッチ群１１０は、比較を行ったときの比較結果を
保持するラッチで、このラッチの出力が出力ピンに接続
され、出力群２０９に信号を出力するものである。

１３０は、ＣＰＵアドレス・デコーダで、レジスタ群１
０５への書込み、読出しを行うための中央演算処理部２
００からのアドレスをデコードするものである。このＣ
ＰＵアドレス・デコーダ１３０の入力１３１は、アドレ
スおよびコントロール・バス２０４に接続され、ＣＰＵ
アドレス制御信号１３５は、ＣＰＵアドレス・デコーダ
１３０の出力である６ 人出力タスク・レジスタ部２０５は、入出力タスク信号
発生回路１０１．タスク・アドレス・デコーダ回路１０
２．タスク・ライト・アドレス・デコーダ回路１５０お
よびタスク・レジスタ群１０３より構成されるものであ
る。

各種機器を制御するためには、多数の入出力処理タスク
を実行する必要がある。つまり、タスク・レジスタ群１
０３に多くの入出力処理タスクの命令が記憶されている
。

そのため、入出力タスク信号発生回路１０１よリタスク
番号を発生し、タスク・アドレス・デコーダ回路１０２
を介して、タスク・レジスタ群１０３よりタスク番号に
対応した入出力処理タスクの命令を読出し、実行するも
のである。

ここで、第３図は、工１０プロセッサ部のタスク命令の
フォーマット図である。

すなわち、前記各タスクの命令は、第３図に示すように
、入出力タスク番号、入出力指定、カウンタ／タイマの
レジスタ番号、キャプチャ／コンベアのレジスタ番号、
計数条件、キャプチャ／コンベアの条件、クロック入力
のピン番号、キャプチャ／リセット入力ピン番号、およ
び出力ピン番号のデータであり、入出力演算デコーダ群
１０４を介して、入出力演算部２０７の制御信号１１３
゜入出力ピン制御信号１１４．第１のリード・バス制御
信号１３２．第２のリード・バス制御信号１３３、およ
びライト・バス制御信号１３４を発生する。

１４０は、クロック発生回路であり、これは。

基準クロック信号φにより、２相の重りのないクロック
信号φ１．φ２を発生するものである。

次に、第４図の（イ）は、第２図のＩ１０プロセッサ部
２１２における入出力演算部２０７のタイミング図であ
り、（ロ）は、そのチャージの説明図である。

すなわち、入出力演算部２０７は、クロック発生回路１
４０によって発生する（ａ）で示す第１のクロック信号
φ１と（ｂ）で示す第２のクロック信号φ２の１重なり
のない２相クロック信号によって動作する。

まず、カウンタ／タイマの計数後に、コンベア・レジス
タのデータと比較するモードについて。

動作を説明する。

第４図の（ｃ）は、第１の入出力用リード・バス１１６
の状態を示すものである。

第１のクロック信号φ１（ａ）が“１”のときに、第１
の入出力用リード・バス１１６をプリチャージする。第
２のクロック信号φ２（ｂ）が１”になると、カウンタ
／タイマのデータに従って、第１の入出力用リード・バ
ス１１６はディスチャージが始まり、第２のクロック信
号φ、（ｂ）が“１”の期間に、上記のデータが確立す
る（黒点で示す。

）、１の入出力用リード・バス１１６上のデータは、第
２のクロック信号φ２（ｂ）が“１ｎの期間中に、第１
のソース・ラッチ１０６にラッチされる。

Ｃｄ）に第１のソース・ラッチ１０６の状態を示してい
る。

すなわち、破線の時点で、第１のソース・ラッチ１０６
に前記カウンタ／タイマのデータがラッチされる。この
第１のソース・ラッチ１０６にラッチされたデータは、
第２のクロック信号φ２（ｂ）が“１”の期間にプリチ
ャージされたＡＬＵ１０８の、第２図に示したＡ端子に
入力される。

この状態を示すのが（ｅ）の黒点表示である。

一方、ＡＬＵ１０８のＢ端子に入力されるデータは全て
０で、ＡＬＵ１０８は、カウンタ／タイマに必要な計数
動作を、入出力演算デコーダ群１０４の信号に従って行
うものである。つまり、カウンタ／タイマをインクリメ
ントする。

ＡＬＵ１０８によってインクリメントされたデータは、
ディスティネーション・ラッチ１０９へ入力され、第１
のクロック信号φ、（ａ）が“１”の期間中に、ディス
ティネーション・ラッチ１０９にデータがラッチされる
。そのディスティネーション・ラッチの状態を示したの
が（ｆ）である。

次に、ディスティネーション・ラッチ１０９の出力は、
第１のクロック信号φ１（ａ）が“１”の期間中に、プ
リチャージされる入出力用ライト・バス１１８と第１の
入出力用リード・バス１１６に入力されるもので、（ｇ
）と（ｃ）とにそれらの状態を示して−いる。

つまり、第２のクロック信号φ２（ｂ）が“１”の期間
中に、ディスティネーション・ラッチ１０９の（ｄ）に
示すデータに従って、第１の入出力用リード・バス１１
６と入出力用ライト・バス１１８をディスチャージし、
それぞれのバス上にデータが確立される。第１の入出力
用リード・バス１１６上のデータは第１のソース・ラッ
チ１０６とカウンタ／タイマに指定したレジスタ群１０
５のレジスタに書込まれる。この状態を示すものが、図
示の（ｈ）である。

つまり、第１のソース・ラッチ１０６は比較するための
該データを書込み、レジスタ群１０５のレジスタを、カ
ウンタ／タイマとするため読出したレジスタに該データ
を書込むものである。なお（ｉ）については後述する。

一方、比較の基準となる基準データは第２の入出力用リ
ード・バス１１７を介して、第２のソース・ラッチ１０
７に書込まれる。その動作を、第４図（イ）の（ｊ）、
（ｋ）によって説明する。

（ａ）に示す第１のクロック信号φ、が′１″の期間中
に、第２の入出力用リード・バス１１７をプリチャージ
する。（ｂ）に示す次の第２のクロック信号φ２が１”
の期間中に、基準データを保持しているレジスタ群１０
５のコンベア・レジスタのデータに従ってディスチャー
ジされ、第２の入出力用リード・バス１１７上に基準デ
ータが確立される。

第２の入出力用リード・バス１１７のデータは、（ｂ）
に示す第２のクロック信号φ２が１”の期間中に、第２
のソース・ラッチ１０７に書込まれる。

第１のソース・ランチ１０６の出力と第２のソース・ラ
ッチ１０７の出力とは、それぞれ、ＡＬＵ１０８のＡ端
子、Ｂ端子に入力され、比較動作が、（ａ）に示す第１
のクロック信号φ１が“１”の期間中に終了すると同時
に、その比較結果は、出力ラッチ群１１０の指定された
ラッチに保持される。

この状態を示すものが、図の（Ω）である。

次に、カウンタ／タイマのデータをキャプチャ・レジス
タへ転送する動作を説明する。

カウンタ／タイマの動作は、比較する場合と同様な動作
である。

カウンタ／タイマのデータをキャプチャ・レジスタへ転
送するためには、カウンタ／タイマの計数されたデータ
が保持されているディスティネーション・ラッチ１０９
によって、第１の入出力用リード・バス１１６を介し、
レジスタ群１０５の指定されたキャプチャ・レジスタに
計数されたデータを書込むことによって行うものである
。

第１の入出力用リード・バス１１６上に、（ｂ）に示す
第２のクロック信号φ２が“１”の期間中に、ディステ
ィネーション・ラッチ１０９の出力に従って、データを
確立させ、第１のソース・ラッチ１０６に、そのデータ
を書込むものである。

書込まれたデータは、ＡＬＵ１０８のＡ端子に入力され
、Ａ端子に入力されたデータと同じデータをディスティ
ネーション・ラッチ１０９に書込むものである。

次に、（ａ）に示す第１のクロック信号φ１が“１”の
期間中にプリチャージされた入出力用ライト・バス１１
８上に、（ｂ）に示す第２のクロック信号φ２が“１″
の期間中にディスチャージされて、ディスティネーショ
ン・ラッチ１０９のデータを確立させる。入出カライド
・バス１１８上のデータは、レジスタ群１０５の指定さ
れたキャプチャ・レジスタに書込まれる。この状態を示
すものが、図の（ｉ）である。

以上のごとく、Ｉ１０プロセッサ部２１２は、第１のク
ロック信号φ、と第２のクロック信号φ２とで動作する
。一方、マイクロコンピュータ部２１０も、第１のクロ
ック信号φ１と第２のクロック信号φ２で動作する。

そのため、マイクロコンピュータ部２１０から１１０プ
ロセッサ部２１２ヘデータを書込む場合などに、レジス
タ競合が生じることがある。

Ｉ１０プロセッサ部２１２のレジスタ群１０５、のある
レジスタが動作中に、マイクロコンピュータ部２１０か
らデータを、そのレジスタを書込もうとした場合、レジ
スタのデータが不確かになり、入出力処理に誤動作が生
じる。

第５図は、マイクロコンピュータ部２１０からデータを
Ｉ１０プロセッサ部２１２のレジスタへ書込むときと、
工／○プロセッサ部２１２のレジスタのデータをマイク
ロコンピュータ部２１０が読出すときとの詳細なタイミ
ングを示すものである。

ここで、Ｉ１０プロセッサ部２１２の内部バス（第１の
入出力用リード・バス１１６．第２のリード・バス１１
７．入出力用ライト・バス１１８）は、第１のクロック
信号φ１が“１”の期間中はプリチャージ状態で、第２
のクロック信号φ２が“１”の期間中にディスチャージ
され、レジスタ群１０５のレジスタのデータが各バスに
確立される。そのため、レジスタ群１０５のデータが不
確かな期間は、このディスチャージ期間である。

このため、マイクロコンピュータ部２１０がデータを操
作する期間は、プリチャージ状態である第１のクロック
信号φ□が“１”の期間としたものである。

第２のクロック信号φ２の立下りから次の立下りまでを
１マシン・サイクルとする。

（ｒ）に示す信号は、アドレス信号で、２マシン・サイ
クルの間、データが確立している（少し遅らせて図示し
である。）、また、（ｓ）に示す信号は、ライト・スト
ローブ信号（“Ｏ”でイネーブル）、（１）に示す信号
は、リード・ストローブ信号（“Ｏ”でイネーブル）で
、１マシン・サイクルの間、データが確立しく少し遅ら
せて図示してある、）、データは（ｕ）に示す信号で１
マシン・サイクルの終りで確立するものとする。

マイクロコンピュータ部２１０からレジスタ群１０５の
レジスタヘデータを書込む場合は、次のようなタイミン
グとなる。

すなわち、マイクロコンピュータ部２１０は。

第２のクロック信号φ２の立下りで、Ｉ１０プロセッサ
部２１２のレジスタ群１０５に対して、データを書込む
べきレジスタのアドレス信号が発生され、次に、ライト
・ストローブ信号が“０”になると同時に、データ・バ
ス２０３上に、書込むべきデータを確立させる。この状
態を示すものが（ｖ）である、そのデータは、ライト・
データ・バッファ１１１に保持される。

その状態を（Ｗ）に示し、破線で示す時点でデータがラ
ッチされる。

また、アドレス信号は、ＣＰＵアドレス・デコーダ１３
０のラッチに保持され、デコードされる。

その状態を（ｕ）に示している。

一方、入出力用インターフェイス・バス１１９は、第２
のクロック信号φ２が“１”の期間中にプリチャージさ
れ、第１のクロック信号φ□が“１”の期間中に、ライ
ト・データ・バッファ１１１に保持されている書込むべ
きデータに従ってディスチャージされる。

入出力用インターフェイス・バス１１９がディスチャー
ジされている間に、バス上には、書込むべきデータが確
立し、そのデータをレジスタ群１０５のレジスタに書込
むものである。この状態を示すものが、（ｘ）、（ｚ）
である。

次に、マイクロコンピュータ部２１０がレジスタ群１０
５のレジスタのデータを読出す場合は、次のようなタイ
ミングとなる。

書込む場合と同様に、マイクロコンピュータ部２１０は
、第２のクロック信号φ２の立下りで、Ｉ１０プロセッ
サ部２１２のレジスタ群に対して。

データを読出すべきレジスタのアドレス信号が発生され
、次に、リード・ストローブ信号が“Ｏ”にする、また
、アドレス信号は、ＣＰＵアドレス・デコーダ１３０に
よって、書込み動作とは異なり、ラッチに保持せずにデ
コードされる・その状態を（ｕ）に示している。

一方、入出力用インターフェイス・バス１１９は・第２
のクロック信号φ２が′″１”の期間中にプリチャージ
されている。そこで、レジスタ群１０５の読出すべきレ
ジスタのデータに従って。

第１のクロック信号φ１が“１″の期間中にディスチャ
ージされ、読出すべきデータを入出力用インターフェイ
ス・バス１１９上に確立させる。確立されたデータは第
１のクロック信号φ、が１”の期間中に、リード・デー
タ・バッファ１１２に保持され、そのデータをデータ・
バス２０３上に確立させる。この状態を示すのが（ｙ）
である。

本実施例、９４によれば、いつ、何ん時にでも、マイク
ロコンピュータ部がデータの書込み、読出しを自由に行
うことができ、さらに、レジスタ競合が起きないのでＩ
１０プロセッサ部の動作に制約を受けないという効果が
ある。

〔発明の効果〕

本発明によるときは、従来技術に係るものにおいては配
慮されていなかったＩ１０プロセッサ部の動作の制約を
なくすようにした、中央演算処理部（ＣＰ　Ｕ）とＩ１
０プロセッサ部とのインターフェイス方式に係る入出力
処理用演算方式を提供することができるものであり、す
ぐれた実用的効果を所期しうる発明ということができる
。

【図面の簡単な説明】

第１図は、本発明の一実施例の実施に供せられるシング
ルチップマイクロコンピュータの全体概略構成図、第２
図は、そのＩ１０プロセッサ部のブロック図、第３図は
、その工／○プロセッサ部つタスク命令のフォーマット
図、第４図は、同工１０プロセッサ部の動作タイミング
図、第５図は、そのマイクロコンピュータ部とＩ１０プ
ロセッサ部とのインターフェイスの動作タイミング図で
ある。

Claims (1)

1. 【特許請求の範囲】 １、マイクロコンピュータもしくはプロセッサと、これ
   らと同一のマシン・サイクル・クロック信号で動作する
   ようにした入出力を処理する装置とよりなる入出力処理
   用演算装置において、マイクロコンピュータもしくはプ
   ロセッサと、入出力を処理する装置とのデータの受け渡
   しに、重なりのない２相クロック信号φ＿１、φ＿２を
   使用するようにしたことを特徴とする入出力処理用演算
   方式。 ２、特許請求の範囲第１項記載のものにおいて、入出力
   処理用演算装置のリード・バスおよびライト・バスのプ
   リチャージ期間を同一クロック信号で行うようにしたも
   のである入出力処理用演算方式。 ３、特許請求の範囲第２項記載のものにおいて、プリチ
   ャージ期間に、マイクロコンピュータもしくはプロセッ
   サのデータ書込みおよび読出しを行うようにしたもので
   ある入出力処理用演算方式。