JP2012094934A - パルス幅変調装置 - Google Patents

Abstract

【課題】 パルス幅設定の精度と変調信号の周波数の高低のバランスを再度或いはダイナミックに調整することの可能なパルス幅変調装置を提供する。
【解決手段】 クロック信号のパルス数を計数するカウンタ１１と、変調信号の周波数を決定するための第１ディジタル値D1を設定する第１ディジタル値設定部１７と、変調信号のパルス幅を決定するための第２ディジタル値D2を設定する第２ディジタル値設定部と、カウンタ１１の計数値と第２ディジタル値D2の大小を比較し、当該大小関係に応じた２値の信号を出力する比較回路１３と、を有する。カウンタ１１がアップカウンタである場合、計数値が第１ディジタル値D1に基づいて決定された最大値に達した後、クロック信号が入力されると、その計数値を最大値より小さい初期値に変更して再び計数を行う。
【選択図】 図１

Description

本発明は、パルス幅変調装置に関する。

パルス幅変調装置の出力信号は、ＬＥＤドライバのＯＮ／ＯＦＦ制御や、電圧レギュレータの出力電圧制御等の用途に利用される。

例えば、ＬＥＤドライバへの入力信号が「Ｈ」の時にＬＥＤが点灯し、「Ｌ」の時にＬＥＤが消灯するとした場合、パルス幅を変化させて「Ｈ」の期間を変えることにより、ＬＥＤの見かけ上の照度が調整される。

また、パルス幅変調装置からの出力信号をローパスフィルタを通して直流化し、電圧レギュレータの参照電圧に入力することで、同レギュレータの出力電圧が調整される。この出力電圧は、例えば電子機器の電源電圧として利用される。

このようなパルス幅変調装置は、カウンタと比較器の組合せにより構成されることが従来知られている（例えば特許文献１，２参照）。

特開平５−２２７０３３号公報 特開２０１０−１２４４５４号公報

カウンタと比較器により構成されるパルス幅変調装置では、パルス幅の設定精度を向上させた場合、生成された変調信号の周波数は、より低い側に遷移する。他方、生成された信号の周波数を十分な高さに維持するためには、パルス幅設定の精度を粗くしたり、基本クロックの周波数を上げる等の対策が必要となる。

しかし、基本クロックの周波数を上げるためにはＰＬＬ等の回路が別途必要となり、製造コストの増加や装置規模の拡大につながることから好ましくない。つまり、基本クロックの周波数を上げない場合、パルス幅の設定精度を高くすることと変調信号の周波数を高くすることとは、互いに相反する事象となる。

この点につき、変調信号の利用態様から検討する。上述した、ＬＥＤの調光や電源電圧の設定に変調信号が利用される場合、パルス幅の設定精度が高いほど好ましいことは自明である。他方、周波数に関しては、前者の例（ＬＥＤ調光）では極端に周波数が低いとＬＥＤの明滅がチラツキとして視認されてしまう。また、後者の例（電源電圧設定）では、周波数が低いと直流化するためのローパスフィルタが大きくなってしまう。よって、いずれの場合においても周波数は高い方が望ましいことが分かる。

従って、変調信号の利用用途から検討すると、パルス幅の設定精度、変調信号の周波数共に、高い値が確保されることが要求される。ところが、上述したように、実装上の制約としてこれらは相互に相反する。このため、大抵の場合は、パルス幅設定の精度とパルス幅変調信号の周波数は、両者のバランスを考慮して決定される。

しかしながら、一旦決定した精度と周波数のバランスは、再度或いはダイナミックに調整するのは困難である。従来、基本クロックの加工までには至らないものの、数通りの基本クロックから最適なクロックを選択して、精度と周波数の両立を試みた例は存在する（上記特許文献１参照）。

本発明は、パルス幅設定の精度と変調信号の周波数の高低のバランスを再度或いはダイナミックに調整することの可能なパルス幅変調装置を提供することを目的とする。

本発明は、入力されるクロック信号のパルス幅と周波数を変更した変調信号を形成して出力するパルス幅変調装置であって、
前記クロック信号のパルス数を計数するカウンタと、
前記変調信号の周波数を決定するための第１ディジタル値を設定する第１ディジタル値設定部と、
前記変調信号のパルス幅を決定するための第２ディジタル値を設定する第２ディジタル値設定部と、
前記カウンタの計数値と前記第２ディジタル値の大小を比較し、当該大小関係に応じた２値の信号を出力する比較回路と、を有し、
前記カウンタがアップカウンタである場合には、計数値が前記第１ディジタル値に基づいて決定された最大値に達した後、前記クロック信号が入力されると、その計数値を前記最大値より小さい初期値に変更して再び計数を行い、
前記カウンタがダウンカウンタである場合には、計数値が前記第１ディジタル値に基づいて決定された最小値に達した後、前記クロック信号が入力されると、その計数値を前記最小値より大きい初期値に変更して再び計数を行う構成であり、
前記変調信号は、前記比較回路から出力される前記２値の信号そのもの又は前記２値の信号に対して信号処理が施されてなる信号であることを特徴とする。

本装置が備えるカウンタがアップカウンタである場合、入力されるクロック信号のパルス数を計数するに際し、初期値から１ずつカウントアップされていき、第１ディジタル値に基づいて決定された最大値に達すると、再び初期値に復帰し、以下このような動作を繰り返す。また、ダウンカウンタである場合には、初期値から１ずつカウントダウンされていき、第１ディジタル値に基づいて決定された最小値に達すると、再び初期値に復帰し、以下このような動作を繰り返す。

ここで、比較回路は、第２ディジタル値とカウンタの計数値の大小を比較して、当該大小関係に応じた２値の信号を出力する構成である。

カウンタがアップカウンタである場合において、第２ディジタル値をカウンタの初期値と最大値の間の値に設定しておけば、カウンタの計数値が第２ディジタル値を超えるか若しくは等しい値になった時点で比較回路の出力信号のレベルが反転する。そして、比較回路はその後出力信号のレベルを維持するが、カウンタの計数値が第１ディジタル値に基づいて決定された最大値に達した後、更にクロック信号が入力されて再び初期値に復帰すると、計数値と第２ディジタル値の大小関係が反転するため、再び比較回路の出力信号のレベルが反転する。

つまり、第１ディジタル値を変化させることで、比較回路の出力信号の周波数を調整することができ、第２ディジタル値を変化させることで、比較回路の出力信号のパルス幅を調整することができる。

従って、本発明の構成によれば、これら第１ディジタル値及び第２ディジタル値を適宜調整することで、変調信号の周波数とパルス幅設定の精度を簡易且つダイナミックに調整することが可能となる。

また、本発明は、上記の構成に加えて、前記第１ディジタル値を一時的に保持するための第１レジスタを有し、
前記カウンタは、前記第１レジスタに保持された前記第１ディジタル値に基づいて前記最大値又は前記最小値を決定する構成であり、
前記第１レジスタは、前記カウンタの計数値が特定の値に達すると、前記第１ディジタル値設定部より前記第１ディジタル値を読み出して、保持値を更新する構成であることを別の特徴とする。

この構成によれば、第１ディジタル値設定部においてどのようなタイミングで第１ディジタル値の変更を行っても、所定のタイミングでカウンタの最大値（アップカウンタの場合）又は最小値（ダウンカウンタの場合）が決定される。このため、例えばアップカウンタにおいて、ある時点で第１ディジタル値が変更された結果、当該時点における計数値よりも小さい値で最大値が設定されてしまうという事態を回避することができる。

また、本発明は、上記の構成に加えて、前記第２ディジタル値を一時的に保持するための第２レジスタを有し、
前記比較回路は、前記第２レジスタに保持された前記第２ディジタル値と前記カウンタの計数値の大小を比較する構成であり、
前記第２レジスタは、前記カウンタの計数値が特定の値に達すると、前記第２ディジタル値設定部より前記第２ディジタル値を読み出して、保持値を更新する構成であることを別の特徴とする。

この構成によれば、第２ディジタル値設定部においてどのようなタイミングで第２ディジタル値の変更を行っても、比較回路の比較基準値としての設定は、所定のタイミングで行われる。このため、例えばアップカウンタにおいて、ある時点で第２ディジタル値が変更された結果、既に比較回路において出力が反転していたにもかかわらず、大小関係が反転した結果、計数値が初期値に復帰するまでに再び出力が反転し、短いパルス幅の出力信号が生成されてしまうという事態を回避することができる。

また、本発明は、上記の構成に加えて、前記特定の値が前記初期値であることを別の特徴とする。

また、本発明は、上記の構成に加えて、前記比較回路から出力される前記２値の信号を成形し、クロック信号に同期させるためのＤＦＦ（Ｄ−フリップフロップ）を備えることを別の特徴とする。

本発明の構成によれば、変調信号の周波数とパルス幅設定の精度を簡易且つダイナミックに調整することが可能なパルス幅変調装置が実現される。

第１実施形態のパルス幅変調装置の概念的ブロック図 第１実施形態のパルス幅変調装置における各信号のタイミング図の一例 第１実施形態のパルス幅変調装置における各信号のタイミング図の別の一例 第２実施形態のパルス幅変調装置の概念的ブロック図 第２実施形態のパルス幅変調装置における各信号のタイミング図の一例 第２実施形態の比較例として構成したパルス幅変調装置の各信号のタイミング図の一例 第２実施形態の比較例として構成したパルス幅変調装置の各信号のタイミング図の一例

［第１実施形態］
本発明のパルス幅変調装置の第１実施形態について説明する。図１は、本装置の構成を模式的に示すブロック図である。

図１に示すように、パルス幅変調装置１は、クロック信号入力端子３（以下、適宜「入力端子３」と記載）から入力されるクロック信号のパルス幅を変調し、変調信号出力端子５（以下、適宜「出力端子５」と記載）より変調信号を出力する。同装置１は、Ｎ進カウンタ１１，比較回路１３，ＤＦＦ（Ｄ−フリップフロップ）１５，第１ディジタル値設定部１７，及び第２ディジタル値設定部１９を備えている。

Ｎ進カウンタ１１は、入力されるクロック信号をカウント（計数）する。本実施形態において、Ｎ進カウンタ１１はアップカウンタで構成されており、クロック信号が１回入力されると１だけ計数値を増加させる。計数値を０から順次（Ｎ−１）まで１ずつカウントアップしていき、（Ｎ−１）をカウントした後にクロック信号が入力されると、再び計数値を０に戻す。以下これを繰り返す。なお、「Ｎ進カウンタ」という名称は、この構成によってＮ進数によって計数値を表記するに等しくなることから付した名称であり、特別なカウンタで構成されているわけではない。アップカウンタであれば、初期値（ここでは０）から最大値（ここではＮ−１）までの間の値で繰り返し計数する構成であれば良い。

第１ディジタル値設定部１７は、Ｎ進カウンタ１１でカウントする計数値の最大値（Ｎ−１）を決定する。以下では、第１ディジタル値設定部１７で設定される数値を「第１ディジタル値D1」と呼ぶ。

本実施形態では、第１ディジタル値設定部において、第１ディジタル値D1として上記Ｎの値が設定される。つまり、D1＝６４と設定されている場合、Ｎ進カウンタ１１は、０から６３（＝６４−１）までのカウントを繰り返し行う。ここでは、Ｎ進カウンタ１１の初期値を０とした。

比較回路１３は、Ｎ進カウンタ１１の計数値と第２ディジタル値設定部１９で設定された値を比較する。計数値をVcount、第２ディジタル値設定部１９における設定値（第２ディジタル値）をD2とすると、比較回路１３は、Vcount＜D2のときに「１」を出力し、それ以外の場合には「０」を出力する構成である。

ＤＦＦ１５は、比較回路１３からの出力信号とクロック信号が入力される構成であり、比較回路１３の出力波形を成形し、クロック信号に同期させる作用を有する。本実施形態のパルス幅変調装置１にはこのＤＦＦ１５を備える構成としたが、本発明の機能を実現するために不可欠な要素というわけではない。

図２は、第１実施形態のパルス幅変調装置における各信号のタイミング図の一例である。ここでは、一例として、第１ディジタル値設定部１７においてD1＝６４，第２ディジタル値設定部１９においてD2＝１２と夫々設定されているものとした。

計数値Vcount＝０のとき、比較回路１３は「１」をＤＦＦ１５に出力する。ＤＦＦ１５は、その後に入力されるクロック信号の最初の立ち上がりタイミングで、この出力信号を出力端子５に出力する。

Ｎ進カウンタ１１は、クロック信号が入力されるたび、計数値Vcountを上昇させる。比較回路１３は、Vcountが第２ディジタル値D2（＝１２）より小さい期間、つまり、Vcountが１１以下を示す期間にわたって引き続き「１」を出力する。ＤＦＦ１５は、比較回路１３から「１」が入力されている間は、その後に入力されるクロック信号の最初の立ち上がりタイミングで「１」を出力端子５に出力する。

Ｎ進カウンタ１１がVcount＝１２を計数すると、比較回路１３は、出力値を「１」から「０」に変化させる。なお、実際には、比較回路１３の出力信号が「１」から「０」に変化するタイミングは、Ｎ進カウンタ１１や比較回路１３の演算処理能力等によって左右されるため、図２では一定の幅を持たせて図示している。ＤＦＦ１５は、比較回路１３から「０」が入力されると、その後のに入力されるクロック信号の最初の立ち上がりタイミングで「０」を出力端子５に出力する。

その後も、Ｎ進カウンタ１１は、クロック信号が入力されるたび計数値Vcountを上昇させる。Vcount＝６３となるまでの間は、Vcountの値は増加する一方であるため、比較回路１３は引き続き「０」を出力し、ＤＦＦ１５も「０」を出力する。

Ｎ進カウンタ１１は、計数値Vcount＝６３を示した状態で、クロック信号が入力されると、上述したようにVcountを０に戻す。Vcount＝０になると、比較回路１３はVcountがD2より小さくなったことを検知して、出力信号を「０」から「１」に変化させる。なお、「１」から「０」に変化する場合と同様の理由により、図２では、比較回路１３の出力信号が「０」から「１」に変化するタイミングに一定の幅を持たせている。ＤＦＦ１５は、比較回路１３から「１」が入力されると、その後のに入力されるクロック信号の最初の立ち上がりタイミングで「１」を出力端子５に出力する。その後は、同様の動作が繰り返される。

このとき、出力端子３から得られる変調信号は、１２クロック数に相当する時間にわたって「１」（Ｈレベル）を示し、５２クロック数に相当する時間にわたって「０」（Ｌレベル）を示す。よって、上記設定によれば、入力端子３から入力されるクロック信号の１／６４の周波数によって、Ｈ：Ｌ＝１２：５２、デューティ比１２／６４の変調信号が生成される。

図３は、第１実施形態のパルス幅変調装置における各信号のタイミング図の別の一例である。ここでは、D1＝１６，D2＝１０と設定されているものとした。

この場合、図２の場合と同様に、計数値Vcount＝０のとき、比較回路１３は「１」をＤＦＦ１５に出力し、ＤＦＦ１５は、その後に入力されるクロック信号の最初の立ち上がりタイミングで、この出力信号「１」を出力端子５に出力する。

Ｎ進カウンタ１１は、クロック信号が入力されるたび、計数値Vcountを上昇させる。そして、Ｎ進カウンタ１１が計数値Vcount＝９となるまでの間、比較回路１３は引き続き「１」を出力し、ＤＦＦ１５も、比較回路１３から「１」が入力されている間は、その後に入力されるクロック信号の最初の立ち上がりタイミングで「１」を出力端子５に出力する。

そして、Ｎ進カウンタ１１がVcount＝１０を計数すると、比較回路１３は「０」を出力する。ＤＦＦ１５は、比較回路１３から「０」が入力されると、その後に入力されるクロック信号の最初の立ち上がりタイミングで「０」を出力端子５に出力する。

その後、Vcount＝１５となるまでの間は、Vcountの値は増加する一方であるため、比較回路１３は引き続き「０」を出力し、ＤＦＦ１５も「０」を出力する。そして、Ｎ進カウンタ１１は、計数値Vcount＝１５を示した状態でクロック信号が入力されると、Vcountを０に戻し、比較回路１３は、VcountがD2より小さいことを検知して、出力信号を「１」に変化させる。ＤＦＦ１５は、比較回路１３から「１」が入力されると、その後のに入力されるクロック信号の最初の立ち上がりタイミングで「１」を出力端子５に出力する。その後は、同様の動作が繰り返される。

図３の場合、出力端子３から得られる変調信号は、１０クロック数に相当する時間にわたって「１」（Ｈレベル）を示し、６クロック数に相当する時間にわたって「０」（Ｌレベル）を示す。よって、上記設定によれば、入力端子３から入力されるクロック信号の１／１６の周波数によって、Ｈ：Ｌ＝１０：６、デューティ比１０／１６の変調信号が生成される。

以上を踏まえると、本実施形態のパルス幅変調装置１によれば、第１ディジタル値D1、第２ディジタル値D2によって、変調信号の周波数をクロック信号の１／D1に、ＨレベルとＬレベルのパルス幅の比率をD2：（D1-D2）に、デューティ比をD2／D1に調整できることが分かる。なお、D2＝０とすれば変調信号として常時「０」出力の信号が得られ、D2＝D1とすれば変調信号として常時「１」出力の信号が得られる。

図２の例によれば、第１ディジタル値設定部１７によって、第１ディジタル値D1＝６４とすれば、変調信号の周波数は１／６４と低くなるが、その分解能（パルス幅設定精度）は６４と高くなる。また、図３の例によれば、第１ディジタル値設定部１７によって、第１ディジタル値D1＝１６とすれば、図２の場合と比較して変調信号の周波数は１／１６と高くなるが、その分解能は１６と低くなる。

つまり、変調信号の周波数を高くすることを優先したければ、第１ディジタル値設定部１７において第１ディジタル値D1を小さい値に設定すれば良く、分解能（パルス幅設定精度）を高くすることを優先したければ、第１ディジタル値D1を大きい値に設定すれば良い。なお、このように、第１ディジタル値D1を変化させても、第２ディジタル値設定部１９によって第２ディジタル値D2を調整することで、所望のデューティ比の変調信号を生成することが可能である。

［第２実施形態］
本発明のパルス幅変調装置の第２実施形態について説明する。図４は、本装置の構成を模式的に示すブロック図である。

図４に示す本実施形態のパルス幅変調装置１Ａは、第１実施形態のパルス幅変調装置１と比較して、第１レジスタ２１及び第２レジスタ２３を更に備える点が異なる。なお、それ以外の構成要素については第１実施形態と共通である。

第１レジスタ２１は、第１ディジタル値設定部１７で設定された第１ディジタル値D1を一時的に保持する。そして、Ｎ進カウンタ１１よりレジスタ更新要求信号Srldが与えられると、第１レジスタ２１は、第１ディジタル値設定部１７に第１ディジタル値D1を読みに行き、その保持データを更新する。

第２レジスタ２３は、第２ディジタル値設定部１９で設定された第２ディジタル値D2を一時的に保持する。そして、Ｎ進カウンタ１１よりレジスタ更新要求信号Srldが与えられると、第２レジスタ２３は、第２ディジタル値設定部１９に第２ディジタル値D2を読みに行き、その保持データを更新する。

Ｎ進カウンタ１１は、第１ディジタル値D1に基づいてカウントする計数値の最大値（Ｎ−１）が決定される点について、第１実施形態と同様である。ただし、第１実施形態と異なり、第１レジスタ２１で保持されている第１ディジタル値D1に基づいて前記最大値を決定する。そして、計数値が最大値（Ｎ−１）に到達した時点で、Ｎ進カウンタはレジスタ更新要求信号Srldを第１レジスタ２１及び第２レジスタ２３に出力する。

また、比較回路１３は、Ｎ進カウンタ１１の計数値Vcountと第２ディジタル値D2を比較する点について、第１実施形態と同様である。ただし、第１実施形態と異なり、第２レジスタ２３で保持されている第２ディジタル値D2と、Ｎ進カウンタ１１の計数値Vcountとの比較を行う。

図５は、本実施形態のパルス幅変調装置における各信号のタイミング図の一例である。ここでは、D1，D2の値に関し、まずD1＝６４，D2＝１２に設定された後に、D1＝１６，D2＝１０に変更された場合におけるタイミング図を示している。

第１レジスタ２１は、Ｎ進カウンタ１１からのレジスタ更新要求信号Srldを受けて、第１ディジタル値設定部１７より第１ディジタル値D1を読み出して保持する。同様に、第２レジスタ２３は、レジスタ更新要求信号Srldを受けて第２ディジタル値設定部２３より第２ディジタル値D2を読み出して保持する。本実施形態では、Ｎ進カウンタ１１の計数値が最大値（Ｎ−１）に到達した時点でレジスタ更新要求信号Srldが与えられるとしたため、各レジスタは、それから１クロック経過後、すなわち計数値が初期値の０に復帰したタイミングで、保持するディジタル値を更新する。

なお、各レジスタ２１，２３によって読み出された後は、次に再び読み出されるまでの間、第１ディジタル値設定部２３，第２ディジタル値設定部１９の設定値はどのような値であっても構わない。

第１実施形態と同様、Ｎ進カウンタ１１は、クロック信号が入力されるたび計数値Vcountを上昇させる。比較回路１３は、計数値Vcountと第２レジスタ２３に保持された第２ディジタル値D2の大小を比較し、Vcount＜D2の間は「１」を出力する。ここでは、まずD2＝１２と設定されているため、比較回路１３は、Vcountが１１以下を示す間は「１」を出力し、Vcount＝１２を計数すると出力を「０」に変化させる。

そして、その後クロック信号が入力されるたび、Vcountの値は増加する一方であるため、比較回路１３は引き続き「０」を出力する。

Ｎ進カウンタ１１は、第１レジスタ２１に保持されている第１ディジタル値D1より、計数値の最大値を認識する。ここでは、第１レジスタ２１にD1＝６４と保持されているため、Ｎ進カウンタ１１は、０から６３（＝６４−１）までのカウントを繰り返し行う。

Ｎ進カウンタ１１は、計数値が最大値（ここでは６３）に達すると、第１レジスタ２１及び第２レジスタ２３に対してレジスタ更新要求信号Srldを出力する。

そして、次のクロック信号がＮ進カウンタ１１に入力されると、第１実施形態と同様に、計数値Vcountが０に復帰する。また、第１レジスタ２１は、レジスタ更新要求信号Srldの入力を受け付けた次のタイミングでクロック信号が入力されると、第１ディジタル値設定部１７より第１ディジタル値D1を読み出し、保持されている値の更新を行う。同様に、第２レジスタ２３も、同じタイミングで第２ディジタル値設定部１９より第２ディジタル値D2を読み出し、保持されている値の更新を行う。

ここでは、この時点において、第１ディジタル値設定部１７においてD1＝１６，第２ディジタル値設定部１９においてD2＝１０が設定されている。よって、第１レジスタ２１にはD1＝１６，第２レジスタ２３にはD2＝１０が夫々保持される。

Ｎ進カウンタのVcountが０になると、比較回路１３は、Vcount＜D2より出力信号を「１」に変化させる。その後、Ｎ進カウンタ１１は、クロック信号が入力されるたび、計数値Vcountを上昇させる。比較回路１３は、計数値Vcountと第２レジスタ２３に保持された第２ディジタル値D2の大小を比較し、Vcount＜D2の間は「１」を出力する。現時点では、D2＝１０と設定されているため、比較回路１３は、Vcountが９以下を示す間は「１」を出力し、Vcount＝１０を計数すると出力を「０」に変化させる。

そして、先ほどと同様に、その後クロック信号が入力されるたびVcountの値は増加する一方であるため、比較回路１３は引き続き「０」を出力する。

Ｎ進カウンタ１１は、第１レジスタ２１に保持されている第１ディジタル値D1より、計数値の最大値を認識する。現時点では、第１レジスタ２１にD1＝１６と保持されているため、Ｎ進カウンタ１１は、０から１５（＝１６−１）までのカウントを繰り返し行うこととなる。

そして、Ｎ進カウンタ１１は、先ほどと同様に、計数値が最大値（ここでは１５）に達すると、第１レジスタ２１及び第２レジスタ２３に対してレジスタ更新要求信号Srldを出力する。

そして、次のクロック信号がＮ進カウンタ１１に入力されると、計数値Vcountが０に復帰する。第１レジスタ２１は、レジスタ更新要求信号Srldの入力を受け付けた次のタイミングでクロック信号が入力されると、第１ディジタル値設定部１７より第１ディジタル値D1を読み出し、保持されている値の更新を行う。第２レジスタ２３も、同じタイミングで第２ディジタル値設定部１９より第１ディジタル値D2を読み出し、保持されている値の更新を行う。ここでは、先ほどと同じ値が第１ディジタル値設定部１７及び第２ディジタル値設定部１９において設定されているものとしたため、引き続き、第１レジスタ２１ではD1＝１６，第２レジスタ２３ではD2＝１０が保持される。

以下同様に、Vcountの値に応じて比較回路１３の出力信号が「０」と「１」の間で変化する。なお、ＤＦＦ１５の機能は第１実施形態と同様である。

本実施形態によれば、Ｎ進カウンタ１１がレジスタ更新要求信号Srldを送信するタイミングに応じて、第１レジスタ２１、第２レジスタ２３に夫々の設定値（D1，D2）が取り込まれる。そして、Ｎ進カウンタ１１や比較回路１３は、これらのレジスタ２１，２３に保持されたディジタル値（D1，D2）に基づいて動作する構成である。よって、第１ディジタル値設定部１７における設定値D1，第２ディジタル値設定部１９における設定値D2をどのタイミングで変更したとしても、安定したパルス幅変調動作の実行が担保される。

本実施形態のパルス幅変調装置１Ａが備える第１レジスタ２１，第２レジスタ２３の機能につき、これらのレジスタを有しない場合におけるタイミング図を参照して説明する。

図６は、図４の変調装置１Ａから第２レジスタ２３を排除した構成におけるタイミング図の一例である。ここでは、第１ディジタル値D1＝６４が固定されており、第２ディジタル値D2は、最初の段階で１２に設定された後、あるタイミングで４８に変更されたものとしている。なお、第２レジスタ２３を有しないため、比較回路１３は、図１の構成と同様に、第２ディジタル値設定部１９から直接読み出した第２ディジタル値D2でもって計数値Vcountとの比較を行う。

最初の段階では、D2＝１２と設定されているため、比較回路１３は、Vcountが１１以下を示す間は「１」を出力し、Vcount＝１２を計数すると出力を「０」に変化させる。

しかし、その後、第２ディジタル値設定部１９においてD2＝４８と変更される。図６のタイミング図では、この変更が、Vcount＝３０を示すタイミングで変更されるものとした。

比較回路１３は、このとき、Vcount＜D2であることを検知するため、出力を「１」に変化させる（図中の符号Ｅ１）。ＤＦＦ１５も１クロック後に変調信号をＨレベルに変化させて出力する。

そして、VcountがD2と同じ値である４８に達すると、比較回路１３は出力を「０」に変化させる（図中の符号Ｅ２）。ＤＦＦ１５も１クロック後に変調信号をＬレベルに変化させて出力する。

その後、Ｎ進カウンタ１１は、計数値が最大値（ここでは６３）に達すると、計数値Vcountが０に復帰する。このとき、比較回路１３は、Vcount＜D2であることを検知するため、出力を「１」に変化させる。ＤＦＦ１５も１クロック後に変調信号をＬレベルに変化させて出力する。

その後、D1及びD2の値が固定されているとすれば、比較回路１３はVcount＝４８のタイミングで出力を「０」に変化させ、Vcount＝０のタイミングで「１」に変化させるという動作を繰り返す。

図６の例によれば、D1＝６４，D2＝１２として設定されている条件下では、デューティ比１２／６４の出力信号が得られるはずであったが、D2の値を４８に変更したタイミングでパルスが立ち上がってしまい、この時点で所望の変調信号が得られなくなってしまうという問題が生じる。

なお、これは、Vcount＞４８の範囲でD2の値を４８に変更することで解決する問題ではある。しかし、このことは、第２ディジタル値設定部１９における設定変更のタイミングに留意する必要が生じることを意味するものであり、どのようなタイミングでも第２ディジタル値設定部１９においてD2の値を変更することができる図４の構成の方が優れていることが分かる。

図７は、図４の変調装置１Ａから第１レジスタ２１を排除した構成におけるタイミング図の一例である。ここでは、第２ディジタル値D2＝１２が固定されており、第１ディジタル値D1は、最初の段階で６４に設定された後、あるタイミングで１６に変更されたものとしている。なお、第１レジスタ２１を有しないため、Ｎ進カウンタ１１は、図１の構成と同様に、第１ディジタル値設定部１７から直接読み出した第１ディジタル値D1でもって計数値の最大値を決定する。

Ｎ進カウンタ１１は、クロック信号が入力されるたび、計数値Vcountを１ずつ増加させる。D2＝１２と設定されているため、比較回路１３は、Vcountが１１以下を示す間は「１」を出力し、Vcount＝１２を計数すると出力を「０」に変化させる。

ここで、Vcount＝１６を示すタイミングで第１ディジタル値設定部１７においてD1＝１６に変更されたとする。すると、Ｎ進カウンタ１１は、この時点において、計数値Vcountの最大値が１５（１６−１）であることを検知する。

しかし、この時点で既に計数値Vcountが１６を超えているため、Ｎ進カウンタ１１は、計数値Vcountを０に復帰させるための設定値を見失ってしまう。この結果、Ｎ進カウンタ１１は計数値Vcountをどんどん増加させてしまう。この間、Vcount≧D2であるため、比較回路１３は「０」を出力し続ける。結果として、図７に示すように、長時間にわたる「Ｌ」レベル信号が比較回路１３及びＤＦＦ１５から出力されてしまう（符号Ｅ３）。

なお、図７では、Ｎ進カウンタ１１が設計上採り得る最大の計数値Ｘに到達した時点で、「０」に復帰する構成であることを前提に示している。この場合、ひとたびVcountが０に復帰すれば、その後はD1＝１６，D2＝１２の設定に従って、所望の変調信号が出力される構成である。しかし、このように正しい動作に復帰するまでに長い時間を要すると共に、その間、所望する信号とは異なる信号が出力され続けてしまう。

この場合においても、Vcount＜１２の範囲でD1の値を１２に変更することで解決する問題ではある。しかし、このことは、第１ディジタル値設定部１７における設定変更のタイミングに留意する必要が生じることを意味するものであり、どのようなタイミングでも第１ディジタル値設定部１７においてD1の値を変更することができる図４の構成の方が優れていることが分かる。

［別実施形態］
以下、別実施形態につき説明する。

〈１〉 Ｎ進カウンタ１１は、ダウンカウンタで構成されても良い。この場合、Ｎ進カウンタ１１は、クロック信号が１回入力されると１だけ計数値を減少させる。計数値を（Ｎ−１）から順次０まで１ずつカウントダウンしていき、０をカウントした後にクロック信号が入力されると、再び計数値を（Ｎ−１）に戻す。以下これを繰り返す。

〈２〉 第１ディジタル値設定部１７は、計数値の最大値である（Ｎ−１）の値が第１ディジタル値D1として設定されるものとしても構わない。この場合、D1＝６３と設定されれいれば、Ｎ進カウンタ１１は、０から６３までのカウントを繰り返し行う構成となる。

更に、Ｎ進カウンタ１１の計数値の幅を２^αで設定する構成である場合には、このαの値を第１ディジタル値D1として設定しても良い。この場合、D1＝６と設定されていれば、Ｎ進カウンタ１１は、上記と同様に０から６３（＝２^６−１）までのカウントを繰り返し行う構成となる。

〈３〉 第２実施形態に示したパルス幅変調装置１Ａは、第１レジスタ２１及び第２レジスタ２３の双方を備える構成としたが、これらの内の一方のみを備える構成とすることも可能である。ただし、上述したように、第１ディジタル値D1、第２ディジタル値D2の両方につき、設定値の変更を行うタイミングを自由にすることができる点においては、両レジスタを備える方が好ましい。

〈４〉 第２実施形態では、Ｎ進カウンタ１１は、計数値Vcountが第１ディジタル値D1によって決定される計数値の最大値に達した段階で、レジスタ更新要求信号Srldを送信するものとした。

しかし、信号Srldの送信タイミングは、必ずしもVcountが最大値に達した時点でなければならないというわけではない。例えば、最大値から所定の数だけ減じた値に達した時点でも構わない。更には、別途外部からの制御信号を与えることで、第１レジスタ２１及び第２レジスタの更新タイミングを適宜指定できる構成としても良い。

〈５〉 図４に示す第２実施形態のパルス幅変調装置１Ａでは、Ｎ進カウンタ１１から第１レジスタ２１及び第２レジスタ２３にレジスタ更新要求信号Srldが送信される構成としたが、この構成に限られるものではない。例えば、一方のレジスタである第１レジスタ２１に対してのみＮ進カウンタ１１からレジスタ更新要求信号Srldが送信される構成とし、第１レジスタ２１は、この信号Srldを受信すると、第２レジスタ更新要求信号を第２レジスタ２３に出力する構成とする。この場合、第２レジスタ２３は、第１レジスタ２１よりも１クロック以上遅れてディジタル値が更新されることとなるが、第２実施形態と同様の動作が可能である。

〈６〉 上記実施形態では、比較回路１３は、カウンタ１１の計数値Vcountと第２ディジタル値D2の大小関係に関し、Vcount＜D2のときに「１」を出力し、それ以外のときに「０」を出力するものとしたが、比較回路１３の信号生成規則はこの内容に限られるものではない。例えばある正又は負の整数Pを用いて、Vcount＜D2−Pのときに「１」を出力し、それ以外のときに「０」を出力する構成としても構わない。更には、上記の規則において、「１」を出力する場合と「０」を出力する場合の規則が入れ替わっていても構わない。

１，１Ａ： 本発明のパルス幅変調装置
３： クロック信号入力端子
５： 変調信号出力端子
１１： Ｎ進カウンタ
１３： 比較回路
１５： ＤＦＦ
１７： 第１ディジタル値設定部
１９： 第２ディジタル値設定部
２１： 第１レジスタ
２３： 第２レジスタ

Claims (5)

1. 入力されるクロック信号のパルス幅と周波数を変更した変調信号を形成して出力するパルス幅変調装置であって、
   前記クロック信号のパルス数を計数するカウンタと、
   前記変調信号の周波数を決定するための第１ディジタル値を設定する第１ディジタル値設定部と、
   前記変調信号のパルス幅を決定するための第２ディジタル値を設定する第２ディジタル値設定部と、
   前記カウンタの計数値と前記第２ディジタル値の大小を比較し、当該大小関係に応じて２値の信号を出力する比較回路と、を有し、
   前記カウンタがアップカウンタである場合には、計数値が前記第１ディジタル値に基づいて決定された最大値に達した後、前記クロック信号が入力されると、その計数値を前記最大値より小さい初期値に変更して再び計数を行い、
   前記カウンタがダウンカウンタである場合には、計数値が前記第１ディジタル値に基づいて決定された最小値に達した後、前記クロック信号が入力されると、その計数値を前記最小値より大きい初期値に変更して再び計数を行う構成であり、
   前記変調信号は、前記比較回路から出力される前記２値の信号そのもの又は前記２値の信号に対して信号処理が施されてなる信号であることを特徴とするパルス幅変調装置。
2. 前記第１ディジタル値を一時的に保持するための第１レジスタを有し、
   前記カウンタは、前記第１レジスタに保持された前記第１ディジタル値に基づいて前記最大値又は前記最小値を決定する構成であり、
   前記第１レジスタは、前記カウンタの計数値が特定の値に達すると、前記第１ディジタル値設定部より前記第１ディジタル値を読み出して、保持値を更新する構成であることを特徴とする請求項１に記載のパルス幅変調装置。
3. 前記第２ディジタル値を一時的に保持するための第２レジスタを有し、
   前記比較回路は、前記第２レジスタに保持された前記第２ディジタル値と前記カウンタの計数値の大小を比較する構成であり、
   前記第２レジスタは、前記カウンタの計数値が特定の値に達すると、前記第２ディジタル値設定部より前記第２ディジタル値を読み出して、保持値を更新する構成であることを特徴とする請求項１又は２に記載のパルス幅変調装置。
4. 前記特定の値が前記初期値であることを特徴とする請求項２又は３に記載のパルス幅変調装置。
5. 前記比較回路から出力される前記２値の信号を成形し、クロック信号に同期させるためのＤＦＦを備えることを特徴とする請求項１〜４の何れか１項に記載のパルス幅変調装置。

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