JPH0784835A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH0784835A JPH0784835A JP5233085A JP23308593A JPH0784835A JP H0784835 A JPH0784835 A JP H0784835A JP 5233085 A JP5233085 A JP 5233085A JP 23308593 A JP23308593 A JP 23308593A JP H0784835 A JPH0784835 A JP H0784835A
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- 230000003213 activating effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 マイコンに接続されるメモリ及びＩ／Ｏデバ
イスで構成された外部回路のレディ端子ＲＤＹが“Ｈ”
を送出しない場合、動作が停止してしまうことを防止す
る。 【構成】 マイコンがメモリ及びＩ／Ｏデバイスをアク
セスするとき、そのメモリ及びＩ／Ｏデバイスのレディ
端子ＲＤＹが“Ｈ”を送出しない場合、カウンタ３４が
システムクロックＣＬＫをカウントし、一定時間経過後
にシステムクロックＣＬＫに同期してＤ−ＦＦ３６から
システムリセットＲＳＴが発生する。
イスで構成された外部回路のレディ端子ＲＤＹが“Ｈ”
を送出しない場合、動作が停止してしまうことを防止す
る。 【構成】 マイコンがメモリ及びＩ／Ｏデバイスをアク
セスするとき、そのメモリ及びＩ／Ｏデバイスのレディ
端子ＲＤＹが“Ｈ”を送出しない場合、カウンタ３４が
システムクロックＣＬＫをカウントし、一定時間経過後
にシステムクロックＣＬＫに同期してＤ−ＦＦ３６から
システムリセットＲＳＴが発生する。
Description
【０００１】
【産業上の利用分野】本発明は、ワンチップ（以下、１
チップという）等で形成されたマイクロコンピュータ
（以下、マイコンという）と、それに接続される外部メ
モリ及び入出力（Input/Output、以下、Ｉ／Ｏという）
デバイス等の外部回路とを備えたマイコンシステム、特
にその外部回路に対するアクセスを行うためのバスイン
ターフェイスに関するものである。
チップという）等で形成されたマイクロコンピュータ
（以下、マイコンという）と、それに接続される外部メ
モリ及び入出力（Input/Output、以下、Ｉ／Ｏという）
デバイス等の外部回路とを備えたマイコンシステム、特
にその外部回路に対するアクセスを行うためのバスイン
ターフェイスに関するものである。
【０００２】
【従来の技術】例えば、１チップマイコンには、アクセ
ス時間の大きいメモリ或いはＩ／Ｏデバイスを使用した
場合に、アクセスサイクルを延長する目的でレディ（Ｒ
ＥＡＤＹ、以下、ＲＤＹという）端子が設けられてい
る。図２は、従来のマイコンシステムの一構成例を示す
概略のブロック図である。このマイコン１は、１チップ
で構成され、プログラムに従って演算処理を行う中央処
理装置（Central Processing Unit 、以下、ＣＰＵとい
う）、プログラムを記憶するプログラムメモリ、ＣＰＵ
からのデータの書き込みと読み出しを行うデータメモ
リ、及び外部機器との間でデータのやり取りを行うＩ／
Ｏ部等を有している。マイコン１は、アドレス出力用の
アドレス端子Ａ０〜Ａ１５、データ入出力用のデータ端
子Ｄ０〜Ｄ７、メモリ読み出し信号を出力する逆相リー
ドストローブ端子ＲＤ／、及びメモリ書き込み信号を出
力する逆相ライトストローブ端子ＷＲ／、Ｉ／Ｏデバイ
ス読み出し信号を出力する逆相ＩＯリードストローブ端
子ＩＯＲＤ／、Ｉ／Ｏデバイス書き込み信号を出力する
逆相ＩＯライトストローブ端子ＩＯＷＲ／、及び外部回
路の動作準備の完了信号を入力するレディ端子ＲＤＹを
備えている。
ス時間の大きいメモリ或いはＩ／Ｏデバイスを使用した
場合に、アクセスサイクルを延長する目的でレディ（Ｒ
ＥＡＤＹ、以下、ＲＤＹという）端子が設けられてい
る。図２は、従来のマイコンシステムの一構成例を示す
概略のブロック図である。このマイコン１は、１チップ
で構成され、プログラムに従って演算処理を行う中央処
理装置（Central Processing Unit 、以下、ＣＰＵとい
う）、プログラムを記憶するプログラムメモリ、ＣＰＵ
からのデータの書き込みと読み出しを行うデータメモ
リ、及び外部機器との間でデータのやり取りを行うＩ／
Ｏ部等を有している。マイコン１は、アドレス出力用の
アドレス端子Ａ０〜Ａ１５、データ入出力用のデータ端
子Ｄ０〜Ｄ７、メモリ読み出し信号を出力する逆相リー
ドストローブ端子ＲＤ／、及びメモリ書き込み信号を出
力する逆相ライトストローブ端子ＷＲ／、Ｉ／Ｏデバイ
ス読み出し信号を出力する逆相ＩＯリードストローブ端
子ＩＯＲＤ／、Ｉ／Ｏデバイス書き込み信号を出力する
逆相ＩＯライトストローブ端子ＩＯＷＲ／、及び外部回
路の動作準備の完了信号を入力するレディ端子ＲＤＹを
備えている。
【０００３】アドレス端子Ａ０〜Ａ１５及びデータ端子
Ｄ０〜Ｄ７は、アドレスバス２及びデータバス３を介し
て、データを記憶するメモリ４のアドレス端子Ａ０〜Ａ
１５、及びデータ端子Ｄ０〜Ｄ７に接続されると共に、
外部機器とデータの授受を行うＩ／Ｏデバイス５のアド
レス端子Ａ０〜Ａ１５、及びデータ端子Ｄ０〜Ｄ７に接
続されている。逆相リードストローブ端子ＲＤ／及び逆
相ライトストローブ端子ＷＲ／は、メモリ４の逆相出力
イネーブル端子ＯＥ／及び逆相ライトイネーブル端子Ｗ
Ｅ／にそれぞれ接続されている。逆相ＩＯリードストロ
ーブ端子ＩＯＲＤ／及び逆相ＩＯライトストローブ端子
ＩＯＷＲ／は、がＩ／Ｏデバイス５の逆相出力イネーブ
ル端子ＯＥ／及び逆相ライトイネーブル端子ＷＥ／にそ
れぞれ接続されている。又、メモリ４及びＩ／Ｏデバイ
ス５のレディ端子ＲＤＹは、マイコン１のレディ端子Ｒ
ＤＹに接続されている。これらのアドレスバス２、デー
タバス３、逆相リードストローブ端子ＲＤ／、逆相ライ
トストローブ端子ＷＲ／、逆相ＩＯリードストローブ端
子ＩＯＲＤ／、逆相ＩＯライトストローブ端子ＩＯＷＲ
／、及びレディ端子ＲＤＹは、マイコン１とメモリ４及
びＩ／Ｏデバイス５とのインターフェイスとして機能し
ている。図３は、図２の動作を説明するためのタイムチ
ャートであり、横軸に時間、及び縦軸に電圧がとられて
いる。この図を参照しつつ、図２のＩ／Ｏデバイス５か
らデータを読み出す動作を説明する。先ず、アドレス端
子Ａ０〜Ａ１５からアドレスバス２へマイコン１内部の
アドレスレジスタに保持されていたアドレスが出力さ
れ、それと同時に、マイコン１の逆相ＩＯリードストロ
ーブ端子ＩＯＲＤ／からＩ／Ｏデバイス５の逆相出力イ
ネーブル端子ＯＥ／へ低レベル（以下、“Ｌ”という）
が送出される。Ｉ／Ｏデバイス５は、逆相ＩＯリードス
トローブ端子ＩＯＲＤ／からの“Ｌ”に応答する準備が
完了した時点で、マイコン１のレディ端子ＲＤＹに高レ
ベル（以下、“Ｈ”という）を送出する。その結果、ア
ドレスバス２を介して伝搬されてきたアドレスによって
指定されるデータが、Ｉ／Ｏデバイス５のデータ端子Ｄ
０〜Ｄ７から読み出され、データバス３を介してマイコ
ン１へ送り込まれる。
Ｄ０〜Ｄ７は、アドレスバス２及びデータバス３を介し
て、データを記憶するメモリ４のアドレス端子Ａ０〜Ａ
１５、及びデータ端子Ｄ０〜Ｄ７に接続されると共に、
外部機器とデータの授受を行うＩ／Ｏデバイス５のアド
レス端子Ａ０〜Ａ１５、及びデータ端子Ｄ０〜Ｄ７に接
続されている。逆相リードストローブ端子ＲＤ／及び逆
相ライトストローブ端子ＷＲ／は、メモリ４の逆相出力
イネーブル端子ＯＥ／及び逆相ライトイネーブル端子Ｗ
Ｅ／にそれぞれ接続されている。逆相ＩＯリードストロ
ーブ端子ＩＯＲＤ／及び逆相ＩＯライトストローブ端子
ＩＯＷＲ／は、がＩ／Ｏデバイス５の逆相出力イネーブ
ル端子ＯＥ／及び逆相ライトイネーブル端子ＷＥ／にそ
れぞれ接続されている。又、メモリ４及びＩ／Ｏデバイ
ス５のレディ端子ＲＤＹは、マイコン１のレディ端子Ｒ
ＤＹに接続されている。これらのアドレスバス２、デー
タバス３、逆相リードストローブ端子ＲＤ／、逆相ライ
トストローブ端子ＷＲ／、逆相ＩＯリードストローブ端
子ＩＯＲＤ／、逆相ＩＯライトストローブ端子ＩＯＷＲ
／、及びレディ端子ＲＤＹは、マイコン１とメモリ４及
びＩ／Ｏデバイス５とのインターフェイスとして機能し
ている。図３は、図２の動作を説明するためのタイムチ
ャートであり、横軸に時間、及び縦軸に電圧がとられて
いる。この図を参照しつつ、図２のＩ／Ｏデバイス５か
らデータを読み出す動作を説明する。先ず、アドレス端
子Ａ０〜Ａ１５からアドレスバス２へマイコン１内部の
アドレスレジスタに保持されていたアドレスが出力さ
れ、それと同時に、マイコン１の逆相ＩＯリードストロ
ーブ端子ＩＯＲＤ／からＩ／Ｏデバイス５の逆相出力イ
ネーブル端子ＯＥ／へ低レベル（以下、“Ｌ”という）
が送出される。Ｉ／Ｏデバイス５は、逆相ＩＯリードス
トローブ端子ＩＯＲＤ／からの“Ｌ”に応答する準備が
完了した時点で、マイコン１のレディ端子ＲＤＹに高レ
ベル（以下、“Ｈ”という）を送出する。その結果、ア
ドレスバス２を介して伝搬されてきたアドレスによって
指定されるデータが、Ｉ／Ｏデバイス５のデータ端子Ｄ
０〜Ｄ７から読み出され、データバス３を介してマイコ
ン１へ送り込まれる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
マイコン１では、次のような課題があった。例えば、Ｉ
／Ｏデバイス５はマイコン１の逆相ＩＯリードストロー
ブ端子ＩＯＲＤ／からの“Ｌ”に応答する準備が完了し
た時点で、次のバスサイクルに移るため、マイコン１の
レディ端子ＲＤＹに“Ｈ”を送出する。ところが、ノイ
ズ等の影響により、Ｉ／Ｏデバイス５のレディ端子ＲＤ
Ｙから“Ｈ”が送出されない場合、バスサイクルが終了
せず、次の動作に移ることができない。図４は、Ｉ／Ｏ
デバイス５のレディ端子ＲＤＹより“Ｈ”が送出されな
い場合の図２のタイムチャートである。図４では、マイ
コン１がレディ端子ＲＤＹから“Ｈ”が入力されるのを
待っており、動作が止まった状態になっている。このよ
うに、マイコン１にはレディ端子ＲＤＹに“Ｈ”が入力
されないと動作が停止してしまうという問題があった。
本発明は、前記従来技術が持っていた課題として、マイ
コンがメモリ及びＩ／Ｏデバイスとアクセスするときに
メモリ及びＩ／Ｏデバイスのレディ端子ＲＤＹから
“Ｈ”が送出されない場合、動作が停止してしまうとい
う点について解決し、一定時間の経過後に動作が復帰す
るマイコンを提供するものである。
マイコン１では、次のような課題があった。例えば、Ｉ
／Ｏデバイス５はマイコン１の逆相ＩＯリードストロー
ブ端子ＩＯＲＤ／からの“Ｌ”に応答する準備が完了し
た時点で、次のバスサイクルに移るため、マイコン１の
レディ端子ＲＤＹに“Ｈ”を送出する。ところが、ノイ
ズ等の影響により、Ｉ／Ｏデバイス５のレディ端子ＲＤ
Ｙから“Ｈ”が送出されない場合、バスサイクルが終了
せず、次の動作に移ることができない。図４は、Ｉ／Ｏ
デバイス５のレディ端子ＲＤＹより“Ｈ”が送出されな
い場合の図２のタイムチャートである。図４では、マイ
コン１がレディ端子ＲＤＹから“Ｈ”が入力されるのを
待っており、動作が止まった状態になっている。このよ
うに、マイコン１にはレディ端子ＲＤＹに“Ｈ”が入力
されないと動作が停止してしまうという問題があった。
本発明は、前記従来技術が持っていた課題として、マイ
コンがメモリ及びＩ／Ｏデバイスとアクセスするときに
メモリ及びＩ／Ｏデバイスのレディ端子ＲＤＹから
“Ｈ”が送出されない場合、動作が停止してしまうとい
う点について解決し、一定時間の経過後に動作が復帰す
るマイコンを提供するものである。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、マイコン内に設けられシステムクロ
ックに同期してマイコンシステムをプログラム制御する
ＣＰＵと、前記マイコンに外部バスを介して接続され、
前記ＣＰＵの命令に対する応答の準備が終了すると完了
信号を活性化する外部回路と、前記マイコン内に設けら
れて前記ＣＰＵで制御され、前記完了信号が活性化され
ると前記外部回路と該ＣＰＵとの間でデータの授受を行
なわせるための外部バスサイクルを制御するバスコント
ローラとを備えたマイコンシステムにおいて、次のよう
な手段を講じている。即ち、前記マイコンには、前記バ
スコントローラで制御される前記外部バスサイクルの開
始後、前記完了信号が非活性の間前記システムクロック
を計数する計数手段と、前記計数手段の計数値が所定の
値に達した時に前記ＣＰＵを初期化するシステムリセッ
ト信号を発生するリセット手段とを、前記マイコン内に
設けている。第２の発明では、第１の発明と同様のマイ
コンにおいて、前記バスコントローラで制御される前記
外部バスサイクルの開始後、前記完了信号が非活性の間
前記システムクロックを計数する計数手段と、設定値を
保持する保持手段と、前記計数手段の出力と前記保持手
段の出力との一致／不一致を比較する比較手段と、前記
比較手段の比較結果が一致のときに前記中央処理装置を
初期化するシステムリセット信号を発生するリセット手
段とを、前記マイコン内に設けている。
を解決するために、マイコン内に設けられシステムクロ
ックに同期してマイコンシステムをプログラム制御する
ＣＰＵと、前記マイコンに外部バスを介して接続され、
前記ＣＰＵの命令に対する応答の準備が終了すると完了
信号を活性化する外部回路と、前記マイコン内に設けら
れて前記ＣＰＵで制御され、前記完了信号が活性化され
ると前記外部回路と該ＣＰＵとの間でデータの授受を行
なわせるための外部バスサイクルを制御するバスコント
ローラとを備えたマイコンシステムにおいて、次のよう
な手段を講じている。即ち、前記マイコンには、前記バ
スコントローラで制御される前記外部バスサイクルの開
始後、前記完了信号が非活性の間前記システムクロック
を計数する計数手段と、前記計数手段の計数値が所定の
値に達した時に前記ＣＰＵを初期化するシステムリセッ
ト信号を発生するリセット手段とを、前記マイコン内に
設けている。第２の発明では、第１の発明と同様のマイ
コンにおいて、前記バスコントローラで制御される前記
外部バスサイクルの開始後、前記完了信号が非活性の間
前記システムクロックを計数する計数手段と、設定値を
保持する保持手段と、前記計数手段の出力と前記保持手
段の出力との一致／不一致を比較する比較手段と、前記
比較手段の比較結果が一致のときに前記中央処理装置を
初期化するシステムリセット信号を発生するリセット手
段とを、前記マイコン内に設けている。
【０００６】
【作用】第１の発明によれば、以上のようにマイコンシ
ステムを構成したので、外部バスサイクルの開始後、外
部回路がＣＰＵの命令に対する応答の準備を終了し、該
外部回路からの完了信号が活性化するまで、計数手段が
システムクロックを計数する。この計数値が所定の値に
達する一定時間経過後に、リセット手段からシステムリ
セット信号が発生し、ＣＰＵが初期化される。第２の発
明によれば、外部バスサイクルの開始後、外部回路がＣ
ＰＵの命令に対する応答の準備を終了して完了信号を活
性化するまでの間、比較手段では、計数手段の出力と設
定値を保持する保持手段の出力とを比較する。この比較
結果が一致したときにリセット手段からシステムリセッ
ト信号が発生し、ＣＰＵが初期化される。従って、前記
課題を解決できるのである。
ステムを構成したので、外部バスサイクルの開始後、外
部回路がＣＰＵの命令に対する応答の準備を終了し、該
外部回路からの完了信号が活性化するまで、計数手段が
システムクロックを計数する。この計数値が所定の値に
達する一定時間経過後に、リセット手段からシステムリ
セット信号が発生し、ＣＰＵが初期化される。第２の発
明によれば、外部バスサイクルの開始後、外部回路がＣ
ＰＵの命令に対する応答の準備を終了して完了信号を活
性化するまでの間、比較手段では、計数手段の出力と設
定値を保持する保持手段の出力とを比較する。この比較
結果が一致したときにリセット手段からシステムリセッ
ト信号が発生し、ＣＰＵが初期化される。従って、前記
課題を解決できるのである。
【０００７】
【実施例】第１の実施例 図５は、本発明の第１の実施例を示すマイコンの要部の
構成ブロック図である。マイコン１０は、１チップで構
成され、ＣＰＵ２０、Ｉ／Ｏ部の一つであるバスインタ
ーフェイス３０、プログラムを記憶する図示しないプロ
グラムメモリ、及び該ＣＰＵ２０からのデータの書き込
みと読み出しを行う図示しないデータメモリ等を備えて
いる。マイコンシステムの動作をプログラム制御するＣ
ＰＵ２０は内部データバス２１を有し、その内部データ
バス２１には、プログラムメモリに格納されている命令
を逐次指定するアドレスを記憶するプログラムカウンタ
２２、スタック中のレジスタのアドレスを保持する機能
を有するスタックポインタ２３、命令のオペランドを指
定する実行アドレスが格納されるアドレスレジスタ２
４、及び該プログラムメモリから読み出された命令を取
り込むインストラクションレジスタ２５が接続されてい
る。インストラクションレジスタ２５には、該インスト
ラクションレジスタ２５に保持されている命令に基づ
き、マイコン内部の各回路を制御する信号を出力する機
能を有するプログラマブル・ロジック・アレイ（Progra
mmableLogic Array、以下、ＰＬＡという）２６が接続
されている。又、内部データバス２１には、演算結果を
一時記憶するアキュムレータ２７、データを取り込み、
データの一時格納に用いられるレジスタ２８が接続され
ている。アキュムレータ２７とレジスタ２８には、該ア
キュムレータ２７と該レジスタ２８に保持されているデ
ータの演算を行い、その演算結果を内部データバス２１
に出力するＡＬＵ２９等が接続されている。バスインタ
ーフェイス３０の入力側は、内部データバス２１、プロ
グラムカウンタ２２、及びアドレスレジスタ２４に接続
され、その出力側のアドレス端子Ａ０〜Ａ１５及びデー
タ端子Ｄ０〜Ｄ７が、アドレスバス４１及びデータバス
４２に接続されている。
構成ブロック図である。マイコン１０は、１チップで構
成され、ＣＰＵ２０、Ｉ／Ｏ部の一つであるバスインタ
ーフェイス３０、プログラムを記憶する図示しないプロ
グラムメモリ、及び該ＣＰＵ２０からのデータの書き込
みと読み出しを行う図示しないデータメモリ等を備えて
いる。マイコンシステムの動作をプログラム制御するＣ
ＰＵ２０は内部データバス２１を有し、その内部データ
バス２１には、プログラムメモリに格納されている命令
を逐次指定するアドレスを記憶するプログラムカウンタ
２２、スタック中のレジスタのアドレスを保持する機能
を有するスタックポインタ２３、命令のオペランドを指
定する実行アドレスが格納されるアドレスレジスタ２
４、及び該プログラムメモリから読み出された命令を取
り込むインストラクションレジスタ２５が接続されてい
る。インストラクションレジスタ２５には、該インスト
ラクションレジスタ２５に保持されている命令に基づ
き、マイコン内部の各回路を制御する信号を出力する機
能を有するプログラマブル・ロジック・アレイ（Progra
mmableLogic Array、以下、ＰＬＡという）２６が接続
されている。又、内部データバス２１には、演算結果を
一時記憶するアキュムレータ２７、データを取り込み、
データの一時格納に用いられるレジスタ２８が接続され
ている。アキュムレータ２７とレジスタ２８には、該ア
キュムレータ２７と該レジスタ２８に保持されているデ
ータの演算を行い、その演算結果を内部データバス２１
に出力するＡＬＵ２９等が接続されている。バスインタ
ーフェイス３０の入力側は、内部データバス２１、プロ
グラムカウンタ２２、及びアドレスレジスタ２４に接続
され、その出力側のアドレス端子Ａ０〜Ａ１５及びデー
タ端子Ｄ０〜Ｄ７が、アドレスバス４１及びデータバス
４２に接続されている。
【０００８】更に、バスインターフェイス３０は、メモ
リ用逆相リードストローブ端子ＲＤ／、メモリ用逆相ラ
イトストローブ端子ＷＲ／、Ｉ／Ｏデバイス用逆相リー
ドストローブ端子ＩＯＲＤ／、及びＩ／Ｏデバイス用逆
相ライトストローブ端子ＩＯＷＲ／を備えている。アド
レスバス４１及びデータバス４２には、データを記憶す
る外部回路であるメモリ４３及び外部機器とのデータの
やり取りを行う外部回路であるＩ／Ｏデバイス４４にそ
れぞれ接続されている。メモリ用逆相リードストローブ
端子ＲＤ／及びメモリ用逆相ライトストローブ端子ＷＲ
／は、メモリ４３の逆相出力イネーブル端子ＯＥ／及び
逆相ライトイネーブル端子ＷＥ／にそれぞれ接続されて
いる。Ｉ／Ｏデバイス用逆相リードストローブ端子ＩＯ
ＲＤ／及びＩ／Ｏデバイス用逆相ライトストローブ端子
ＩＯＷＲ／は、Ｉ／Ｏデバイス４４の逆相出力イネーブ
ル端子ＯＥ／及び逆相ライトイネーブル端子ＷＥ／にそ
れぞれ接続されている。メモリ４３及びＩ／Ｏデバイス
４４の完了信号を出力するレディ端子ＲＤＹは、バスイ
ンターフェイス３０のレディ端子ＲＤＹに接続されてい
る。
リ用逆相リードストローブ端子ＲＤ／、メモリ用逆相ラ
イトストローブ端子ＷＲ／、Ｉ／Ｏデバイス用逆相リー
ドストローブ端子ＩＯＲＤ／、及びＩ／Ｏデバイス用逆
相ライトストローブ端子ＩＯＷＲ／を備えている。アド
レスバス４１及びデータバス４２には、データを記憶す
る外部回路であるメモリ４３及び外部機器とのデータの
やり取りを行う外部回路であるＩ／Ｏデバイス４４にそ
れぞれ接続されている。メモリ用逆相リードストローブ
端子ＲＤ／及びメモリ用逆相ライトストローブ端子ＷＲ
／は、メモリ４３の逆相出力イネーブル端子ＯＥ／及び
逆相ライトイネーブル端子ＷＥ／にそれぞれ接続されて
いる。Ｉ／Ｏデバイス用逆相リードストローブ端子ＩＯ
ＲＤ／及びＩ／Ｏデバイス用逆相ライトストローブ端子
ＩＯＷＲ／は、Ｉ／Ｏデバイス４４の逆相出力イネーブ
ル端子ＯＥ／及び逆相ライトイネーブル端子ＷＥ／にそ
れぞれ接続されている。メモリ４３及びＩ／Ｏデバイス
４４の完了信号を出力するレディ端子ＲＤＹは、バスイ
ンターフェイス３０のレディ端子ＲＤＹに接続されてい
る。
【０００９】図１は、本発明の第１の実施例を示す図５
中のバスインターフェイス３０の回路図である。このバ
スインターフェイス３０は、バスコントローラ３１を備
え、そのバスコントローラ３１がアドレスバス４１及び
データバス４２を介して図５のメモリ４３及びＩ／Ｏデ
バイス４４に接続されている。バスコントローラ３１
は、図５のプログラムカウンタ２２のアドレス或いはア
ドレスレジスタ２４に格納されている命令のオペランド
を指定する実効アドレスを受け取り、それらのアドレス
をアドレスバス４１を介してメモリ４３及びＩ／Ｏデバ
イス４４に与える機能を有している。又、バスインター
フェイス３０には、計数手段であるカウンタ３４、及び
リセット手段である遅延フリップフロップ（以下、Ｄ−
ＦＦという）３６が設けられている。バスコントローラ
３１のレディ端子ＲＤＹは、メモリ４３及びＩ／Ｏデバ
イス４４のレディ端子ＲＤＹに接続されると共に、イン
バータ３２を介して２入力ＮＡＮＤゲート３３の一方の
入力側に接続されている。バスコントローラ３１のバス
サイクル開始信号Ｓ３１を出力する信号線は、ＮＡＮＤ
ゲート３３の他方の入力側に接続されている。更に、Ｎ
ＡＮＤゲート３３の出力側がカウンタ３４のリセット端
子Ｒに接続されている。カウンタ３４の出力端子Ｑ１，
Ｑ２，及びＱ３は３入力ＡＮＤゲート３５の入力側にそ
れぞれ接続され、ＡＮＤゲート３５の出力側がＤ−ＦＦ
３６の入力端子Ｄに接続されている。カウンタ３４及び
Ｄ−ＦＦ３６のクロック入力端子には、システムクロッ
クＣＬＫを生成する図示しないクロック発生回路が接続
されている。。Ｄ−ＦＦ３６の出力端子Ｑからシステム
クロックＣＬＫに同期してシステムリセット信号ＲＳＴ
が送出される。
中のバスインターフェイス３０の回路図である。このバ
スインターフェイス３０は、バスコントローラ３１を備
え、そのバスコントローラ３１がアドレスバス４１及び
データバス４２を介して図５のメモリ４３及びＩ／Ｏデ
バイス４４に接続されている。バスコントローラ３１
は、図５のプログラムカウンタ２２のアドレス或いはア
ドレスレジスタ２４に格納されている命令のオペランド
を指定する実効アドレスを受け取り、それらのアドレス
をアドレスバス４１を介してメモリ４３及びＩ／Ｏデバ
イス４４に与える機能を有している。又、バスインター
フェイス３０には、計数手段であるカウンタ３４、及び
リセット手段である遅延フリップフロップ（以下、Ｄ−
ＦＦという）３６が設けられている。バスコントローラ
３１のレディ端子ＲＤＹは、メモリ４３及びＩ／Ｏデバ
イス４４のレディ端子ＲＤＹに接続されると共に、イン
バータ３２を介して２入力ＮＡＮＤゲート３３の一方の
入力側に接続されている。バスコントローラ３１のバス
サイクル開始信号Ｓ３１を出力する信号線は、ＮＡＮＤ
ゲート３３の他方の入力側に接続されている。更に、Ｎ
ＡＮＤゲート３３の出力側がカウンタ３４のリセット端
子Ｒに接続されている。カウンタ３４の出力端子Ｑ１，
Ｑ２，及びＱ３は３入力ＡＮＤゲート３５の入力側にそ
れぞれ接続され、ＡＮＤゲート３５の出力側がＤ−ＦＦ
３６の入力端子Ｄに接続されている。カウンタ３４及び
Ｄ−ＦＦ３６のクロック入力端子には、システムクロッ
クＣＬＫを生成する図示しないクロック発生回路が接続
されている。。Ｄ−ＦＦ３６の出力端子Ｑからシステム
クロックＣＬＫに同期してシステムリセット信号ＲＳＴ
が送出される。
【００１０】図６はレディ端子ＲＤＹに“Ｈ”が入力さ
れる場合の図１及び図５のタイムチャートであり、図７
はレディ端子ＲＤＹに“Ｈ”が入力されない場合の図１
及び図５のタイムチャートである。この図６及び図７
は、横軸に時間、縦軸に電圧がとられている。これらの
図を参照しつつ、図５のＩ／Ｏデバイス４４からデータ
を読み出す動作を説明する。 （１）レディ端子ＲＤＹに“Ｈ”が入力される場合 図５のＣＰＵ２０からの命令により、アドレスレジスタ
２４に所定のデータが内部データバス２１を介して書き
込まれる。図６において、図５のアドレスレジスタ２４
のアドレスがＩ／Ｏデバイス４４を指定する番地となっ
て命令の読み出しサイクルが開始される。そしてＩ／Ｏ
デバイス４４がアクセスされ、同時にバスサイクル開始
信号Ｓ３１が“Ｈ”になる。この時、Ｉ／Ｏデバイス４
４のレディ端子ＲＤＹからはまだ“Ｈ”が出力されてい
ないので、インバータ３２の出力は“Ｈ”である。つま
り、ＮＡＮＤゲート３３の出力信号Ｓ３３はバスサイク
ル開始信号Ｓ３１により“Ｌ”になるので、カウンタ３
４はリセットが解除され、カウントを開始する。又、ア
ドレスレジスタ２４に保持されているアドレスがバスコ
ントローラ３１からアドレスバス４１を介してＩ／Ｏデ
バイス４４へ送出される。それと同時にバスコントロー
ラ３１の逆相リードストローブ端子ＩＯＲＤ／から
“Ｌ”が送出される。Ｉ／Ｏデバイス４４の逆相出力イ
ネーブル端子ＯＥ／は、逆相リードストローブ端子ＩＯ
ＲＤ／から“Ｌ”を受け取り、その信号に対する応答の
準備が終了するとレディ端子ＲＤＹから“Ｈ”を送出す
る。バスコントローラ３１のレディ端子ＲＤＹが“Ｈ”
を受け取ると、データバス４２を介してＩ／Ｏデバイス
４４よりデータを受け取る。その後読み出されたデータ
は内部データバス２１を介してアキュムレータ２７に送
られる。又、Ｉ／Ｏデバイス４４のレディ端子ＲＤＹよ
り送出された“Ｈ”はインバータ３２を介してＮＡＮＤ
ゲート３３にも入力される。そしてＮＡＮＤゲート３３
の出力信号Ｓ３３は“Ｈ”となりカウンタ３４がリセッ
トされる。
れる場合の図１及び図５のタイムチャートであり、図７
はレディ端子ＲＤＹに“Ｈ”が入力されない場合の図１
及び図５のタイムチャートである。この図６及び図７
は、横軸に時間、縦軸に電圧がとられている。これらの
図を参照しつつ、図５のＩ／Ｏデバイス４４からデータ
を読み出す動作を説明する。 （１）レディ端子ＲＤＹに“Ｈ”が入力される場合 図５のＣＰＵ２０からの命令により、アドレスレジスタ
２４に所定のデータが内部データバス２１を介して書き
込まれる。図６において、図５のアドレスレジスタ２４
のアドレスがＩ／Ｏデバイス４４を指定する番地となっ
て命令の読み出しサイクルが開始される。そしてＩ／Ｏ
デバイス４４がアクセスされ、同時にバスサイクル開始
信号Ｓ３１が“Ｈ”になる。この時、Ｉ／Ｏデバイス４
４のレディ端子ＲＤＹからはまだ“Ｈ”が出力されてい
ないので、インバータ３２の出力は“Ｈ”である。つま
り、ＮＡＮＤゲート３３の出力信号Ｓ３３はバスサイク
ル開始信号Ｓ３１により“Ｌ”になるので、カウンタ３
４はリセットが解除され、カウントを開始する。又、ア
ドレスレジスタ２４に保持されているアドレスがバスコ
ントローラ３１からアドレスバス４１を介してＩ／Ｏデ
バイス４４へ送出される。それと同時にバスコントロー
ラ３１の逆相リードストローブ端子ＩＯＲＤ／から
“Ｌ”が送出される。Ｉ／Ｏデバイス４４の逆相出力イ
ネーブル端子ＯＥ／は、逆相リードストローブ端子ＩＯ
ＲＤ／から“Ｌ”を受け取り、その信号に対する応答の
準備が終了するとレディ端子ＲＤＹから“Ｈ”を送出す
る。バスコントローラ３１のレディ端子ＲＤＹが“Ｈ”
を受け取ると、データバス４２を介してＩ／Ｏデバイス
４４よりデータを受け取る。その後読み出されたデータ
は内部データバス２１を介してアキュムレータ２７に送
られる。又、Ｉ／Ｏデバイス４４のレディ端子ＲＤＹよ
り送出された“Ｈ”はインバータ３２を介してＮＡＮＤ
ゲート３３にも入力される。そしてＮＡＮＤゲート３３
の出力信号Ｓ３３は“Ｈ”となりカウンタ３４がリセッ
トされる。
【００１１】 （２）レディ信号ＲＤＹが入力されない場合 図７において、（１）レディ端子ＲＤＹに“Ｈ”が入力
される場合と同様にバスサイクルが開始され、カウンタ
３４がカウントを開始する。しかし、Ｉ／Ｏデバイス４
４のレディ端子ＲＤＹは“Ｈ”を送出しないので、バス
コントローラ３１のレディ端子ＲＤＹは“Ｈ”が来るま
で待機する。一方、カウンタ３４はカウントを続けカウ
ンタ３４の出力端子Ｑ１，Ｑ２及びＱ３の出力がすべて
“Ｈ”となった時、ＡＮＤゲート３３を介してＤ−ＦＦ
３６の入力端子Ｄが“Ｈ”となり、システムクロックＣ
ＬＫに同期してＤ−ＦＦ３６の出力端子Ｑよりシステム
リセット信号ＲＳＴが送出される。以上のように、この
第１の実施例では、バスサイクル開始後にレディ端子Ｒ
ＤＹに“Ｈ”が入力されない場合、カウンタ３４の計数
値が所定の値に達したとき、ＡＮＤゲート３３を介して
Ｄ−ＦＦ３６の入力端子Ｄが“Ｈ”となり、システムク
ロックＣＬＫに同期してＤ−ＦＦ３６の出力端子Ｑより
システムリセット信号ＲＳＴが送出され、マイコンがリ
セットされる。そのため、ノイズ等の影響でメモリ４３
やＩ／Ｏデバイス４４が誤動作してレディ信号を送出で
きないときにはマイコンがリセットされ、再びＣＰＵが
初期化プログラムを実行することにより、マイコン１
０、メモリ４３、及びＩ／Ｏデバイス４４を正常動作状
態に戻すことが可能となる。
される場合と同様にバスサイクルが開始され、カウンタ
３４がカウントを開始する。しかし、Ｉ／Ｏデバイス４
４のレディ端子ＲＤＹは“Ｈ”を送出しないので、バス
コントローラ３１のレディ端子ＲＤＹは“Ｈ”が来るま
で待機する。一方、カウンタ３４はカウントを続けカウ
ンタ３４の出力端子Ｑ１，Ｑ２及びＱ３の出力がすべて
“Ｈ”となった時、ＡＮＤゲート３３を介してＤ−ＦＦ
３６の入力端子Ｄが“Ｈ”となり、システムクロックＣ
ＬＫに同期してＤ−ＦＦ３６の出力端子Ｑよりシステム
リセット信号ＲＳＴが送出される。以上のように、この
第１の実施例では、バスサイクル開始後にレディ端子Ｒ
ＤＹに“Ｈ”が入力されない場合、カウンタ３４の計数
値が所定の値に達したとき、ＡＮＤゲート３３を介して
Ｄ−ＦＦ３６の入力端子Ｄが“Ｈ”となり、システムク
ロックＣＬＫに同期してＤ−ＦＦ３６の出力端子Ｑより
システムリセット信号ＲＳＴが送出され、マイコンがリ
セットされる。そのため、ノイズ等の影響でメモリ４３
やＩ／Ｏデバイス４４が誤動作してレディ信号を送出で
きないときにはマイコンがリセットされ、再びＣＰＵが
初期化プログラムを実行することにより、マイコン１
０、メモリ４３、及びＩ／Ｏデバイス４４を正常動作状
態に戻すことが可能となる。
【００１２】第２の実施例 図８は、本発明の第２の実施例を示すバスインターフェ
イス３０Ａの回路図であり、第１の実施例を示す図１及
び図５中の要素と共通の要素には共通の符号が付されて
いる。第１の実施例では、カウンタ３４の出力端子Ｑ
１，Ｑ２及びＱ３がＡＮＤゲート３５の入力側に接続さ
れているが、この第２の本実施例では、比較手段である
比較回路３８の第１の入力側に接続され、保持手段であ
るレジスタ３７が追加されている。比較回路３８の第２
の入力側には内部データバス２１のデータを保持するレ
ジスタ３７が接続されている。比較回路３８の出力端子
compはＤ−ＦＦ３６の入力端子Ｄに接続されている。カ
ウンタ３４及びＤ−ＦＦ３６のクロック入力端子には、
それぞれシステムクロックＣＬＫが入力される。Ｄ−Ｆ
Ｆ３６の出力端子ＱからシステムクロックＣＬＫに同期
してシステムリセット信号ＲＳＴが送出されるようにな
っている。。次に、図５のＩ／Ｏデバイス４４からデー
タを読み出す動作を説明する。ＣＰＵ２０からの命令に
より、レジスタ３７に所定のデータが内部データバス２
１を介して書き込まれる。その後、バスサイクルが発生
する場合、アドレスレジスタ２４中のアドレスがＩ／Ｏ
デバイス４４を指定する番地となって命令の読み出しサ
イクルが開始される。Ｉ／Ｏデバイス４４がアクセスさ
れると、バスサイクル開始信号Ｓ３１が“Ｈ”になる。
この時、レディ端子ＲＤＹは“Ｌ”であり、カウンタ３
４はリセットが解除されてカウントを開始する。カウン
タ３４の出力端子Ｑ１，Ｑ２及びＱ３は比較回路３８へ
入力され、レジスタ３７の出力端子Ｄ１〜Ｄ３に保持さ
れているデータと比較される。通常動作時は、ＣＰＵ２
０が指定したアクセスタイム内に、レディ端子ＲＤＹに
“Ｈ”が入力されることにより、カウンタ３４の出力端
子Ｑ１，Ｑ２及びＱ３とレジスタ３７の出力端子Ｄ１〜
Ｄ３に保持されているデータが一致する前にカウンタ３
４がリセットされる。
イス３０Ａの回路図であり、第１の実施例を示す図１及
び図５中の要素と共通の要素には共通の符号が付されて
いる。第１の実施例では、カウンタ３４の出力端子Ｑ
１，Ｑ２及びＱ３がＡＮＤゲート３５の入力側に接続さ
れているが、この第２の本実施例では、比較手段である
比較回路３８の第１の入力側に接続され、保持手段であ
るレジスタ３７が追加されている。比較回路３８の第２
の入力側には内部データバス２１のデータを保持するレ
ジスタ３７が接続されている。比較回路３８の出力端子
compはＤ−ＦＦ３６の入力端子Ｄに接続されている。カ
ウンタ３４及びＤ−ＦＦ３６のクロック入力端子には、
それぞれシステムクロックＣＬＫが入力される。Ｄ−Ｆ
Ｆ３６の出力端子ＱからシステムクロックＣＬＫに同期
してシステムリセット信号ＲＳＴが送出されるようにな
っている。。次に、図５のＩ／Ｏデバイス４４からデー
タを読み出す動作を説明する。ＣＰＵ２０からの命令に
より、レジスタ３７に所定のデータが内部データバス２
１を介して書き込まれる。その後、バスサイクルが発生
する場合、アドレスレジスタ２４中のアドレスがＩ／Ｏ
デバイス４４を指定する番地となって命令の読み出しサ
イクルが開始される。Ｉ／Ｏデバイス４４がアクセスさ
れると、バスサイクル開始信号Ｓ３１が“Ｈ”になる。
この時、レディ端子ＲＤＹは“Ｌ”であり、カウンタ３
４はリセットが解除されてカウントを開始する。カウン
タ３４の出力端子Ｑ１，Ｑ２及びＱ３は比較回路３８へ
入力され、レジスタ３７の出力端子Ｄ１〜Ｄ３に保持さ
れているデータと比較される。通常動作時は、ＣＰＵ２
０が指定したアクセスタイム内に、レディ端子ＲＤＹに
“Ｈ”が入力されることにより、カウンタ３４の出力端
子Ｑ１，Ｑ２及びＱ３とレジスタ３７の出力端子Ｄ１〜
Ｄ３に保持されているデータが一致する前にカウンタ３
４がリセットされる。
【００１３】以上のように、この第２の実施例では、第
１の実施例と同様の利点がある。更に、レジスタ３７の
出力端子Ｄ１〜Ｄ３に保持されるデータは、メモリに記
憶されるプログラムにより設定できるので、システムを
調整する段階でシステムリセットＲＳＴが発生するタイ
ミングもプログラムにより設定できる。なお、本発明は
上記実施例に限定されず、種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。 （ａ）第１及び第２の実施例のカウンタ３４は、シフト
レジスタ等の他の計数手段で構成してもよい。 （ｂ）図７のシステムリセットＲＳＴが発生するタイミ
ングは、第１の実施例より早くても遅くてもよい。 （ｃ）Ｄ−ＦＦ３６は、ＪＫ−ＦＦ等の他のＦＦで置き
換えてもよい。 （ｄ）レジスタ３７は、Ｄ−ＦＦ等の他の保持手段で置
き換えてもよい。 （ｅ）比較回路３８は、カウンタ３４とレジスタ３７と
の出力の一致を検出する機能を有していればよく、ＥＸ
−ＯＲ回路、ＥＸ−ＮＯＲ回路、ＡＮＤ回路等で置き換
えてもよい。 （ｆ）本発明は、ＣＰＵとメモリが分離された複数チッ
プマイコンにおいても、リセット回路を外部に追加する
ことにより、適用できる。
１の実施例と同様の利点がある。更に、レジスタ３７の
出力端子Ｄ１〜Ｄ３に保持されるデータは、メモリに記
憶されるプログラムにより設定できるので、システムを
調整する段階でシステムリセットＲＳＴが発生するタイ
ミングもプログラムにより設定できる。なお、本発明は
上記実施例に限定されず、種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。 （ａ）第１及び第２の実施例のカウンタ３４は、シフト
レジスタ等の他の計数手段で構成してもよい。 （ｂ）図７のシステムリセットＲＳＴが発生するタイミ
ングは、第１の実施例より早くても遅くてもよい。 （ｃ）Ｄ−ＦＦ３６は、ＪＫ−ＦＦ等の他のＦＦで置き
換えてもよい。 （ｄ）レジスタ３７は、Ｄ−ＦＦ等の他の保持手段で置
き換えてもよい。 （ｅ）比較回路３８は、カウンタ３４とレジスタ３７と
の出力の一致を検出する機能を有していればよく、ＥＸ
−ＯＲ回路、ＥＸ−ＮＯＲ回路、ＡＮＤ回路等で置き換
えてもよい。 （ｆ）本発明は、ＣＰＵとメモリが分離された複数チッ
プマイコンにおいても、リセット回路を外部に追加する
ことにより、適用できる。
【００１４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、バスサイクル開始後にレディ信号が入力され
ない場合、システムクロックを計数して所定の計数値に
達したときリセット信号を発生し、マイコンがシステム
リセットされる回路を設けたので、ノイズ等の影響によ
るメモリやＩ／Ｏデバイスの誤動作のためレディ信号を
送出できないときにはマイコンがリセットされる。その
後、再び初期化プログラムを実行することにより、シス
テムを正常動作状態に戻すことが可能となる。第２の発
明によれば、バスサイクル開始後にレディ信号が入力さ
れない場合、システムクロックを計数して所定の計数値
に達したときリセット信号を発生し、マイコンがシステ
ムリセットされる回路を設けたので、ノイズ等の影響に
よるメモリやＩ／Ｏデバイスの誤動作のためレディ信号
を送出できないときにはマイコンがリセットされる。更
に、このマイコンがリセットされるタイミングをプログ
ラムで設定できるので，システムを正常動作状態に戻す
タイミングを最適値に設定することが可能となる。
によれば、バスサイクル開始後にレディ信号が入力され
ない場合、システムクロックを計数して所定の計数値に
達したときリセット信号を発生し、マイコンがシステム
リセットされる回路を設けたので、ノイズ等の影響によ
るメモリやＩ／Ｏデバイスの誤動作のためレディ信号を
送出できないときにはマイコンがリセットされる。その
後、再び初期化プログラムを実行することにより、シス
テムを正常動作状態に戻すことが可能となる。第２の発
明によれば、バスサイクル開始後にレディ信号が入力さ
れない場合、システムクロックを計数して所定の計数値
に達したときリセット信号を発生し、マイコンがシステ
ムリセットされる回路を設けたので、ノイズ等の影響に
よるメモリやＩ／Ｏデバイスの誤動作のためレディ信号
を送出できないときにはマイコンがリセットされる。更
に、このマイコンがリセットされるタイミングをプログ
ラムで設定できるので，システムを正常動作状態に戻す
タイミングを最適値に設定することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すマイコン内のバス
インターフェイスの回路図である。
インターフェイスの回路図である。
【図２】従来のマイコンシステムの概略の構成ブロック
図である。
図である。
【図３】図２のタイムチャートである。
【図４】図２のＲＤＹ入力がない場合のタイムチャート
である。
である。
【図５】本発明の第１の実施例を示すマイコンシステム
の要部の構成ブロック図である。
の要部の構成ブロック図である。
【図６】図１及び図５のタイムチャートである。
【図７】図１及び図５のＲＤＹ入力がない場合のタイム
チャートである。
チャートである。
【図８】本発明の第２の実施例を示すマイコン内のバス
インターフェイスの回路図である。
インターフェイスの回路図である。
１０ マイコン ２０ ＣＰＵ ３０，３０Ａ バスインターフェイス ３１ バスコントローラ ３２ インバータ ３３ ２入力ＮＡＮＤゲート ３４ カウンタ ３５ ３入力ＡＮＤゲート ３６ Ｄ−ＦＦ ３７ レジスタ ３８ 比較回路 ４３ メモリ ４４ Ｉ／Ｏデバイス
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/018
Claims (2)
- 【請求項１】 マイクロコンピュータ内に設けられシス
テムクロックに同期してマイクロコンピュータシステム
をプログラム制御する中央処理装置と、 前記マイクロコンピュータに外部バスを介して接続さ
れ、前記中央処理装置の命令に対する応答の準備が終了
すると完了信号を活性化する外部回路と、 前記マイクロコンピュータ内に設けられて前記中央処理
装置で制御され、前記完了信号が活性化されると前記外
部回路と該中央処理装置との間でデータの授受を行なわ
せるための外部バスサイクルを制御するバスコントロー
ラとを、 備えたマイクロコンピュータシステムにおいて、 前記バスコントローラで制御される前記外部バスサイク
ルの開始後、前記完了信号が非活性の間前記システムク
ロックを計数する計数手段と、 前記計数手段の計数値が所定の値に達した時に前記中央
処理装置を初期化するシステムリセット信号を発生する
リセット手段とを、 前記マイクロコンピュータ内に設けたことを特徴とする
マイクロコンピュータシステム。 - 【請求項２】 マイクロコンピュータ内に設けられシス
テムクロックに同期してマイクロコンピュータシステム
をプログラム制御する中央処理装置と、 前記マイクロコンピュータに外部バスを介して接続さ
れ、前記中央処理装置の命令に対する応答の準備が終了
すると完了信号を活性化する外部回路と、 前記マイクロコンピュータ内に設けられて前記中央処理
装置で制御され、前記完了信号が活性化されると前記外
部回路と該中央処理装置との間でデータの授受を行なわ
せるための外部バスサイクルを制御するバスコントロー
ラとを、 備えたマイクロコンピュータシステムにおいて、 前記バスコントローラで制御される前記外部バスサイク
ルの開始後、前記完了信号が非活性の間前記システムク
ロックを計数する計数手段と、 設定値を保持する保持手段と、 前記計数手段の出力と前記保持手段の出力との一致／不
一致を比較する比較手段と、 前記比較手段の比較結果が一致のときに前記中央処理装
置を初期化するシステムリセット信号を発生するリセッ
ト手段とを、 前記マイクロコンピュータ内に設けたことを特徴とする
マイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233085A JPH0784835A (ja) | 1993-09-20 | 1993-09-20 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233085A JPH0784835A (ja) | 1993-09-20 | 1993-09-20 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784835A true JPH0784835A (ja) | 1995-03-31 |
Family
ID=16949564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233085A Withdrawn JPH0784835A (ja) | 1993-09-20 | 1993-09-20 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209533A (ja) * | 2005-01-28 | 2006-08-10 | Fujitsu Ltd | 装置の復旧方法 |
-
1993
- 1993-09-20 JP JP5233085A patent/JPH0784835A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209533A (ja) * | 2005-01-28 | 2006-08-10 | Fujitsu Ltd | 装置の復旧方法 |
| JP4728655B2 (ja) * | 2005-01-28 | 2011-07-20 | 富士通株式会社 | 装置の復旧方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |