JPH04332040A - ウエイトジェネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサシ
ステムにおいてアクセススピードが遅いためウエイトサ
イクルを必要とするメモリやＩ／Ｏ等のデバイスに対し
てウエイト信号を生成するウエイトジェネレータに関す
る。

【０００２】

【従来の技術】マイクロプロセッサシステムにおいて、
アクセススピードの異なるメモリやＩ／Ｏ等のデバイス
にアクセスする際、マイクロプロセッサに対し各デバイ
スに適応するウエイトサイクルを生成することで最適な
アクセススピードを得ている。従来のウエイトジェネレ
ータを図２に示す。シフトレジスタ７はストローブ信号
Ｓ、クロックＣＬＫよりそれぞれのアクセススピードに
あったウエイト信号Ｗ１〜Ｗｎを生成する。これらの信
号と、各デバイスのチップセレクト信号Ｃ１〜Ｃｎとが
論理積素子８に入力され論理積が求められる。これによ
り各デバイスのアクセススピードを決定する。この論理
積信号は論理和素子９に入力され、論理和をとることに
よりマイクロプロセッサシステムのウエイト信号ＷＡＩ
Ｔが得られる。このように従来のウエイトサイクルはそ
れぞれのアクセススピードにあったウエイト信号とそれ
ぞれメモリやＩ／Ｏのチップセレクト信号との論理積を
とるためにウエイトサイクルの構成を固定的に決定して
いた（本出願人が先に提案した特願平２−３２００２０
参照）。

【０００３】

【発明が解決しようとする課題】ところが、従来の方法
ではウエイトサイクルを基板パターン上に固定的に決定
していたためデバッグ時の最適なウエイト信号の決定を
おこなう際、パターンの修正を伴うことや、最初の設計
とは異なるアクセススピードのデバイス等を使用する際
、ウエイトサイクルが大幅に変わり修正が容易でないと
いう問題がある。そこで本発明は、どのようなウエイト
サイクルでも基板パターンの修正を伴わず簡単に変更を
可能とすることを目的とする。

【０００４】

【課題を解決するための手段】上記問題点を解決するた
め、本発明は、メモリ及びＩ／Ｏ等のアクセススピード
が異なるデバイスを備えたマイクロプロセッサシステム
のマイクロプロセッサに対するウエイト信号を生成する
ウエイトジェネレータにおいて、該デバイスごとのウエ
イト信号生成用データを送出するためのレジスタ回路と
、ＣＰＵからのチップセレクト信号とクロックＣＬＫと
の論理和を求める論理和回路と、該チップセレクト信号
からパルスを生成するモノステーブル・マルチバイブレ
ータ回路と、該モノステーブル・マルチバイブレータの
出力パルス幅調整用のコンデンサおよび抵抗と、該デバ
イスごとのウエイト信号を出力するバイナリカウンタ回
路とを備えたことを特徴とするものである。

【０００５】

【作用】上記手段により、マイクロプロセッサシステム
立ち上げ時に、前記レジスタ出力において最大ウエイト
信号が生成されるようにデータを設定しておき、前記レ
ジスタデータを変化することで次第にウエイトサイクル
を減少させ、メモリやＩ／Ｏ等の各デバイスに最適なウ
エイトサイクルを設定するものである。

【０００６】

【実施例】以下に本発明の具体的実施例を図１に示して
説明する。ここで信号名の＊は負論理を示す。また、こ
の実施例ではデバイスをメモリに限定して説明する。ま
ず、マイクロプロセッサシステム立ち上げ時のリセット
信号Ｒｅｓｅｔ＊をレジスタ１のプリセット端子に入力
しレジスタ出力Ｑ０　〜Ｑ３　をＨｉｇｈに設定する。 その時、前記レジスタ出力Ｑ０　〜Ｑ３　には１６進デ
ータＦｈが出力されていることになる。これがマイクロ
プロセッサシステム立ち上げ時でのメモリに対するウエ
イト信号生成用データの初期設定値となる。

【０００７】つづいて、マイクロプロセッサからメモリ
へのチップセレクト信号ＣＳ＊をモノステーブル・マル
チバイブレータ３に入力して１パルスを得る。その際、
コンデンサ４および抵抗５にてそのパルス幅を決定する
。前記出力パルスをロード信号としてバイナリカウンタ
６に入力する。また、前記マイクロプロセッサからのチ
ップセレクト信号とクロックＣＬＫとの論理和をとるこ
とでクロックの制御をする。その論理和出力信号をクロ
ック信号として前記バイナリカウンタに入力する。ここ
で、前記ロード信号およびクロック信号が、バイナリカ
ウンタ６に入力される時、前記バイナリカウンタのＰ０
　〜Ｐ３　に１６進データＦｈが前記レジスタよりロー
ドされダウンカウントを開始する。このバイナリカウン
タ６のボロウ出力をウエイト信号ＷＡＩＴとしてマイク
ロプロセッサに送出することで１サイクルが終了する。

【０００８】ここで、マイクロプロセッサのデータ信号
線Ｄ０〜Ｄ３をレジスタ１に入力し、同マイクロプロセ
ッサからのレジスタ１へのチップセレクト信号ＲＳ＊を
、レジスタ１のクロック端子に入力しておくものとする
。　　さて、実際に最適ウエイト信号を生成する仕組み
についてこれから述べる。まず、マイクロプロセッサは
メモリに対して、あるデータの書き込み処理を実行し、
つづいてそのメモリに対し読み出し処理を実行する。そ
の際のデータが一致していれば、マイクロプロセッサの
メモリに対するサイクルは十分満足しているとみなし、
前記レジスタ１に先の１６進データＦｈより１減少させ
たＥｈを設定する。同様に、メモリに対しデータの書き
込み、読み出し処理を実施してデータが一致すればレジ
スタデータを１減少させる。この一連の動作を繰り返す
ことで、マイクロプロセッサのメモリに対するウエイト
サイクルが次第に減少してくる。ここでメモリに対する
書き込みデータと読み出しデータが、一致しなくなる１
つ手前のレジスタ設定データ値が、このメモリに対する
最適ウエイト信号生成データとなる。以後その最適デー
タを参照することでメモリにアクセスする。以上、デバ
イスをメモリに限定して説明してきたが、各種Ｉ／Ｏに
関しても第１図同様のウエイトジェネレータを構成でき
る。

【０００９】

【発明の効果】以上述べたように、本発明によればマイ
クロプロセッサシステムのメモリやＩ／Ｏ等の最適ウエ
イトを得ることが出来、またウエイトサイクルの変更が
容易である。さらに、アクセススピードの異なるメモリ
やＩ／Ｏ等デバイスの変更を行う際容易に対処できると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の実施例

【図２】従来例

【符号の説明】

１　　レジスタ ２、９　　論理和回路 ３　　モノステーブル・マルチバイブレータ４　　コン
デンサ ５　　抵抗 ６　　バイナリカウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリ及びＩ／Ｏ等のアクセススピードが
   異なるデバイスを備えたマイクロプロセッサシステムの
   マイクロプロセッサに対するウエイト信号を生成するウ
   エイトジェネレータにおいて、該デバイスごとのウエイ
   ト信号生成用データを送出するためのレジスタ回路と、
   ＣＰＵからのチップセレクト信号とクロックＣＬＫとの
   論理和を求める論理和回路と、該チップセレクト信号か
   らパルスを生成するモノステーブル・マルチバイブレー
   タ回路と、該モノステーブル・マルチバイブレータの出
   力パルス幅調整用のコンデンサおよび抵抗と、該デバイ
   スごとのウエイト信号を出力するバイナリカウンタ回路
   とを備えたことを特徴とするウエイトジェネレータ回路
   。