JP2597753B2 - Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスター - Google Patents
Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスターInfo
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＮＰＮトランジスターの
ラッチ電圧を利用したラテラルＰＮＰトランジスターに
関するもので、ＰＮＰトランジスターのエミッターやコ
レクターにｎ+ ディフュージョン層を形成して、ＰＮＰ
トランジスターのベースに静電気が印加されるときにコ
レクターエミッター間ラッチ電圧で静電気を放電させて
静電耐力を向上させたものである。
ラッチ電圧を利用したラテラルＰＮＰトランジスターに
関するもので、ＰＮＰトランジスターのエミッターやコ
レクターにｎ+ ディフュージョン層を形成して、ＰＮＰ
トランジスターのベースに静電気が印加されるときにコ
レクターエミッター間ラッチ電圧で静電気を放電させて
静電耐力を向上させたものである。
【０００２】
【従来の技術】従来のラテラルＰＮＰトランジスター
は、第１図の通り、Ｐ- 基層１０にｎ+ 埋没層１１とｎ
- エピタキシャル層１２が積層され、ｎ- エピタキシャ
ル層１２にエミッター用Ｐディフュージョン層１３、コ
レクター用Ｐディフュージョン層１４、ベース用ｎ+ デ
ィフュージョン層１５が形成され、各端子はコンタクト
ホールを通じて電極１３′，１４′，１５′が形成され
る。１６は分離層である。
は、第１図の通り、Ｐ- 基層１０にｎ+ 埋没層１１とｎ
- エピタキシャル層１２が積層され、ｎ- エピタキシャ
ル層１２にエミッター用Ｐディフュージョン層１３、コ
レクター用Ｐディフュージョン層１４、ベース用ｎ+ デ
ィフュージョン層１５が形成され、各端子はコンタクト
ホールを通じて電極１３′，１４′，１５′が形成され
る。１６は分離層である。
【０００３】このようなラテラルＰＮＰトランジスター
のベース１５に静電気が印加されるとき、この放電路
（ｐａｔｈ）はベース１５とコレクター１４間又はベー
ス１５とエミッター１３間に形成される。一方、放電路
の降伏電圧が高く形成される程低い静電気電圧で素子が
破壊されることは良く知られている事実である。
のベース１５に静電気が印加されるとき、この放電路
（ｐａｔｈ）はベース１５とコレクター１４間又はベー
ス１５とエミッター１３間に形成される。一方、放電路
の降伏電圧が高く形成される程低い静電気電圧で素子が
破壊されることは良く知られている事実である。
【０００４】従って、ベース１５とコレクター１４間の
降伏電圧ＢＶCBO と、ベース１５とエミッター１３間の
降伏電圧は高い電圧で形成されるため、低い静電気電圧
でも素子が破壊される問題点があった。
降伏電圧ＢＶCBO と、ベース１５とエミッター１３間の
降伏電圧は高い電圧で形成されるため、低い静電気電圧
でも素子が破壊される問題点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的はラテラ
ルＰＮＰトランジスターのベースとエミッター間の降伏
電圧ＢＶCBO と、ベースとエミッター間の降伏電圧ＢＶ
EBO をＮＰＮトランジスターのコレクターエミッター間
のラッチ電圧に置き換えることにより静電耐力を向上さ
せることにある。
ルＰＮＰトランジスターのベースとエミッター間の降伏
電圧ＢＶCBO と、ベースとエミッター間の降伏電圧ＢＶ
EBO をＮＰＮトランジスターのコレクターエミッター間
のラッチ電圧に置き換えることにより静電耐力を向上さ
せることにある。
【０００６】
【課題を解決する為の手段】本発明を要約すれば、静電
気の放電路（ｐａｔｈ）が形成されるとき、低い電圧で
降伏電圧（Ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が形
成されれば、静電耐力が向上される点に着目して、ラテ
ラルＰＮＰトランジスターの降伏電圧ＢＶCBO 、ＢＶ
EBO をＮＰＮトランジスターのエミッターとコレクター
の間のラッチ電圧ＬＶCEO により代置して、静電耐力を
向上させる。このためにエミッターやコレクター用ディ
フュージョン層内に別途にｎ+ ディフュージョン層を入
れてこれを実現させるようにする。
気の放電路（ｐａｔｈ）が形成されるとき、低い電圧で
降伏電圧（Ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が形
成されれば、静電耐力が向上される点に着目して、ラテ
ラルＰＮＰトランジスターの降伏電圧ＢＶCBO 、ＢＶ
EBO をＮＰＮトランジスターのエミッターとコレクター
の間のラッチ電圧ＬＶCEO により代置して、静電耐力を
向上させる。このためにエミッターやコレクター用ディ
フュージョン層内に別途にｎ+ ディフュージョン層を入
れてこれを実現させるようにする。
【０００７】
【実施例】以下、図面を参照しながら詳細に説明する。
第２図は本発明のｎ+ ディフュージョン層がコレクター
に形成されたもので、Ｐ- 基層１０、ｎ+ 埋没層１１、
ｎ- エピタキシャル層１２が順次に形成され、ｎ- エピ
タキシャル層１２内にエミッター用Ｐディフュージョン
層１３、コレクター用Ｐディフュージョン層１４、ベー
ス用ｎ+ ディフュージョン層１５を夫々形成し、コレク
ター用Ｐディフュージョン層１４内にｎ+ ディフュージ
ョン層２０を形成して、コレクター電極１４′を接続さ
せる。
第２図は本発明のｎ+ ディフュージョン層がコレクター
に形成されたもので、Ｐ- 基層１０、ｎ+ 埋没層１１、
ｎ- エピタキシャル層１２が順次に形成され、ｎ- エピ
タキシャル層１２内にエミッター用Ｐディフュージョン
層１３、コレクター用Ｐディフュージョン層１４、ベー
ス用ｎ+ ディフュージョン層１５を夫々形成し、コレク
ター用Ｐディフュージョン層１４内にｎ+ ディフュージ
ョン層２０を形成して、コレクター電極１４′を接続さ
せる。
【０００８】下部の図面はラテラルＰＮＰトランジスタ
ーの垂直断面図であり、上部の図面はラテラルＰＮＰト
ランジスターの水平構造を示す。
ーの垂直断面図であり、上部の図面はラテラルＰＮＰト
ランジスターの水平構造を示す。
【０００９】第３図は本発明のｎ+ ディフュージョン層
がエミッターに形成されたもので、Ｐ- 基層１０、ｎ+
埋没層１１、ｎ- エピタキシャル層１２が順次に形成さ
れ、ｎ- エピタキシャル層１２内にエミッター用Ｐディ
フュージョン層１３、コレクター用Ｐディフュージョン
層、ベース用ｎ+ ディフュージョン層１５を夫々形成
し、エミッター用Ｐディフュージョン層１３内にｎ+ デ
ィフュージョン層２１を形成して、エミッター電極を形
成する。
がエミッターに形成されたもので、Ｐ- 基層１０、ｎ+
埋没層１１、ｎ- エピタキシャル層１２が順次に形成さ
れ、ｎ- エピタキシャル層１２内にエミッター用Ｐディ
フュージョン層１３、コレクター用Ｐディフュージョン
層、ベース用ｎ+ ディフュージョン層１５を夫々形成
し、エミッター用Ｐディフュージョン層１３内にｎ+ デ
ィフュージョン層２１を形成して、エミッター電極を形
成する。
【００１０】第４図(a) は第２図の等価回路であって、
トランジスターＱ11のベースとコレクターにベースとエ
ミッターを共通に接続したトランジスターＱ12のコレク
ターとエミッターがそれぞれ接続される。トランジスタ
ーＱ11は第２図のディフュージョン層１３，１４，１５
によるものであり、コレクター用Ｐディフュージョン層
１４とｎ+ ディフュージョン層２０がトランジスターＱ
11のコレクターに共通に接続される。
トランジスターＱ11のベースとコレクターにベースとエ
ミッターを共通に接続したトランジスターＱ12のコレク
ターとエミッターがそれぞれ接続される。トランジスタ
ーＱ11は第２図のディフュージョン層１３，１４，１５
によるものであり、コレクター用Ｐディフュージョン層
１４とｎ+ ディフュージョン層２０がトランジスターＱ
11のコレクターに共通に接続される。
【００１１】第４図(b) は第３図の等価回路であって、
トランジスターＱ21のベースとエミッターにベースとエ
ミッターを共通に接続したトランジスターＱ22のコレク
ターとエミッターがそれぞれ接続される。トランジスタ
ーＱ21は第３図のディフュージョン層１３，１４，１５
によるものであり、エミッター用Ｐディフュージョン層
１３とｎ+ ディフュージョン層２１がトランジスターＱ
21のエミッターに共通に接続される。
トランジスターＱ21のベースとエミッターにベースとエ
ミッターを共通に接続したトランジスターＱ22のコレク
ターとエミッターがそれぞれ接続される。トランジスタ
ーＱ21は第３図のディフュージョン層１３，１４，１５
によるものであり、エミッター用Ｐディフュージョン層
１３とｎ+ ディフュージョン層２１がトランジスターＱ
21のエミッターに共通に接続される。
【００１２】第５図は等価回路第４図(a) を基本構成と
する差動増幅器構造を示す。これはＯＰアンプ入力端に
用いられる回路に本発明を適用させたものである。
する差動増幅器構造を示す。これはＯＰアンプ入力端に
用いられる回路に本発明を適用させたものである。
【００１３】ＯＰアンプの入力回路に用いられる差動増
幅器でトランジスターＱ2 ，Ｑ3 を差動増幅器基本トラ
ンジスターにし、トランジスターＱ2 ，Ｑ3 のコレクタ
ーとベースには、ベースとエミッターを共通に接続した
トランジスターＱ4 ，Ｑ5 のエミッターとコレクターを
夫々接続する。
幅器でトランジスターＱ2 ，Ｑ3 を差動増幅器基本トラ
ンジスターにし、トランジスターＱ2 ，Ｑ3 のコレクタ
ーとベースには、ベースとエミッターを共通に接続した
トランジスターＱ4 ，Ｑ5 のエミッターとコレクターを
夫々接続する。
【００１４】上記トランジスターＱ2 ，Ｑ3 のコレクタ
ーにはベースが共通であるトランジスターＱ6 ，Ｑ7 の
コレクターが夫々接続される。トランジスターＱ3 の出
力はトランジスターＱ8 のベースに印加されてトランジ
スターＱ8 出力がＯＰアンプに提供される。
ーにはベースが共通であるトランジスターＱ6 ，Ｑ7 の
コレクターが夫々接続される。トランジスターＱ3 の出
力はトランジスターＱ8 のベースに印加されてトランジ
スターＱ8 出力がＯＰアンプに提供される。
【００１５】上記トランジスターＱ2 ，Ｑ4 とトランジ
スターＱ3 ，Ｑ4 は差動増幅器を成し、第４図(a) を基
本構成として図面においてＡと表示した。
スターＱ3 ，Ｑ4 は差動増幅器を成し、第４図(a) を基
本構成として図面においてＡと表示した。
【００１６】本発明を第２図の構造を基準として説明す
る。トランジスターＱ1 はそのベースにバイアス電圧を
受け、エミッターは抵抗Ｒ1 を通じて電源電圧ＶＣＣを
受け、差動アンプに電流を供給し、抵抗Ｒ4 は入力回路
の負荷として作用する。
る。トランジスターＱ1 はそのベースにバイアス電圧を
受け、エミッターは抵抗Ｒ1 を通じて電源電圧ＶＣＣを
受け、差動アンプに電流を供給し、抵抗Ｒ4 は入力回路
の負荷として作用する。
【００１７】第２図の構造のようなラテラルＰＮＰトラ
ンジスターのベース１５とコレクター１４のポジティブ
静電気が印加されるとき、既存のラテラルＰＮＰトラン
ジスターは降伏電圧ＢＶCBO で放電路が形成される反
面、本発明はＮＰＮトランジスターＱ12のラッチ電圧Ｌ
ＶCBO で放電路が形成される。
ンジスターのベース１５とコレクター１４のポジティブ
静電気が印加されるとき、既存のラテラルＰＮＰトラン
ジスターは降伏電圧ＢＶCBO で放電路が形成される反
面、本発明はＮＰＮトランジスターＱ12のラッチ電圧Ｌ
ＶCBO で放電路が形成される。
【００１８】一方、ラテラルＰＮＰの降伏電圧ＢＶCBO
はＮＰＮトランジスターのラッチ電圧ＬＶCEO に比べて
大きな値を有するため、静電耐力はＰＮＰトランジスタ
ーＱ11の降伏電圧ＢＶCBO の放電路に比べてＮＰＮトラ
ンジスターＱ12のラッチ電圧ＬＶCEO の場合の方が高く
なる。
はＮＰＮトランジスターのラッチ電圧ＬＶCEO に比べて
大きな値を有するため、静電耐力はＰＮＰトランジスタ
ーＱ11の降伏電圧ＢＶCBO の放電路に比べてＮＰＮトラ
ンジスターＱ12のラッチ電圧ＬＶCEO の場合の方が高く
なる。
【００１９】従って、回路動作はラテラルＰＮＰトラン
ジスターで動作し、静電耐力が向上された新たなラテラ
ルＰＮＰトランジスターを提供することができる。
ジスターで動作し、静電耐力が向上された新たなラテラ
ルＰＮＰトランジスターを提供することができる。
【００２０】第３図及び第４図における通り、エミッタ
ー１３にｎ+ ディフュージョン層２１が形成された場合
も同じ原理である。
ー１３にｎ+ ディフュージョン層２１が形成された場合
も同じ原理である。
【００２１】
【発明の効果】以上の通り、本発明はラテラルＰＮＰト
ランジスターに新たなＮＰＮトランジスターを追加する
ことなくｎ+ ディフュージョン層一つのみを用いて容易
に具現できることにより、容易に静電耐力を向上させる
ことができるものである。
ランジスターに新たなＮＰＮトランジスターを追加する
ことなくｎ+ ディフュージョン層一つのみを用いて容易
に具現できることにより、容易に静電耐力を向上させる
ことができるものである。
【図１】第１図は従来のラテラルＰＮＰトランジスター
の水平及び垂直構造図、
の水平及び垂直構造図、
【図２】第２図は本発明の水平及び垂直構造図、
【図３】第３図は本発明の他の水平及び垂直構造図、
【図４】(a) は第２図の等価回路、(b) は第３図の等価
回路、
回路、
【図５】第５図は一般のＯＰアンプの入力端に本発明の
第４図(a) を適用した回路構成例である。
第４図(a) を適用した回路構成例である。
１０ Ｐ- 基層 １１ ｎ+ 埋没層 １２ ｎ- エピタキシャル層 １３ エミッター用Ｐディフュージョン層（エミッタ
ー） １４ コレクター用Ｐディフュージョン層（コレクタ
ー） １５ ベース用ｎ+ ディフュージョン層（ベース） １３′，１４′，１５′ 電極 １６ 分離層 ２０，２１ ｎ+ ディフュージョン層
ー） １４ コレクター用Ｐディフュージョン層（コレクタ
ー） １５ ベース用ｎ+ ディフュージョン層（ベース） １３′，１４′，１５′ 電極 １６ 分離層 ２０，２１ ｎ+ ディフュージョン層
Claims (2)
- 【請求項１】ラテラルＰＮＰトランジスターにおいて、 ｐ形基板と、 前記ｐ形基板上にある高不純物濃度ｎ層と、 低不純物濃度ｎ層であってその内部にベース領域を定
め、前記ｐ形基板と高不純物濃度ｎ層の上にあり、 前記低不純物濃度ｎ層内に形成されたｐ形コレクタ・デ
ィフュージョン領域、ｐ形エミッタ・ディフュージョン
領域およびｎ形ベース接触ディフュージョン領域であっ
て、前記ｐ形コレクタ・ディフュージョン領域、ｐ形エ
ミッタ・ディフュージョン領域およびｎ形ベース接触デ
ィフュージョン領域が、互いに隣接しているが、前記低
不純物濃度ｎ層では離れており、 前記ｐ形コレクタ・ディフュージョン領域内の全体に形
成された高不純物ｎ形ディフュージョン領域であって、
前記高不純物濃度ｎ形ディフュージョン領域の形成は、
前記ＰＮＰトランジスターの耐応力性を増大させ、か
つ、これによって高降伏電圧によるトランジスター故障
を防止するラテラルＰＮＰトランジスター。 - 【請求項２】ラテラルＰＮＰトランジスターにおいて、 ｐ形基板と、 前記ｐ形基板上にある高不純物濃度ｎ層と、 低不純物濃度ｎ層であってその内部にベース領域を定
め、前記ｐ形基板と高不純物濃度ｎ層の上にあり、 前記低不純物濃度ｎ層内に形成されたｐ形コレクタ・デ
ィフュージョン領域、ｐ形エミッタ・ディフュージョン
領域およびｎ形ベース接触ディフュージョン領域であっ
て、前記ｐ形エミッタ・ディフュージョン領域およびｎ
形ベース接触ディフュージョン領域が、前記ｐ形コレク
タ・ディフュージョン領域の対向した側で、かつ前記低
不純物濃度ｎ層内の全体に配され、 前記ｐ形コレクタ・ディフュージョン領域内の全体に形
成された高不純物ｎ形ディフュージョン領域であって、
前記高不純物濃度ｎ形ディフュージョン領域の形成は、
前記ＰＮＰトランジスターの耐応力性を増大させ、か
つ、これによって高降伏電圧によるトランジスター故障
を防止するラテラルＰＮＰトランジスター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-18743 | 1989-12-16 | ||
| KR1019890018743A KR920010596B1 (ko) | 1989-12-16 | 1989-12-16 | Npn 트랜지스터의 래치전압을 이용한 정전내력향상 래터럴 pnp 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483374A JPH0483374A (ja) | 1992-03-17 |
| JP2597753B2 true JP2597753B2 (ja) | 1997-04-09 |
Family
ID=19293038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402505A Expired - Lifetime JP2597753B2 (ja) | 1989-12-16 | 1990-12-14 | Ｎｐｎトランジスターのラッチ電圧を利用した静電耐力向上ラテラルｐｎｐトランジスター |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2597753B2 (ja) |
| KR (1) | KR920010596B1 (ja) |
| CN (1) | CN1020027C (ja) |
| DE (1) | DE4040070C2 (ja) |
| TW (1) | TW198136B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6077692B1 (ja) * | 2016-03-04 | 2017-02-08 | 伸興化成株式会社 | リサイクル可能な合成樹脂タイル及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10343681B4 (de) * | 2003-09-18 | 2007-08-09 | Atmel Germany Gmbh | Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen |
| CN102280484B (zh) * | 2011-08-06 | 2015-06-03 | 深圳市稳先微电子有限公司 | 一种栅源和栅漏过压保护的晶体管功率器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4291319A (en) * | 1976-05-19 | 1981-09-22 | National Semiconductor Corporation | Open base bipolar transistor protective device |
| JPS6068721A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPS60253257A (ja) * | 1984-05-29 | 1985-12-13 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6364058A (ja) * | 1986-09-05 | 1988-03-22 | Canon Inc | 画像形成装置 |
-
1989
- 1989-12-16 KR KR1019890018743A patent/KR920010596B1/ko not_active IP Right Cessation
-
1990
- 1990-12-08 TW TW079110351A patent/TW198136B/zh active
- 1990-12-14 DE DE4040070A patent/DE4040070C2/de not_active Expired - Lifetime
- 1990-12-14 JP JP2402505A patent/JP2597753B2/ja not_active Expired - Lifetime
- 1990-12-15 CN CN90109971A patent/CN1020027C/zh not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6077692B1 (ja) * | 2016-03-04 | 2017-02-08 | 伸興化成株式会社 | リサイクル可能な合成樹脂タイル及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4040070A1 (de) | 1991-06-20 |
| CN1020027C (zh) | 1993-03-03 |
| TW198136B (ja) | 1993-01-11 |
| JPH0483374A (ja) | 1992-03-17 |
| CN1052573A (zh) | 1991-06-26 |
| KR910013586A (ko) | 1991-08-08 |
| DE4040070C2 (de) | 1997-01-23 |
| KR920010596B1 (ko) | 1992-12-10 |
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